KR20080099463A - 반도체 소자, 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 전체적으로 균일한 도핑농도를 갖는 두 층이 적층된 도전층(예컨대, 게이트)을 포함하는 반도체 소자 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 서로 다른 그레인 바운더리(grain boundary)를 갖는 제1 및 제2 폴리실리콘막으로 이루어진 도전층을 포함하는 반도체 소자를 제공한다.
반도체 소자, 비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 게이트, 플로팅 게이트, SA-STI, ASA-STI
Description
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
도 3은 종래기술과 본 발명의 실시예를 통해 제조된 플로팅 게이트의 단면을 도시한 TEM(Transmission Electron Microscope) 사진.
도 4는 종래기술을 통해 제조된 소자와 본 발명의 실시예를 통해 제조된 소자에 대해 ISPP(Incremental Step Pulse Programming Scheme) 방식으로 기입 동작을 진행한 후 셀 문턱전압을 도시한 특성 그래프.
도 5는 종래기술을 통해 제조된 소자와 본 발명의 실시예를 통해 제조된 소자에 대해 E/W(Erase/Write(program)) 사이클링(cycling) 회수에 대한 셀의 문턱전압을 도시한 특성 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판
101 : 터널링 절연막
102 : 제1 폴리실리콘막
103 : 하드 마스크
104 : 소자 분리막
106 : 제2 폴리실리콘막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 도전층(예컨대, 게이트) 또는 플로팅 게이트를 포함하는 반도체 소자, 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
최근 낸드 플래시 메모리 소자는 고집적화, 고용량화를 위해 SLC(Single Level Cell)에서 MLC(Multi Level Cell)로 전환되고 있다. MLC의 중요 특징인 단위 셀의 4가지 상태인 문턱 전압의 분포를 개선시킴으로써 셀의 특성을 안정화시킬 수 있으며, 문턱 전압의 분포 개선을 통해 소자의 특징인 반복적인 사이클링(cycling)-기입(program) 및 소거(erase) 포함-에 의한 열화 특성을 개선시킬 수 있다.
이와 같이, MLC를 구현하기 위해서는 문턱 전압의 분포 개선이 가장 중요한 과제이지만, 현재 적용되는 제조공정상에서는 여러 가지 요인에 의해 문턱 전압의 분포를 개선시키는데 많은 어려움이 있다. 그 중 하나는 플로팅 게이트 제조과정에서 확인할 수 있다.
선폭이 70nm급 이후의 소자에서는 기존의 SAFG(Self Aligned Floating Gate) 공정에서 발생되는 모트(moat)와 같은 문제를 해결하기 위하여 SA-STI(Self Aligned-Shallow Trench Isolation) 공정을 통해 플로팅 게이트를 형성하고 있다. 제조공정을 살펴보면, 불순물이 도핑되지 않은 언-도프트(un-doped) 폴리실리콘막과, 불순물이 도핑된 도프트(doped) 폴리실리콘막을 순차적으로 적층시킨 후 열처리 공정을 통해 도프트 폴리실리콘막에 도핑된 도펀트(dopant)를 언-도프트 폴리실리콘막으로 확산시켜 전체적으로 균일한 도핑 농도를 갖는 플로팅 게이트를 형성하는 공정 순으로 진행된다.
그러나, 종래기술에 따른 비휘발성 메모리 소자의 제조방법에서와 같이 도핑 프로파일(doping profile)에 따른 물리적인 스트레스(physical stress)에 대한 고려없이 언-도프트 폴리실리콘막 상에 도프트 폴리실리콘막을 증착하는 경우 이들 층 사이의 계면 특성이 저하되어 후속 도프트 폴리실리콘막 증착 후 실시되는 후속 열처리 공정에 의한 도펀트의 균일한 확산이 어려워 균일한 도핑농도를 갖는 플로팅 게이트를 형성하는 것이 사실상 불가능하였다. 플로팅 게이트의 도핑농도가 균일하지 않는 경우 소자의 문턱 전압의 분포 특성이 저하되고, 결국 소자의 동작 특 성이 저하된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 전체적으로 균일한 도핑농도를 갖는 두 층이 적층된 도전층(예컨대, 게이트)을 포함하는 반도체 소자 및 그 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 전체적으로 균일한 도핑농도를 갖는 적층 구조의 플로팅 게이트를 포함하는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 서로 다른 그레인 바운더리(grain boundary)를 갖는 제1 및 제2 폴리실리콘막으로 이루어진 도전층을 포함하는 반도체 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 도전층을 포함하는 반도체 소자의 제조방법에 있어서, 상기 도전층을 형성하는 단계는, 기판 상에 제1 폴리실리콘막을 형성하는 단계와, 상기 제1 폴리실리콘막을 결정화하는 단계와, 상기 제1 폴리실리콘막 상에 제2 폴리실리콘막을 형성하는 단계를 포함하 는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 서로 다른 그레인 바운더리를 갖는 제1 및 제2 폴리실리콘막으로 이루어진 플로팅 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 플로팅 게이트를 포함하는 반도체 소자의 제조방법에 있어서, 상기 플로팅 게이트를 형성하는 단계는, 기판 상에 제1 폴리실리콘막을 형성하는 단계와, 상기 제1 폴리실리콘막을 결정화하는 단계와, 상기 제1 폴리실리콘막 상에 제2 폴리실리콘막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영어 대문자를 포함하는 경우 동일층이 제조공정, 예컨대 식각공정(또는, 연마공정)을 통해 일부가 변형된 것을 의미한다.
실시예
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도이 다.
도 1을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 복수 개의 메모리 셀을 포함하고, 각 메모리 셀은 국부 또는 전부가 결정화되어 국부 또는 전부의 그레인 바운더리(grain boundary)가 증대된 제1 폴리실리콘막(102B)과, 제1 폴리실리콘막(102B)의 그레인 바운더리보다 작은 그레인 바운더리를 갖도록 제1 폴리실리콘막(102B) 상에 형성된 제2 폴리실리콘막(106)으로 이루어진 플로팅 게이트를 포함한다.
제1 폴리실리콘막(102B)은 언-도프트 폴리실리콘막으로 형성되기 때문에 그 자체만으로는 전하를 거의 포획(trap)할 수 없어 플로팅 게이트로 기능하는 것은 사실상 불가능하다 할 것이다. 이에 따라, 후속 공정을 통해 도전형을 갖도록 도핑되어야 한다. 이를 위해 제2 폴리실리콘막(106)을 도프트 폴리실리콘막을 형성한 후 열처리 공정을 통해 제2 폴리실리콘막(106)에 도핑된 도펀트를 제1 폴리실리콘막(102B)으로 확산시켜 전체적으로 균일한 도핑농도를 갖는 플로팅 게이트를 형성한다.
따라서, 전체적으로 균일한 도핑농도를 갖는 플로팅 게이트를 형성하기 위해서는 제1 폴리실리콘막(102B) 내에서 도펀트 확산 능력이 매우 중요하다. 제1 폴리실리콘막(102B)은 다결정 상태로 형성되기 때문에 도펀트 확산 능력에는 매우 취약하다. 이를 해결하기 위해 본 발명의 실시예에서는 제1 폴리실리콘막(102B)을 결정화시켜 가능한 그레인 바운더리를 증대시키고, 이를 통해 도펀트 확산 능력을 증대시킨다.
이하, 도 1에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 SA-STI 공정을 적용한 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법을 예로 들어 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, p형 기판(100) 내에 트리플 n-웰(triple n-type well)과, 그 내부에 p-웰(p-type well)을 형성한 후 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(100) 상에 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(101)을 형성한다. 이때, 터널링 절연막(101)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막(SiO2)과 질화막, 예컨대 실리콘질화막(Si3N4)의 적층 구조로 형성할 수 있다. 그 제조방법으로는 건식 산화(dry oxidation), 습식 산화(wet oxidation) 또는 라디컬 산화(radical oxidation) 공정을 이용한다.
이어서, 터널링 절연막(101) 상에 플로팅 게이트의 하부층으로 제1 폴리실리콘막(102)을 형성한다. 이때, 제1 폴리실리콘막(102)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 SiH4을 사용한다. 또한, 제1 폴리실리콘막(102)은 전체 플로팅 게이트의 총 두께에 30~50% 정도 의 두께로 형성한다.
한편, 제1 폴리실리콘막(102)은 언-도프트 폴리실리콘막 대신에 제2 폴리실리콘막(106, 도 2e참조)의 도핑농도보다 낮은 농도로 도핑된 도프트 폴리실리콘막, 예컨대 1.0E20ions/cm2 이하, 바람직하게는 1.0E10~1.0E20ions/cm2 정도로 도핑된 도프트 폴리실리콘막으로 형성할 수도 있으며, 이 경우 도핑 가스로는 포스핀(PH3)을 사용할 수 있다.
이어서, 제1 폴리실리콘막(102)을 국부 또는 전부를 결정화시키기 위하여 열처리 공정을 진행할 수도 있다. 이때, 열처리 공정은 RTP(Rapid Thermal Process) 공정, 퍼니스 어닐(furnace anneal) 공정 또는 레이저 어닐(laser anneal)공정을 이용한다. 예컨대, RTP 공정은 600~1000℃의 범위 내에서 수 초 내지 수십 초, 바람직하게는 5~100초 동안 실시한다. 퍼니스 어닐 공정은 600~900℃의 범위 내에서 수 분 내지 수십 분, 바람직하게는 5~100분 동안 실시한다. 이 과정을 통해 터널링 절연막(101)의 계면쪽에 섬(island) 형태의 결정체가 존재하거나 전체적으로 결정화가 진행되는 효과를 가져온다.
한편, 제1 폴리실리콘막(102)을 국부 또는 전부를 결정화시키기 위한 방법으로는 상기에서 설명된 열처리 공정 대신에 CVD(Chemical Vapor Deposition) 공정 또는 열 산화(thermal oxidation)공정을 이용할 수도 있다. CVD 공정 또는 열 산화공정을 이용하여 제1 폴리실리콘막(102) 상에 박막을 형성하고, 이때 사용되는 열을 이용하여 제1 폴리실리콘막(102)에 대한 국부 또는 전부에 대한 결정화를 수행 한다.
예컨대, CVD 공정은 600℃ 이상, 바람직하게는 600~1000℃의 온도에서 진행되며, 이 공정을 통해 형성되는 산화막 계열의 박막은 TEOS(Tetra Ethyle Ortho Silicate), HTO(Hot Temperature Oxide)들이 있다. 열 산화공정은 건식, 습식 또는 라디컬 이온(radical ion)을 이용한 산화공정으로 실시할 수 있다. 이와 같이, CVD 공정 또는 열 산화공정을 통해 제1 폴리실리콘막(102) 상에 형성되는 박막 등은 후속 세정공정을 통해 모두 제거될 수 있는 두께로 형성한다. 예컨대, 30~100Å 정도의 두께로 형성한다. 또한, 열 산화공정은 산소(O2)와 제1 폴리실리콘막(102)의 실리콘을 반응시켜 제1 폴리실리콘막(102)의 일부를 실리콘산화막(SiO2)으로 변형하는 공정으로서, 제1 폴리실리콘막(102)의 손실은 불가피하다. 따라서, 실리콘산화막(SiO2)의 두께를 가능한 얇게 하여 제1 폴리실리콘막(102)의 두께 손실을 최소화하는 것이 바람직하다.
한편, CVD 공정 또는 열 산화공정에 의해 형성된 박막을 제거하기 위한 세정공정은 SC-1(Standard Cleaning-1, NH4OH/H2O2/H2O) 용액이 소정 비율로 혼합된 용액)과 DHF(Dilute HF)를 이용한 습식식각방식으로 진행하고, 세정공정 후 화학적인 산화막(chemical oxide)(또는, 자연 산화막)이 10Å 미만의 두께로 제어되도록 실시한다.
이어서, 제1 폴리실리콘막(102) 상에 하드 마스크(103)를 형성한다. 이때, 하드 마스크(103)는 후속 트렌치(trench)를 형성하기 위한 식각공정시 제1 폴리실 리콘막(102)을 보호하는 기능을 수행하는 한편, 후속 소자 분리막 평탄화 공정, 예컨대 CMP(Chemical Mechanical Polishing) 공정시 연마 정지막으로도 기능한다. 이러한 하드 마스크(103)는 제1 폴리실리콘막(102)과 높은 식각 선택비를 갖는 물질, 예컨대 질화막, 바람직하게는 실리콘질화막(Si3N4)으로 형성한다.
한편, 하드 마스크(103)를 형성하기 전에 제1 폴리실리콘막(102) 상에 완충막(미도시)을 형성할 수 있다. 이때, 상기 완충막은 하드 마스크(103) 형성공정시 가해지는 스트레스(stress)로부터 제1 폴리실리콘막(102)을 보호하는 기능을 수행한다. 예컨대, 이러한 완충막은 산화공정을 통해 실리콘산화막(SiO2)으로 형성한다.
이어서, 도 2b에 도시된 바와 같이, STI 식각공정을 실시하여 하드 마스크(103A), 제1 폴리실리콘막(102A), 터널링 절연막(101A) 및 기판(100A)의 일부를 식각한다. 이로써, 기판(100A) 내에 일정 깊이를 갖는 트렌치(미도시)가 형성된다.
이어서, 상기 트렌치가 매립되도록 소자 분리막(104)을 형성한다. 이때, 소자 분리막(104)은 단층으로 형성하거나, 높은 종횡비를 고려하여 적층 구조로 형성할 수 있으며, 예컨대, 단층 구조의 경우, 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성한다. 적층 구조의 경우, HDP막-SOG(Spin On Glass)막-HDP막이 순차적으로 적층된 적층 구조로 형성한다. 여기서, SOG막으로는 PSZ(polisilazane)막을 사용할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 하드 마스크(103A, 도 2b참조)를 제거한다. 예컨대, 하드 마스크(103A) 제거공정은 하드 마스크(103A)가 실리콘질화 막(Si3N4)으로 형성된 경우 인산(H3PO4) 용액을 이용하여 실시한다. 이 과정에서 소자 분리막(104A) 또한 일부 식각될 수 있다.
이어서, 도 2d에 도시된 바와 같이, 제1 폴리실리콘막(102B)을 국부 또는 전부를 결정화시키기 위하여 열처리 공정(105)을 진행한다. 여기서, 열처리 공정(105)은 도 2a에서 제1 폴리실리콘막(102)에 대한 열처리 공정이 이미 진행된 경우에는 실시하지 않을 수도 있으며, 열처리 공정(105)은 도 2a에서 실시된 열처리 공정과 동일하다.
이어서, 세정공정을 실시할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 제1 폴리실리콘막(102B) 상에 제2 폴리실리콘막(106)을 형성한다. 이때, 제2 폴리실리콘막(106)은 불순물 이온이 도핑된 도프트 폴리실리콘막으로 형성한다. 또한, 제2 폴리실리콘막(106)은 제1 폴리실리콘막(102B)보다 높은 농도로 형성하며, 예컨대 1.0E20~1.0E21ions/cm2의 도핑농도로 형성한다. 또한, 제2 폴리실리콘막(106)은 전체 플로팅 게이트의 높이에 50~70% 수준으로 형성한다. 예컨대, 이러한 제2 폴리실리콘막(106)은 LPCVD 방식으로, 실란(SiH4) 가스를 소스 가스로 이용하고, 포스핀(PH3) 가스를 도핑 가스로 이용하여 형성한다.
이후 열처리 공정을 실시하여 제2 폴리실리콘막(106)에 도핑된 도펀트를 제1 폴리실리콘막(102B)으로 확산시켜 균일한 도핑농도를 갖는 플로팅 게이트를 확보한다.
이후 공정은 일반적인 공정과 동일함에 따라 그에 대한 설명은 생략하기로 한다.
한편, 상기에서 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법은 SA-STI 공정을 적용한 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법을 예로 들어 설명하였다. 하지만, 본 발명은 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정에도 적용할 수 있는데, 이 경우 널리 알려진 ASA-STI 공정에서와 같이 플로팅 게이트를 단일층으로 형성하는 것이 아니라, 멀티 층으로 형성한다.
구체적으로, 플로팅 게이트의 하부층으로 언-도프트 폴리실리콘막으로 제1 폴리실리콘막을 형성한 후 익스-시튜(ex-situ) 공정으로 그 상부에 플로팅 게이트의 상부층으로 도프트 폴리실리콘막으로 이루어진 제2 폴리실리콘막을 형성한다. 이때, 제2 폴리실리콘막 형성 전 제1 폴리실리콘막에 대해 열처리 공정, 예컨대 RTP 공정 또는 퍼니스 어닐공정을 실시하여 제1 폴리실리콘막을 국부 또는 전부를 결정화한다. 이를 통해 제1 폴리실리콘막의 그레인 바운더리를 증대시킨다. 또한, 열처리 공정 후 제1 폴리실리콘막 상면에 형성될 수 있는 박막, 예컨대 TEOS, HTO 또는 화학적 산화막(또는 자연 산화막) 등을 제거하기 위해 DHF(Diluted HF) 또는 BOE(Buffered Oxide Etchant) 용액을 이용한 습식식각방식으로 세정공정을 더 실시할 수도 있다.
도 3의 (A)는 종래기술에 따른 제조방법을 통해 제조된 단층 구조의 플로팅 게이트를 도시한 TEM(Transmission Electron Microscope) 사진이고, (B)는 본 발명 의 실시예에 따른 제조방법을 통해 제조된 멀티 구조의 플로팅 게이트를 도시한 TEM 사진이다.
도 3에 도시된 바와 같이, 종래기술과 본 발명의 실시예를 통해 제조된 플로팅 게이트의 프로파일(profile) 상의 유의 차는 거의 없는 것을 알 수 있고, 제1 및 제2 폴리실리콘막 사이에 계면부(interface)-CVD막, 자연 산화막이 제거된 부위의 계면-가 존재한다 하더라도, 후술되는 바와 같이 신뢰성 측면에서 우수한 특성을 나타낼 수 있다.
이와 같이 플로팅 게이트를 멀티 구조로 형성하는 기술은 70nm급 이상의 낸드 플래시 메모리 소자 또는 노아(NOR type) 플래시 메모리 소자에서 많이 사용하던 방식인데, 60nm급에서는 노광 장비의 한계 상 제2 폴리실리콘막을 증착한 후 식각공정을 통해 패터닝하는 것이 사실상 어렵기 때문에 단일 플로팅 게이트를 증착시 동일 챔버 내에서 인-시튜(in-situ)로 언-도프트 폴리실리콘막-도프트 폴리실리콘막으로 형성하여 왔으나, 고온 열 버짓(thermal budget) 이후에는 이러한 막의 경우 단일 플로팅 게이트를 증착할 때와 거의 동일한 양상을 나타나게 되므로 의미가 없게 된다.
따라서, 본 발명의 실시예에서는 제1 및 제2 폴리실리콘막을 익스-시튜로 형성한 후 열처리 공정을 통해 결정화하거나, 제2 폴리실리콘막 증착 전 미리 제1 폴리실리콘막에 대해 열처리 공정을 실시하여 제1 폴리실리콘막을 결정화시켜 그 특성을 확보한다.
도 4 및 도 5는 종래기술과 본 발명의 실시예를 통해 제조된 소자의 특성을 비교하기 위한 그래프이다.
도 4는 종래기술을 통해 제조된 소자와 본 발명의 실시예를 통해 제조된 소자에 대해 ISPP(Incremental Step Pulse Programming Scheme) 방식으로 기입 동작을 진행한 후 셀 문턱전압을 도시한 특성 그래프이다. 여기서, 'X'축은 기입 동작시 가해지는 바이어스 전압(bias)을 나타내고, 'Y'축은 기입 동작 후 셀 문턱전압을 나타낸다.
도 5는 종래기술을 통해 제조된 소자와 본 발명의 실시예를 통해 제조된 소자에 대해 E/W(Erase/Write(program)) 사이클링(cycling) 회수에 대한 셀의 문턱전압을 도시한 특성 그래프이다. 여기서, 'X'축은 E/W 사이클링 회수를 나타내고, 'Y'축은 기입 동작 후 독출된 셀 문턱전압 및 소거 동작 후 독출된 셀 문턱전압을 나타낸다.
도 4 및 도 5를 참조하면, 종래기술을 통해 제조된 소자(#18)-제1 폴리실리콘막에 대한 열처리 공정을 포함하지 않은 제조방법으로 형성된 소자-에 비해 본 발명을 통해 제조된 소자(#19)-제1 폴리실리콘막에 대한 열처리 공정을 포함한 제조방법으로 형성된 소자- 기입 및 소거 동작 후 문턱전압 특성이 크게 개선된 것을 알 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 비휘발성 메모리 소자의 플로팅 게이트를 일례로 설명하였으나, 휘발성 메모리 소자에서 사용되는 게이트와 같이 일반적인 트랜 지스터의 게이트에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 전체적으로 균일한 도핑농도를 갖는 두 층이 적층된 도전층(예컨대, 게이트)를 포함하는 반도체 소자에 있어서, 도전층의 하부층인 제1 폴리실리콘막을 국부 또는 전부를 결정화시켜 그레인 바운더리를 증대시킴으로써 후속 도전층의 상부층인 제2 폴리실리콘막으로부터의 도펀트 확산을 용이하게 하여 전체적으로 균일한 도핑농도를 갖는 도전층을 형성할 수 있다.
둘째, 본 발명에 의하면, 두 층이 적층된 적층 구조로 이루어진 멀티 구조의 플로팅 게이트를 포함하는 비휘발성 메모리 소자에 있어서, 플로팅 게이트의 하부층인 제1 폴리실리콘막을 국부 또는 전부를 결정화시켜 그레인 바운더리를 증대시킴으로써 후속 플로팅 게이트의 상부층인 제2 폴리실리콘막으로부터의 도펀트 확산을 용이하게 하여 전체적으로 균일한 도핑농도를 갖는 플로팅 게이트를 형성할 수 있다.
Claims (43)
- 서로 다른 그레인 바운더리(grain boundary)를 갖는 제1 및 제2 폴리실리콘막으로 이루어진 도전층을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제1 폴리실리콘막은 국부 또는 전부가 결정화되고, 결정화된 영역에서의 그레인 바운더리가 상기 제2 폴리실리콘막의 그레인 바운더리보다 큰 반도체 소자.
- 제 1 항에 있어서,상기 제1 폴리실리콘막은 상기 도전층의 총 두께에 30~50%의 두께로 형성된 반도체 소자.
- 제 1 항에 있어서,상기 제2 폴리실리콘막은 상기 도전층의 총 두께에 50~70%의 두께로 형성된 반도체 소자.
- 제 1 항에 있어서,상기 제2 폴리실리콘막은 증착시 상기 제1 폴리실리콘막보다 높은 농도로 도핑된 반도체 소자.
- 제 1 항에 있어서,상기 제1 폴리실리콘막은 증착시 불순물이 도핑되지 않은 언-도프트 폴리실리콘막으로 형성된 반도체 소자.
- 제 1 항에 있어서,상기 도전층 하부에 형성된 게이트 절연막을 더 포함하는 반도체 소자.
- 도전층을 포함하는 반도체 소자의 제조방법에 있어서,상기 도전층을 형성하는 단계는,기판 상에 제1 폴리실리콘막을 형성하는 단계;상기 제1 폴리실리콘막을 결정화하는 단계; 및상기 제1 폴리실리콘막 상에 제2 폴리실리콘막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 제1 폴리실리콘막을 결정화하는 단계는 상기 제1 폴리실리콘막이 국부 또는 전부가 결정화되도록 실시하는 반도체 소자의 제조방법.
- 제 8 항 또는 제 9 항에 있어서,상기 제1 폴리실리콘막을 결정화하는 단계는 열처리 공정으로 실시하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 열처리 공정은 RTP(Rapid Thermal Process) 공정, 퍼니스 어닐공정 또는 레이저 어닐공정 중 선택된 어느 하나의 공정으로 실시하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 RTP 공정은 600~1000℃의 온도에서 실시하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 퍼니스 어닐공정은 600~900℃의 온도에서 실시하는 반도체 소자의 제조방법.
- 제 8 항 또는 제 9 항에 있어서,상기 제1 폴리실리콘막을 결정화하는 단계는,상기 제1 폴리실리콘막 상에 CVD(Chemical Vapor Deposition)막 또는 열 산화막을 형성하는 단계; 및상기 CVD막 또는 상기 열 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 CVD막은 TEOS(Tetra Ethyle Ortho Silicate) 또는 HTO(High Temperature Oxide)막으로 형성하는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 열 산화막은 건식, 습식 또는 라디컬 이온을 이용한 산화공정으로 형성하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 제1 폴리실리콘막은 상기 도전층의 총 두께에 30~50%의 두께로 형성하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 제2 폴리실리콘막은 상기 도전층의 총 두께에 50~70%의 두께로 형성하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 제2 폴리실리콘막은 상기 제1 폴리실리콘막보다 높은 농도로 도핑된 도 프트 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 제1 폴리실리콘막은 불순물이 도핑되지 않은 언-도프트 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 제1 폴리실리콘막을 형성하기 전,상기 기판 상에 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 제2 폴리실리콘막을 형성하는 단계는 상기 제1 폴리실리콘막을 형성하는 단계와 익스-시튜(ex-situ)로 형성하는 반도체 소자의 제조방법.
- 서로 다른 그레인 바운더리(grain boundary)를 갖는 제1 및 제2 폴리실리콘 막으로 이루어진 플로팅 게이트를 포함하는 비휘발성 메모리 소자.
- 제 23 항에 있어서,상기 제1 폴리실리콘막은 국부 또는 전부가 결정화되고, 결정화된 영역에서의 그레인 바운더리가 상기 제2 폴리실리콘막의 그레인 바운더리보다 큰 비휘발성 메모리 소자.
- 제 23 항 또는 제 24 항에 있어서,상기 제1 폴리실리콘막은 상기 플로팅 게이트의 총 두께에 30~50%의 두께로 형성된 비휘발성 메모리 소자.
- 제 23 항 또는 제 24 항에 있어서,상기 제2 폴리실리콘막은 상기 플로팅 게이트의 총 두께에 50~70%의 두께로 형성된 비휘발성 메모리 소자.
- 제 23 항 또는 제 24 항에 있어서,상기 제2 폴리실리콘막은 증착시 상기 제1 폴리실리콘막보다 높은 농도로 도핑된 비휘발성 메모리 소자.
- 제 23 항 또는 제 24 항에 있어서,상기 제1 폴리실리콘막은 증착시 불순물이 도핑되지 않은 언-도프트 폴리실리콘막으로 형성된 비휘발성 메모리 소자.
- 제 23 항 또는 제 24 항에 있어서,상기 플로팅 게이트 하부에 형성된 터널링 절연막을 더 포함하는 비휘발성 메모리 소자.
- 플로팅 게이트를 포함하는 반도체 소자의 제조방법에 있어서,상기 플로팅 게이트를 형성하는 단계는,기판 상에 제1 폴리실리콘막을 형성하는 단계;상기 제1 폴리실리콘막을 결정화하는 단계; 및상기 제1 폴리실리콘막 상에 제2 폴리실리콘막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 30 항에 있어서,상기 제1 폴리실리콘막을 결정화하는 단계는 상기 제1 폴리실리콘막이 국부 또는 전부가 결정화되도록 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 30 항 또는 제 31 항에 있어서,상기 제1 폴리실리콘막을 결정화하는 단계는 열처리 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 32 항에 있어서,상기 열처리 공정은 RTP(Rapid Thermal Process) 공정, 퍼니스 어닐공정 또는 레이저 어닐공정 중 선택된 어느 하나의 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 33 항에 있어서,상기 RTP 공정은 600~1000℃의 온도에서 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 33 항에 있어서,상기 퍼니스 어닐공정은 600~900℃의 온도에서 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 30 항 또는 제 31 항에 있어서,상기 제1 폴리실리콘막을 결정화하는 단계는,상기 제1 폴리실리콘막 상에 CVD(Chemical Vapor Deposition)막 또는 열 산화막을 형성하는 단계; 및상기 CVD막 또는 상기 열 산화막을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 36 항에 있어서,상기 CVD막은 TEOS(Tetra Ethyle Ortho Silicate) 또는 HTO(High Temperature Oxide)막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 36 항에 있어서,상기 열 산화막은 건식, 습식 또는 라디컬 이온을 이용한 산화공정으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 32 항에 있어서,상기 제1 폴리실리콘막은 상기 플로팅 게이트의 총 두께에 30~50%의 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 32 항에 있어서,상기 제2 폴리실리콘막은 상기 도전층의 총 두께에 50~70%의 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 32 항에 있어서,상기 제2 폴리실리콘막은 상기 제1 폴리실리콘막보다 높은 농도로 도핑된 도프트 폴리실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 32 항에 있어서,상기 제1 폴리실리콘막은 불순물이 도핑되지 않은 언-도프트 폴리실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 32 항에 있어서,상기 제1 폴리실리콘막을 형성하기 전,상기 기판 상에 터널링 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
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