KR101002477B1 - 플래시 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 폴리 실리콘막의 결정립 크기를 줄일 수 있는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명은 반도체 기판 상에 형성된 터널 절연막, 상기 터널 절연막을 포함하는 상기 반도체 기판의 상부에 형성되며, 표면에 요철을 포함하는 제1 폴리 실리콘막, 및 제1 폴리 실리콘막의 요철면의 상부에 형성되는 제2 폴리 실리콘막을 포함하는 플래시 메모리 소자 및 그 제조방법을 제공한다.
결정립(grain) 크기, 도펀트 확산

Description

플래시 메모리 소자 및 그 제조방법{Flash memory device and manufacturing method of the same}
본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것으로서, 특히 폴리 실리콘막의 결정립 크기를 줄일 수 있는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
최근 반도체 소자의 개발은 고집적화에 초점을 두어 진행되고 있다. 그 일환으로 고집적화가 유리하고 제조 단가가 저렴한 플래시 소자에 대한 개발이 활발히 진행되고 있다.
플래시 소자는 터널 절연막, 플로팅 게이트(Floating gate), 유전체막, 및 콘트롤 게이트가 적층된 게이트 패턴을 포함한다. 이러한 플래시 소자는 FN(Fowler Nordheim) 터널링을 이용하여 전기적인 프로그래밍(Programing) 및 소거(Erase)를 할 수 있다. 프로그램 상태는 플로팅 게이트에 전하들이 충전되어 정보가 저장되는 상태이다. 소거 상태는 플로팅 게이트에 충전된 전하들이 빠져나가 는 상태이다.
이와 같이 플래시 소자에서 전하 충전영역인 플로팅 게이트는 폴리 실리콘막을 이용하여 형성한다. 이 때, 폴리 실리콘막에는 전기적인 특성을 부여하기 위한 도펀트가 도핑된다. 폴리 실리콘막에 도핑된 도펀트는 후속 열처리 공정의 영향으로 폴리 실리콘막을 구성하는 폴리 실리콘 결정 경계를 따라 터널 절연막의 계면으로 확산되며, 그 확산 정도는 폴리 실리콘 결정립 크기가 클수록 심화된다. 이와 같이 터널 절연막의 계면으로 확산된 도펀트는 터널 절연막의 계면에 집적되어 터널 절연막의 특성을 저하시킨다. 특히 폴리 실리콘막을 패터닝하여 각 셀 별로 분리된 플로팅 게이트 패턴으로 형성할 때, 폴리 실리콘의 결정립 크기가 클수록 셀 별로 분포된 결정 경계의 균일도가 저하되어 도펀트의 확산 정도가 셀마다 달라지게 된다. 그 결과, 셀 별로 균일한 제어가 어려어지므로 데이터 저장 능력의 균일성 및 데이터 저장 보존 능력의 저하를 유발하므로 문제가 된다.
본 발명은 폴리 실리콘막의 결정립 크기를 줄일 수 있는 플래시 메모리 소자 및 그 제조방법을 제공한다.
본 발명에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 터널 절연막, 상기 터널 절연막을 포함하는 상기 반도체 기판의 상부에 형성되며, 표면에 요철을 포함하는 제1 폴리 실리콘막, 및 제1 폴리 실리콘막의 요철면의 상부에 형성되는 제2 폴리 실리콘막을 포함한다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판의 상부에 터널 절연막을 마련하는 단계, 표면에 요철면을 포함하는 제1 폴리 실리콘막을 터널 절연막이 형성된 반도체 기판의 상부에 형성하는 단계, 및 제1 폴리 실리콘막의 요철면의 상부에 제2 폴리 실리콘막을 형성하는 단계를 포함한다.
제1 폴리 실리콘막을 형성하는 단계에서 제1 폴리 실리콘막은 언도프트막으로 형성한다.
요철면을 포함하는 제1 폴리 실리콘막을 형성하는 단계는 터널 절연막이 형성된 반도체 기판의 상부에 비정질 또는 결정질 상태의 실리콘막을 형성하는 단계, 실리콘막의 상부에 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴을 식각 마스크로 실리콘막을 식각하는 단계, 및 포토레지스트 패턴을 제거하는 단계를 포 함한다.
실리콘막을 형성하는 단계는 SiH4가스 또는 SiH2Cl2가스를 소스 가스로 이용하여 실시한다.
제1 폴리 실리콘막을 형성하는 단계 이후, 제1 폴리 실리콘막의 표면에 잔여하는 자연 산화막을 제거하는 단계를 더 포함한다.
제2 폴리 실리콘막을 형성하는 단계에서 상기 제2 폴리 실리콘막은 도프트막으로 형성한다.
제2 폴리 실리콘막을 형성하는 단계 이후, 제2 폴리 실리콘막의 표면을 평탄화하는 단계를 더 포함한다.
제2 폴리 실리콘막을 형성하는 단계는 요철면의 상부에 비정질 실리콘막을 증착하는 단계, 및 어닐링 공정으로 비정질 실리콘막을 결정화하는 단계를 포함한다.
비정질 실리콘막을 증착하는 단계는 SiH4가스 또는 SiH2Cl2가스를 소스 가스로 이용하여 실시한다.
비정질 실리콘막을 증착하는 단계에서 상기 소스 가스와 함께 도펀트 포함하는 가스를 주입하여 비정질 실리콘막을 도핑 처리한다.
도펀트는 어닐링 공정을 실시하는 단계에서 제1 폴리 실리콘막으로 확산된다.
본 발명에 따른 플래시 메모리 소자의 플로팅 게이트용 도전막은 터널 절연막 상에 형성되며 표면에 요철(凹凸)을 포함하는 제1 폴리 실리콘막 및 제1 폴리 실리콘막 상부에 형성된 제2 폴리 실리콘막을 포함하는 2중 폴리 실리콘 구조로 형성된다. 이와 같은 플로팅 게이트용 도전막을 포함하는 본 발명은 다음과 같은 효과가 있다.
첫째, 제1 폴리 실리콘막의 표면에 요철이 형성되어 있으므로 제1 폴리 실리콘막 및 제2 폴리 실리콘막의 경계면을 증대시킬 수 있다.
둘째, 제1 폴리 실리콘막 및 제2 폴리 실리콘막의 경계면은 후속 열처리 공정의 영향으로 제1 폴리 실리콘막의 실리콘 결정(grain)이 성장하는 것을 억제할 수 있다. 본 발명에서는 제1 폴리 실리콘막의 표면에 형성된 요철을 통해 제1 폴리 실리콘막 및 제2 폴리 실리콘막의 경계면을 제1 폴리 실리콘막의 상부 및 측면에도 형성될 수 있다. 이에 따라 본 발명은 터널 절연막에 접하는 실리콘 결정(즉, 제1 폴리 실리콘 결정) 성장의 억제를 증대시킬 수 있으므로 터널 절연막에 접하는 실리콘 결정립의 크기를 줄일 수 있다.
셋째, 제2 폴리 실리콘막의 도펀트는 열처리 공정의 영향으로 제1 폴리 실리콘막으로 확산될 수 있으며, 제1 폴리 실리콘막 및 제2 폴리 실리콘막의 경계면은 그 확산 정도를 제어할 수 있다. 본 발명에서는 제1 폴리 실리콘막의 표면에 형성된 요철을 통해 제1 폴리 실리콘막 및 제2 폴리 실리콘막의 접촉면을 증대시킬 수 있으므로 도펀트가 확산될 수 있는 면적 및 도펀트의 확산을 제어할 수 있는 경계 면을 동시에 증대시킬 수 있다. 이에 따라 본 발명은 도펀트가 확산될 수 있는 면적 증대 및 도펀트의 확산을 제어할 수 있는 경계면의 증대를 동시에 달성할 수 있으므로 제1 폴리 실리콘막의 표면에 형성된 요철을 통해 제1 폴리 실리콘막에 확산되는 도펀트의 량을 적정 수준으로 유지할 수 있다.
넷째, 제1 폴리 실리콘막을 구성하는 결정립의 크기를 줄임으로써 제1 폴리 실리콘을 결정립 경계를 따라 터널 절연막 및 제1 폴리 실리콘막의 경계에 확산되는 도펀트의 확산량을 줄일 수 있으므로 터널 절연막과 제1 폴리 실리콘막의 계면에 집적되는 도펀트량을 억제하여 터널 절연막의 특성 열화를 개선할 수 있다.
다섯째, 다량의 도펀트가 터널 절연막에 집적되어 터널 절연막의 특성을 열화시키는 현상을 개선함으로써 플래시 소자의 데이터 저장 및 보존 능력을 보다 안정적으로 유지할 수 있다.
여섯째, 플로팅 게이트를 구성하는 제1 폴리 실리콘막의 결정립 크기를 줄일 수 있으므로 각 셀 별로 제1 폴리 실리콘막의 결정 경계에 집적되는 도펀트량의 균일도를 개선할 수 있으므로 각 셀 별 특성의 균일도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공 되는 것이다.
도 1은 본 발명에 따른 플래시 메모리 소자의 게이트 패턴을 설명하기 위한 레이 아웃도이다. 플래시 메모리 소자의 셀 어레이는 트렌치 또는 소자 분리막이 형성되는 소자 분리 영역(B)과 활성 영역(A)을 포함한다. 소자 분리 영역(B)과 활성 영역(A)은 평행하게 교호적(alternately)으로 정의된다. 플래시 메모리 소자의 게이트 패턴(GL)은 플로팅 게이트용 도전막, 유전체막 및 콘트롤 게이트용 도전막을 포함한다. 게이트 패턴(GL) 중 콘트롤 게이트용 도전막은 소자 분리 영역(B) 및 활성 영역(A)에 교차되는 방향으로 라인 형태로 형성되며, 플로팅 게이트용 도전막은 콘트롤 게이트용 도전막 하부 중 활성 영역(A)의 상부에만 형성된다. 이에 따라 한 라인의 콘트롤 게이트용 도전막 하부에는 소자 분리 영역(B)을 사이에 두고 다수의 패턴으로 분리된 플로팅 게이트용 도전막이 형성된다. 플로팅 게이트용 도전막은 터널 절연막을 사이에 두고 반도체 기판의 상부에 형성되며, 전하 충전 영역으로서의 역할을 한다. 이러한 플로팅 게이트용 도전막은 폴리 실리콘막을 이용하여 형성하며, 폴리 실리콘막에 전기적 특성을 부여하기 위해 도펀트를 도핑한다. 이 때, 플로팅 게이트용 도전막에 도핑된 도펀트가 셀 별로 균일하게 도핑되어야 하며, 터널 절연막으로 확산되는 것이 방지되어야 한다. 이를 위하여 본 발명에서는 플로팅 게이트용 도전막을 제1 및 제2 폴리 실리콘막을 포함하는 2중 폴리 실리콘막으로 형성함과 아울러 제1 및 제2 폴리 실리콘막의 계면에 요철을 형성시킨다. 이러한 플래시 메모리 소자의 플로팅 게이트용 도전막 형성 방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 도 1에 도시된 선 "I-I'" 및 "Ⅱ-Ⅱ'"방향을 따라 절취하여 플로팅 게이트용 도전막의 형성방법을 순차적으로 나타낸 단면도들이다.
도 1 및 도 2a를 참조하면, 소자 분리 영역(B) 및 액티브 영역(A)을 포함하는 반도체 기판(101) 상에 버퍼 산화막(103), 소자 분리 하드 마스크막 및 포토레지스트 패턴(107)을 형성한다. 여기서, 소자 분리 하드 마스크막은 질화막을 이용하여 형성할 수 있다. 이 후, 포토레지스트 패턴(107)을 식각 마스크로 사용하여 소자 분리 하드 마스크막을 식각하여 소자 분리 하드 마스크 패턴(105)을 형성한다. 이어서 남은 포토레지스트 패턴(107) 및 소자 분리 하드 마스크 패턴(105)을 식각 마스크로 사용하여 소자 분리 영역(B) 상에 형성된 패드 산화막(103) 및 소자 분리 영역(B)에 대응하는 반도체 기판(101)을 식각하여 반도체 기판(101)의 소자 분리 영역(B)에 트렌치(109)를 형성한다. 이 후, 남은 포토레지스트 패턴(107)을 스트립 공정으로 제거할 수 있다.
도 1 및 도 2b를 참조하면, 도 2a에 도시된 트렌치(109)가 매립될 수 있도록 트렌치(109) 및 소자 분리 하드 마스크 패턴(105)이 형성된 반도체 기판(101) 상에 충분한 두께의 절연막(111)을 형성한다. 절연막(111)으로는 산화막을 이용할 수 있다.
도 1 및 도 2c를 참조하면, 평탄화 공정으로 절연막의 표면을 평탄화시킨다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함)방법으로 실시할 수 있으며, CMP 공정은 소자 분리 하드 마스크 패턴(도 2b의 105)이 노출되는 시점에서 정지한다. 이로써, 트렌치 내부를 채우는 소자 분리 막(111a)이 형성된다. 소자 분리막(111a) 형성 후, 소자 분리 하드 마스크 패턴(도 2b의 105)을 제거한다. 예를 들어, 질화막으로 형성된 소자 분리 하드 마스크 패턴(도 2b의 105)은 인산(H3PO4)을 이용하여 제거할 수 있다.
도 1 및 도 2d를 참조하면, 반도체 기판(101)의 액티브 영역(A) 상부에 터널 절연막(113)을 형성한 후, 터널 절연막(113) 및 소자 분리막(111a)이 형성된 반도체 기판(101)의 상부에 요철(凹凸)을 포함하는 제1 폴리 실리콘막(115)을 형성한다.
터널 절연막(113)은 액티브 영역(A) 상부에 남은 버퍼 산화막(도 2c의 103)을 불산(HF)을 포함하는 식각액을 이용하여 제거한 후 노출된 반도체 기판(101)의 표면을 산화시킴으로써 형성할 수 있다. 보다 구체적으로, 터널 절연막(113)은 O2 가스 및 H2 가스를 포함하는 혼합가스를 이용하여 반도체 기판(101)의 액티브 영역(A) 표면을 50Å 내지 100Å의 두께로 산화시킴으로써 형성할 수 있다. 또한, 터널 절연막(113) 형성 후, 핫 일렉트론(hot electron)의 터널링(tunneling)효과를 조절하기 위해 인-시츄(in-situ) 또는 엑스-시츄(ex-situ)로 NO 또는 N2O 가스가 주입된 분위기에서 850℃ 내지 950℃의 온도로 어닐링(annealing)을 실시할 수 있다.
제1 폴리 실리콘막(115)을 형성하기 위해서는 먼저, 비정질(amorphous) 실리콘막을 증착한다. 제1 폴리 실리콘막(115)을 형성하기 위한 비정질 실리콘막의 증착 두께는 200Å 내지 2500Å인 것이 바람직하다. 비정질 실리콘막의 증착은 SiH4가스 또는 SiH2Cl2가스 등을 소스 가스로 이용하여 실시될 수 있다. 이 후, 비정질 실리콘막의 상부에 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각 마스크로 비정질 실리콘막의 일부를 식각한다. 이 때, 포토레지스트 패턴은 식각 공정을 용이하게 실시할 수 있도록 소자 분리 영역(A) 및 액티브 영역(B)에 나란한 방향을 따라 라인 형태로 형성할 수 있다. 식각 공정 후, 식각된 영역에 남는 비정질 실리콘막의 두께는 50Å이상인 것이 바람직하다. 이 후, 포토레지스트 패턴을 제거하고, 어닐링 공정으로 비정질 실리콘막을 결정화시킨다. 비정질 실리콘막의 결정화는 식각 공정을 실시하기 전 이루어질 수도 있다. 이와 같은 식각 공정으로 제1 두께 및 제1 두께보다 낮은 제2 두께를 포함하여 표면에 요철면을 구현할 수 있다.
한편, 제1 폴리 실리콘막(115)은 터널 절연막(113)으로 도펀트가 확산되는 것을 방지하기 위해 언도프트(undoped) 실리콘막으로 형성하는 것이 바람직하다.
또한, 제1 폴리 실리콘막(115)의 요철면은 비정질 실리콘막을 식각하는 공정 진행시 이용하는 포토레지스트 패턴의 모양에 따라 결정되므로 본 실시 예에서 요철면은 소자 분리 영역(A) 및 액티브 영역(B)에 나란한 방향을 따라 형성된다.
표면에 요철을 포함하는 제1 폴리 실리콘막(115) 형성 후, 제1 폴리 실리콘막(115)의 표면에 존재할 수 있는 자연 산화막을 제거하기 위한 세정 공정을 실시할 수 있다. 자연 산화막을 제거하기 위한 세정 공정은 불산(HF)을 포함하는 세정액을 이용하여 실시할 수 있다.
도 1 및 도 2e를 참조하면, 제1 폴리 실리콘막(115)의 요철면 상부에 제2 폴리 실리콘막(117)을 형성한다.
제2 폴리 실리콘막(117)을 형성하기 위해서 먼저, 비정질(amorphous) 실리콘막을 증착한다. 제2 폴리 실리콘막(117)을 형성하기 위한 비정질 실리콘막의 증착은 SiH4가스 또는 SiH2Cl2가스 등을 소스 가스로 이용하여 실시될 수 있다. 제2 폴리 실리콘막(117)을 형성하기 위한 비정질 실리콘막의 증착 두께는 500Å 내지 2500Å인 것이 바람직하다. 또한 제2 폴리 실리콘막(117)을 형성하기 위한 비정질 실리콘막은 플로팅 게이트용 도전막에 전기적 특성을 부여하기 위해 도프트(doped) 실리콘막인 것이 바람직하다. 도핑 처리는 붕소(B) 또는 인(P)을 소스로 하는 도펀트를 0.1E20 atoms/cm3 내지 0.1E21 atoms/cm3의 농도로 비정질 실리콘막에 도핑시킴으로써 형성할 수 있다. 이러한 도핑 처리는 제2 폴리 실리콘(117)을 형성하기 위한 비정질 실리콘막 증착시 도펀트를 포함하는 가스를 동시에 주입하는 인-시츄 방법으로 형성할 수 있다. 이 후, 평탄화 공정으로 제2 폴리 실리콘막(117)을 형성하기 위한 비정질 실리콘막의 표면을 평탄화시킨다. 평탄화는 에치-백(etch-back) 방법으로 실시할 수 있다. 평탄화 완료 후, 비정질 실리콘막을 결정화시켜 제2 폴리 실리콘막(117)을 형성한다. 비정질 실리콘막의 결정화는 어닐링 공정을 통해 실시된다.
상술한 바와 같은 어닐링 공정시 발생하는 열은 제2 폴리 실리콘막(117)에 포함된 도펀트를 제1 폴리 실리콘막(115)으로 확산시킬 수 있다. 한편, 제1 폴리 실리콘막(115) 및 제2 폴리 실리콘막(117)의 계면은 도펀트의 확산을 제어할 수 있다. 본 발명에서, 제2 폴리 실리콘막(117)은 제1 폴리 실리콘막(115)의 표면에 형성된 요철부에 접촉되어 있으므로 평탄한 상태의 제1 폴리 실리콘막(115)에 형성되었을 때에 비해 그 계면이 증대된 상태이며, 도펀트가 확산될 수 있는 경로 또한 증대된 상태이다. 즉, 본 발명은 제1 폴리 실리콘막(115)의 표면에 형성된 요철을 통해 도펀트가 확산될 수 있는 면적을 증대시킴과 동시에 도펀트의 확산을 제어할 수 있는 계면을 증대시킬 수 있다. 이에 따라 본 발명은 제1 폴리 실리콘막(115)의 표면에 형성된 요철을 통해 제1 폴리 실리콘막(115)에 확산되는 도펀트의 량을 적정 수준으로 유지할 수 있다.
또한 어닐링 공정 등을 포함하는 후속 공정에서의 열은 제1 폴리 실리콘막(115)의 결정립(grain)의 성장에 영향을 줄 수 있다. 반면, 제1 폴리 실리콘막(115) 및 제2 폴리 실리콘막(117)의 계면은 제1 폴리 실리콘막(115)의 결정립이 성장하는 것을 제어할 수 있다. 본 발명에서, 제1 폴리 실리콘막(115) 및 제2 폴리 실리콘막(117)의 계면은 제1 폴리 실리콘막(115)의 표면에 형성된 요철부로 인하여 제1 폴리 실리콘막(115)의 상면 및 측면에 접촉된다. 이로써 후속 공정에서 발생하는 열에 의한 제1 폴리 실리콘막(115)의 결정립 성장이 제1 폴리 실리콘막(115)의 상면 및 측면에서 억제되므로 제1 폴리 실리콘막(115) 결정립의 크기를 줄일 수 있다.
상기에서는 제1 폴리 실리콘막(115)을 형성하기 위한 비정질 실리콘막을 결정화한 후 제2 폴리 실리콘막(117)을 증착하는 방법에 대해 설명하였으나, 제1 폴 리 실리콘막(115)을 형성하기 위한 비정질 실리콘막은 제2 폴리 실리콘막(117)을 형성하기 위한 비정질 실리콘막 형성 후 결정화될 수 있다.
제1 폴리 실리콘막(115) 또는 제2 폴리 실리콘막(117) 중 적어도 어느 하나를 형성하기 위해 비정질 실리콘막을 결정화하는 어닐링 공정은 850℃ 이상에서 30초 이상으로 실시하는 RTP(Rapid Temperature Process) 방식과 700℃ 이상의 고온에서 10분 이상으로 실시하는 퍼니스(Furnace) 방법 중 어느 하나로 이루어질 수 있다.
상술한 바와 같은 공정으로 제1 및 제2 폴리 실리콘막(115, 117)을 포함하는 플로팅 게이트용 도전막을 형성한다. 이하에서는 플로팅 게이트용 도전막 이 후 게이트 패턴 형성공정의 일례를 설명한다.
플로팅 게이트용 도전막을 형성한 후, 플로팅 게이트용 도전막이 액티브 영역(A)에 남도록 다수의 패턴으로 패터닝한다. 이후, 패터닝된 플로팅 게이트용 도전막을 포함하는 반도체 기판(101)의 상부에 유전체막을 형성한다. 유전체막은 산화막/질화막/산화막이 적층된 구조로 형성될 수 있다. 이 때, 산화막 및 질화막은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)의 방법을 이용하여 Si계열의 가스(예를 들어, SiH4가스 또는 SiH2Cl2가스)에 NO, N2O 또는 NH3등의 가스를 혼합하여 형성할 수 있다. 보다 상세히 하면, 산화막은 Si계열의 가스에 NO 또는 N2O 가스를 혼합하여 780℃ 내지 850℃의 온도 조건에서 형성할 수 있다. 질화막은 Si계열의 가스에 NH3가스를 혼합하여 600℃ 내 지 750℃의 온도 조건에서 형성할 수 있다. 이러한 유전체막 형성 후, 결함을 제거하기 위해 O2 가스를 이용하여 어닐링을 실시할 수 있다. 보다 상세히는 O2 및 H2 가스를 이용하여 600℃ 내지 900℃의 온도영역에서 어닐링을 실시할 수 있다. 이 후, 폴리 실리콘막 및 금속막이 적층된 콘트롤 게이트용 도전막을 형성한다. 금속막은 콘트롤 게이트용 도전막의 저항을 개선하기 위해 형성되는 것이다. 콘트롤 게이트용 도전막 형성 후, 콘트롤 게이트용 도전막을 소자 분리 영역(A)과 교차되는 방향으로 식각하여 다수의 패턴으로 분리한다. 이어서, 콘트롤 게이트용 도전막 패터닝 후 노출된 유전체막 및 플로팅 게이트용 도전막을 식각하여 게이트 패턴을 형성한다.
도 3 및 도 4는 본 발명의 다른 실시 예들에 따른 플로팅 게이트용 도전막의 형성방법들을 설명하기 위한 도면이다. 도 3 및 도 4의 실시예에서는 도 2a 내지 도 2e에서 상술한 실시예와 대비하여 제1 폴리 실리콘막의 표면에 형성된 요철의 형태만 다를 뿐 그외의 구성은 동일하므로 제1 폴리 실리콘막의 표면에 형성된 요철에 대해서만 설명한다.
도 3을 참조하면, 본 발명의 다른 실시 예에 따른 제1 폴리 실리콘막(215)의 표면에는 식각 공정을 용이하게 실시할 수 있도록 소자 분리 영역(A) 및 액티브 영역(B)에 교차되는 방향을 따라 라인 형태의 포토레지스트 패턴(미도시)을 형성한다. 이러한 포토레지스트 패턴을 식각 마스크로 식각 공정을 실시하면, 제1 폴리 실리콘막(215)의 표면에 소자 분리 영역(A) 및 액티브 영역(B)에 교차되는 방향을 따라 요철이 형성된다. 그 결과 제1 폴리 실리콘막(215) 및 제2 폴리 실리콘막(217)의 계면이 제1 폴리 실리콘막(215)의 상부면 및 측면에 형성될 수 있으므로 본 발명의 다른 실시 예에서도 도 2a 내지 도 2d에서 상술한 실시 예에서와 동일한 효과를 나타낼 수 있다.
도 4를 참조하면, 본 발명의 또 다른 실시 예에 따른 제1 폴리 실리콘막(315)의 표면에는 제1 폴리 실리콘막(315) 및 제2 폴리 실리콘막(317)의 계면을 증대시킬 수 있도록 다수의 독립된 형태의 포토레지스트 패턴(미도시)을 형성한다. 이러한 포토레지스트 패턴을 식각 마스크로 식각 공정을 실시하면, 제1 폴리 실리콘막(315)의 표면에는 소자 분리 영역(A) 및 액티브 영역(B)에 교차되는 방향 뿐 아니라 소자 분리 영역(A) 및 액티브 영역(B)에 나란한 방향을 따라 요철이 형성된다. 그 결과 제1 폴리 실리콘막(315) 및 제2 폴리 실리콘막(317)의 계면이 제1 폴리 실리콘막(215)의 상부면 및 측면에 형성될 수 있을 뿐 아니라 상술한 실시 예들에 비해 더 넓게 형성되므로 상술한 실시 예들에 비해 향상된 효과를 나타낼 수 있다.
이와 같이 본 발명에서는 플로팅 게이트용 도전막을 제1 및 제2 폴리 실리콘막의 이중구조로 형성하며, 그 계면에 요철이 형성될 수 있도록 함으로써 제1 폴리 실리콘막에 확산되는 도펀트의 량을 안정적으로 제어할 수 있다. 또한, 본 발명에서는 요철을 따라 형성된 계면을 이용하여 제1 폴리 실리콘막의 결정립의 성장 억제를 극대화할 수 있으므로 제1 폴리 실리콘막의 결정립 크기를 줄일 수 있다. 이에 따라 플로팅 게이트용 도전막을 게이트 패턴별로 패터닝한 후에도 각 셀 별로 결정립 경계의 분포가 균일화할 수 있다. 그 결과 본 발명은 결정립 경계에 집적되는 도펀트 량의 균일도를 개선할 수 있으므로 각 셀 별 특성의 균일도를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 플래시 메모리 소자의 게이트 패턴을 설명하기 위한 레이 아웃도.
도 2a 내지 도 2e는 도 1에 도시된 선 "I-I'" 및 "Ⅱ-Ⅱ'"방향을 따라 절취하여 플로팅 게이트용 도전막의 형성방법을 순차적으로 나타낸 단면도들.
도 3 및 도 4는 제1 폴리 실리콘막 표면에 형성된 요철의 다양한 형태를 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101, 201, 301 : 반도체 기판 111a, 211a, 311a : 소자 분리막
113, 213, 313 : 터널 절연막 115, 215, 315 : 제1 폴리 실리콘막
117, 217, 317 : 제2 폴리 실리콘막

Claims (12)

  1. 소자 분리영역에 의해 분리된 액티브 영역을 포함하는 반도체 기판 상에 형성된 터널 절연막;
    상기 터널 절연막을 포함하는 상기 반도체 기판의 상부에 형성되며, 표면에 요철을 포함하는 제1 폴리 실리콘막; 및
    상기 제1 폴리 실리콘막의 상기 요철면의 상부에 형성된 제2 폴리 실리콘막을 포함하며,
    상기 요철은 상기 액티브 영역과 나란한 방향을 따라 형성되거나, 상기 액티브 영역과 나란한 방향과 상기 액티브 영역에 교차하는 방향을 따라 형성되는 플래시 메모리 소자.
  2. 소자 분리영역에 의해 분리된 액티브 영역을 포함하는 반도체 기판의 상부에 터널 절연막을 형성하는 단계;
    표면에 요철을 포함하는 제1 폴리 실리콘막을 상기 터널 절연막이 형성된 상기 반도체 기판의 상부에 형성하는 단계;
    상기 제1 폴리 실리콘막의 상기 요철면의 상부에 제2 폴리 실리콘막을 형성하는 단계; 및
    상기 제2 폴리 실리콘막 및 상기 제1 폴리 실리콘막을 패터닝하여 상기 액티브 영역 상부에 다수의 플로팅 게이트막 패턴들을 형성하는 단계를 포함하며,
    상기 요철은 상기 액티브 영역과 나란한 방향 및 상기 액티브 영역에 교차하는 방향 중 적어도 어느 한 방향을 따라 형성되는 플래시 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 폴리 실리콘막을 형성하는 단계에서 상기 제1 폴리 실리콘막은 언도프트막으로 형성하는 플래시 메모리 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 요철면을 포함하는 제1 폴리 실리콘막을 형성하는 단계는
    상기 터널 절연막이 형성된 상기 반도체 기판의 상부에 비정질 또는 결정질 상태의 실리콘막을 형성하는 단계;
    상기 실리콘막의 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 상기 실리콘막을 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  5. 제 4 항에 있어서
    상기 실리콘막을 형성하는 단계는
    SiH4가스 또는 SiH2Cl2가스를 소스 가스로 이용하여 실시하는 플래시 메모리 소자의 제조방법.
  6. 제 2 항에 있어서
    상기 제1 폴리 실리콘막을 형성하는 단계 이후,
    상기 제1 폴리 실리콘막의 표면에 잔여하는 자연 산화막을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  7. 제 2 항에 있어서
    상기 제2 폴리 실리콘막을 형성하는 단계에서 상기 제2 폴리 실리콘막은 도프트막으로 형성하는 플래시 메모리 소자의 제조방법.
  8. 제 2 항에 있어서,
    상기 제2 폴리 실리콘막을 형성하는 단계 이후,
    상기 제2 폴리 실리콘막의 표면을 평탄화하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  9. 제 2 항에 있어서,
    상기 제2 폴리 실리콘막을 형성하는 단계는
    상기 요철면의 상부에 비정질 실리콘막을 증착하는 단계; 및
    어닐링 공정으로 상기 비정질 실리콘막을 결정화하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 비정질 실리콘막을 증착하는 단계는 SiH4가스 또는 SiH2Cl2가스를 소스 가스로 이용하여 실시하는 플래시 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 비정질 실리콘막을 증착하는 단계에서 상기 소스 가스와 함께 도펀트 포함하는 가스를 주입하여 상기 비정질 실리콘막을 도핑 처리하는 플래시 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 도펀트는 상기 어닐링 공정을 실시하는 단계에서 상기 제1 폴리 실리콘막으로 확산되는 플래시 메모리 소자의 제조방법.
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