KR100827541B1 - 반도체 메모리 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 터널 절연막 및 제1 도전막을 형성하는 단계, 제1 도전막 상에 제1 도전막이 결정화되지 않는 온도로 증착 가능한 버퍼막을 형성하는 단계, 버퍼막의 상부에 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.
슬롯 플라즈마 안테나, SPA, 플로팅 게이트, 버퍼막, 마이크로파, 산화막
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 105 : 플로팅 게이트
106 : 제2 도전막 108 : 버퍼막
110 : 하드 마스크 패턴 112 : 소자 분리막
114 : 유전체막 116 : 제3 도전막
본 발명은 반도체 메모리 소자의 형성 방법에 관한 것으로, 특히 플로팅 게이트의 상부 표면을 평탄하게 하고, 후속 식각 공정 시 플로팅 게이트를 보호할 수 있는 반도체 메모리 소자의 형성 방법에 관한 것이다.
반도체 메모리 소자 중에서 플래시 메모리 소자의 경우, 집적도의 증가로 인하여 자기 정렬 소자 분리법(Self Align STI 또는 Advanced Self Align STI; SA-STI 또는 ASA_STI)을 사용하여 소자 분리 영역을 구획하고 있다.
자기 정렬 소자 분리법을 설명하면 다음과 같다. 반도체 기판상에 터널 절연막 및 플로팅 게이트용 도전막을 형성한다. 도전막 상에 하드 마스크 패턴을 형성하고, 하드 마스크 패턴에 따라 식각 공정을 실시하여 플로팅 게이트용 도전막 및 터널 절연막을 패터닝한 후, 노출된 반도체 기판을 식각하여 플로팅 게이트용 도전막 패턴과 소자 분리 영역을 동시에 형성한다. 이후에, 플로팅 게이트용 도전막의 상부에 형성되어 있는 하드 마스크 패턴을 제거하는데, 하드 마스크 패턴을 제거하는 공정은 주로 인산을 습식 용액으로 사용하는 습식 식각 공정을 수행한다. 이때, 플로팅 게이트의 상부가 인산에 의해 손상을 입을 수 있고, 이는 플로팅 게이트의 손실을 가져올 수 있으므로 플래시 메모리 소자를 제조하는데 있어서 효율적이지 못하다.
이에 따라, 플로팅 게이트와 하드 마스크 패턴 사이에 플로팅 게이트를 보호하는 버퍼막을 형성한다. 버퍼막은 산화막으로 형성할 수 있는데, 일반적인 산화막은 고온(예를 들면, 800℃ 내지 900℃) 공정을 실시하여 형성한다.
하지만, 상술한 고온 공정의 온도는 플로팅 게이트에 포함된 도프트 폴리실리콘막이 결정화되는 온도(예를 들면, 550℃ 내지 600℃)보다 높기 때문에 폴리실리콘막을 결절화 시킬 수 있다. 특히, 폴리실리콘막은 결정화되는 과정에서 그레인 사이즈(grain size)가 증가되는 특성을 가지고 있기 때문에, 플로팅 게이트의 표면이 거칠어 질 수 있는 문제가 있다. 플로팅 게이트의 표면이 거칠어지면, 후속 형성하는 유전체막과의 접합성이 낮아지게 되고, 이로 인해 전기적 특성 저하를 초래할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 플로팅 게이트 상부에 저온 플라즈마 공정으로 플로팅 게이트를 보호하는 버퍼막을 형성함으로써, 플로팅 게이트의 결정화를 방지할 수 있다. 또한, 후속 하드 마스크 패턴 제거 공정 시 플로팅 게이트의 표면을 보호할 수 있다.
본 발명은 반도체 메모리 소자의 형성 방법에 관한 것으로, 반도체 기판상에 터널 절연막 및 제1 도전막을 형성한다. 제1 도전막 상에 마이크로파를 이용한 플라즈마를 사용하여 버퍼막을 형성한다. 버퍼막의 상부에 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법으로 이루어진다.
하드 마스크 패턴을 형성한 후, 하드 마스크 패턴에 따라 식각 공정을 실시하여 트렌치를 형성한다. 트렌치 내에 소자 분리막을 형성한다. 하드 마스크 패턴을 제거한다. 소자 분리막의 높이를 조절한다. 소자 분리막 및 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함한다.
제1 도전막은 결정질 언도프트 실리콘막 및 비정질 도프트 실리콘막으로 형성한다.
결정질 언도프트 실리콘막은, 터널 절연막 상에 비정질 언도프트 실리콘막을 형성하고, 열처리 공정을 실시하여 형성된다.
비정질 언도프트 실리콘막은 500℃ 내지 600℃의 온도에서 1SLM 내지 3SLM의 SiH4 가스를 공급하며 0.5Torr 내지 5Torr의 압력을 가하여 형성한다.
열처리 공정은 급속 열처리 공정(RTP)으로 실시하며, 급속 열처리 공정(RTP)은 900℃ 내지 1000℃의 온도에서 10초 내지 60초 동안 실시한다.
비정질 도프트 실리콘막은 500℃ 내지 600℃의 온도에서 1SLM 내지 3SLM의 SiH4 가스 및 PH3 가스의 혼합 가스를 공급하며, 0.5Torr 내지 5Torr의 압력을 가하여 형성한다.
버퍼막은 30Å 내지 50Å의 두께로 형성하며, 슬롯 플라즈마 안테나(Slot Plasma Antena; SPA) 공정으로 형성한다.
슬롯 플라즈마 안테나(SPA) 공정은 3000W 내지 5000W의 마이크로파(microwave)를 사용하여 실시하며, 1Torr 내지 10Torr의 압력에서 Ar 가스 및 O2 가스 또는 O2 가스 및 H2 가스를 5:1 내지 15:1로 혼합하여 300℃ 내지 500℃의 온도에서 실시한다.
하드 마스크 패턴은 질화막으로 300Å 내지 800Å의 두께로 형성하고, 700℃ 내지 800℃의 온도, 0.1Torr 내지 1Torr의 압력에서 DCS(Dichlorosilane)와 NH3 가스를 1:1 내지 1:20으로 혼합하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 메모리 소자의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)상에 터널 절연막(102) 및 플로팅 게이트용 제1 도전막(104)을 형성한다. 터널 절연막(102)은 산화막으로 형성하는 것이 바람직하며, 제1 도전막(104)은 비정질 언도프트 실리콘막(amorphous un-doped silicon layer)으로 형성하는 것이 바람직하다. 비정질 언도프트 실리콘막은 500℃ 내지 600℃의 온도에서 1SLM 내지 3SLM의 SiH4 가스를 공급하며, 0.5Torr 내지 5Torr의 압력 분위기의 공정을 실시하여 형성할 수 있다.
이어서, 비정질 언도프트 실리콘막을 결정화하기 위하여 열처리 공정을 실시한다. 열처리 공정은 급속 열처리 공정(Rapid Thermal Process; RTP)으로 실시할 수 있다. 예를 들면, 열처리 공정은 900℃ 내지 1000℃의 온도에서 10초 내지 60초 동안 실시하여 비정질 언도프트 실리콘막을 결정질 언도프 실리콘막으로 변환시킨다.
도 1b를 참조하면, 결정화된 제1 도전막(104)의 상부에 플로팅 게이트용 제2 도전막(106)을 형성한다. 제2 도전막(106)은 비정질 도프트 실리콘막(amorphous doped silicon layer)으로 형성하는 것이 바람직하다. 비정질 도프트 실리콘막은 500℃ 내지 600℃의 온도에서 1SLM 내지 3SLM의 SiH4 가스 및 PH3 가스의 혼합 가스를 공급하며, 0.5Torr 내지 5Torr의 압력 분위기의 공정을 실시하여 형성할 수 있다. 이때, PH3 가스는 제2 도전막(106)을 불순물(예를 들면, P)이 주입된 도프트 실리콘막으로 형성하기 위하여 첨가한다.
도 1c를 참조하면, 제2 도전막(106)의 상부에 후속 식각 공정 시 제2 도전막(106)을 보호하기 위한 버퍼막(108)을 형성한다. 버퍼막(106)은 후속 하드 마스크 패턴과의 식각 선택비를 고려하여 산화막으로 형성하는 것이 바람직하다.
특히, 버퍼막(108)은 저온에서 플라즈마를 이용하는 공정인 슬롯 플라즈마 안테나(Slot Plasma Antena; SPA) 공정을 실시하여 형성한다. 구체적으로 설명하면 다음과 같다.
슬롯 플라즈마 안테나(SPA) 공정은 마이크로파(microwave)를 이용한 플라즈마를 사용하여 산화막 또는 질화막을 형성할 수 있는 공정으로, 저온에서 실시할 수 있기 때문에 열적 결함(thermal budget)을 감소시킬 수 있다.
버퍼막(108)을 형성하기 위한 슬롯 플라즈마 안테나(SPA) 공정은 3000W 내지 5000W의 마이크로파(microwave), 1Torr 내지 10Torr의 압력에서 Ar 가스와 O2 가스(또는 O2 가스와 H2 가스)를 5:1 내지 15:1로 혼합하여 300℃ 내지 500℃의 온도에서 실시할 수 있다. 버퍼막(108)은 30Å 내지 50Å의 두께로 형성할 수 있다.
상술한 바와 같이 비정질 도프트 실리콘막인 제2 도전막(106)이 결정화되지 않는 온도로 슬롯 플라즈마 안테나(SPA) 공정을 실시할 수 있으므로, 제2 도전막(106)의 결정화를 방지할 수 있다. 예를 들어, 제2 도전막(106)이 결정화되면 그레인 바운더리(grain boundary)가 커지게 되고, 이로 인해 제2 도전막(106)의 표면이 거칠어 질 수 있다. 이는, 후속 형성하는 막(layer)과의 접합성을 저하시켜 전기적 특성 저하를 초래할 수 있기 때문에, 제2 도전막(106)은 결정화하지 않는 것이 바람직하다. 또한, 슬롯 플라즈마 안테나(SPA) 공정은 ICP(Inductive Coupled Plasma) 방식의 산화막 형성 공정보다 웨이퍼(wafer) 및 챔버(chamber)에 미치는 데미지(damage)가 적기 때문에, 상술한 바와 같이 저온 공정인 슬롯 플라즈마 안테나(SPA) 공정으로 버퍼막(108)을 형성하는 것이 바람직하다. 또한, 슬롯 플라즈마 안테나(SPA) 공정을 사용하여 터널 절연막(102)과 같은 산화막을 형성할 수도 있다.
도 1d를 참조하면, 버퍼막(108)의 상부에 소자 분리 영역이 개방된 하드 마스크 패턴(110)을 형성한다. 하드 마스크 패턴(110)은 질화막으로 300Å 내지 800Å의 두께로 형성할 수 있으며, 700℃ 내지 800℃의 온도, 0.1Torr 내지 1Torr의 압력에서 DCS(Dichlorosilane)와 NH3 가스를 1:1 내지 1:20으로 혼합하여 형성할 수 있다.
도 1e를 참조하면, 하드 마스크 패턴(110)에 따라 식각 공정을 실시하여 버퍼막(108), 제2 도전막(106), 제1 도전막(104) 및 터널 절연막(102)을 패터닝하고, 노출된 반도체 기판(100)을 식각하여 트렌치(111)를 형성한다. 이로써, 제1 도전막(104)과 제2 도전막(106)은 플로팅 게이트(105)가 된다.
도 1f를 참조하면, 트렌치(111) 내부를 채우기 위해 하드 마스크 패턴(도 1e의 110)이 모두 덮이도록 소자 분리막(112)용 절연막을 형성한다. 이어서, 하드 마스크 패턴(도 1e의 110)이 노출되도록 평탄화 공정을 실시하한다. 이로 인해, 소자 분리막(112)이 형성된다. 습식 식각 공정을 실시하여 하드 마스크 패턴(110)을 제거한다. 하드 마스크 패턴(110)을 제거하는 공정은 인산 용액을 사용하여 실시할 수 있다. 이때, 버퍼막(도 1e의 108)이 인산 용액으로부터 플로팅 게이트(105)를 보호하기 때문에 플로팅 게이트(105)의 표면 손상을 방지할 수 있다.
이어서, 소자 분리막(112)의 높이를 낮추어 EFH(effective field oxide height)를 조절한다. 버퍼막(도 1e의 108)은 소자 분리막(112)의 EFH조절 공정 시, 함께 제거될 수 있다. 이로써, 상부가 평탄한 플로팅 게이트(105)가 노출된다.
도 1g를 참조하면, 플로팅 게이트(105) 및 소자 분리막(112)의 표면을 따라 유전체막(114)을 형성하고, 유전체막(114)의 상부에 콘트롤 게이트용 제3 도전막(116)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은, 플로팅 게이트 상부에 저온 플라즈마 공정으로 버퍼막을 형성함으로써, 플로팅 게이트의 결정화를 방지하여 표면을 평탄하게 형성할 수 있고, 후속 하드 마스크 패턴 제거 공정 시 플로팅 게이트의 표면을 보호할 수 있으므로, 플로팅 게이트의 손상을 줄일 수 있으며, 이로 인해 플래시 메모리 소자의 전기적 특성을 개선할 수 있다.
Claims (14)
- 반도체 기판상에 터널 절연막 및 제1 도전막을 형성하는 단계;상기 제1 도전막 상에 상기 제1 도전막이 결정화되지 않는 온도로 증착 가능한 버퍼막을 형성하는 단계; 및상기 버퍼막의 상부에 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 버퍼막은 30Å 내지 50Å의 두께로 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 버퍼막은 슬롯 플라즈마 안테나(Slot Plasma Antena; SPA) 공정으로 형성하는 반도체 메모리 소자의 형성 방법.
- 제 3 항에 있어서,상기 슬롯 플라즈마 안테나(SPA) 공정은 3000W 내지 5000W의 마이크로파(microwave)를 사용하여 실시하는 반도체 메모리 소자의 형성 방법.
- 제 3 항에 있어서,상기 슬롯 플라즈마 안테나(SPA) 공정은 1Torr 내지 10Torr의 압력에서 Ar 가스 및 O2 가스 또는 O2 가스 및 H2 가스를 5:1 내지 15:1로 혼합하고, 상기 제1 도전막이 결정화되지 않는 온도인 300℃ 내지 500℃의 온도에서 실시하는 반도체 메모리 소자의 형성 방법.
- 제 1 항에 있어서, 상기 하드 마스크 패턴을 형성한 후,상기 하드 마스크 패턴에 따라 식각 공정을 실시하여 트렌치를 형성하는 단계;상기 트렌치 내에 소자 분리막을 형성하는 단계;상기 하드 마스크 패턴을 제거하는 단계;상기 소자 분리막의 높이를 조절하는 단계; 및상기 소자 분리막 및 상기 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 제1 도전막은 결정질 언도프트 실리콘막 및 비정질 도프트 실리콘막으로 형성하는 반도체 메모리 소자의 형성 방법.
- 제 7 항에 있어서,상기 결정질 언도프트 실리콘막은, 상기 터널 절연막 상에 비정질 언도프트 실리콘막을 형성하고, 열처리 공정을 실시하여 형성된 반도체 메모리 소자의 형성 방법.
- 제 8 항에 있어서,상기 비정질 언도프트 실리콘막은 500℃ 내지 600℃의 온도에서 1SLM 내지 3SLM의 SiH4 가스를 공급하며 0.5Torr 내지 5Torr의 압력을 가하여 형성하는 반도체 메모리 소자의 형성 방법.
- 제 8 항에 있어서,상기 열처리 공정은 급속 열처리 공정(RTP)으로 실시하는 반도체 메모리 소자의 형성 방법.
- 제 10 항에 있어서,상기 급속 열처리 공정(RTP)은 900℃ 내지 1000℃의 온도에서 10초 내지 60초 동안 실시하는 반도체 메모리 소자의 형성 방법.
- 제 7 항에 있어서,상기 비정질 도프트 실리콘막은 500℃ 내지 600℃의 온도에서 1SLM 내지 3SLM의 SiH4 가스 및 PH3 가스의 혼합 가스를 공급하며, 0.5Torr 내지 5Torr의 압력을 가하여 형성하는 반도체 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크 패턴은 질화막으로 300Å 내지 800Å의 두께로 형성하는 반도체 메모리 소자의 형성 방법.
- 제 13 항에 있어서,상기 질화막은 700℃ 내지 800℃의 온도, 0.1Torr 내지 1Torr의 압력에서 DCS(Dichlorosilane)와 NH3 가스를 1:1 내지 1:20으로 혼합하여 형성하는 반도체 메모리 소자의 형성 방법.
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| KR1020070064436A KR100827541B1 (ko) | 2007-06-28 | 2007-06-28 | 반도체 메모리 소자의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100827541B1 true KR100827541B1 (ko) | 2008-05-06 |
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ID=39649716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070064436A KR100827541B1 (ko) | 2007-06-28 | 2007-06-28 | 반도체 메모리 소자의 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR100827541B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101002477B1 (ko) * | 2008-07-08 | 2010-12-17 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056356A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 미세 패턴 형성 방법 |
| KR20030080320A (ko) * | 2002-04-08 | 2003-10-17 | 아남반도체 주식회사 | 비휘발성 메모리 셀의 플로팅 게이트 제조방법 |
| KR20030082770A (ko) * | 2002-04-18 | 2003-10-23 | 아남반도체 주식회사 | 비휘발성 메모리 셀의 플로팅 게이트 제조방법 |
| KR20040045110A (ko) * | 2002-11-22 | 2004-06-01 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조방법 |
| KR20070066418A (ko) * | 2005-12-22 | 2007-06-27 | 매그나칩 반도체 유한회사 | 이이피롬의 플로팅 게이트 제조방법 |
-
2007
- 2007-06-28 KR KR1020070064436A patent/KR100827541B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056356A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 미세 패턴 형성 방법 |
| KR20030080320A (ko) * | 2002-04-08 | 2003-10-17 | 아남반도체 주식회사 | 비휘발성 메모리 셀의 플로팅 게이트 제조방법 |
| KR20030082770A (ko) * | 2002-04-18 | 2003-10-23 | 아남반도체 주식회사 | 비휘발성 메모리 셀의 플로팅 게이트 제조방법 |
| KR20040045110A (ko) * | 2002-11-22 | 2004-06-01 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조방법 |
| KR20070066418A (ko) * | 2005-12-22 | 2007-06-27 | 매그나칩 반도체 유한회사 | 이이피롬의 플로팅 게이트 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101002477B1 (ko) * | 2008-07-08 | 2010-12-17 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조방법 |
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