KR20060076502A - 플래쉬 메모리 소자의 게이트 전극 패턴 형성방법 - Google Patents

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KR20060076502A
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Abstract

본 발명은 플래쉬 메모리소자의 게이트 전극 패턴 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 터널 산화막, 플로팅 게이트 전극용 도전막, 유전체막 및 콘트롤 게이트 전극용 도전막을 형성하고, 이를 패터닝하여 게이트 전극 패턴을 형성하면서 동시에 상기 터널 산화막의 소정두께가 상기 반도체 기판 상에 잔존하도록 하는 단계 및 상기 결과물 전면에 세정공정을 수행하여 잔존한 상기 터널 산화막의 소정 두께를 제거하는 단계를 포함한다.
터널 산화막

Description

플래쉬 메모리 소자의 게이트 전극 패턴 형성방법{Method of forming a gate electrode pattern in flash memory device}
도 1 내지 도 3은 본 발명에 따른 플래쉬 메모리 소자의 게이트 전극 패턴 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 G.P: 게이트 전극 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리 소자의 게이트 전극 패턴 형성방법에 관한 것이다.
반도체 소자의 제조방법에 있어서, 실리콘막과 같은 도전막, 산화막과 같은 절연막등을 형성한 후 패터닝하여 게이트 전극 패턴을 형성한다.
상기 게이트 전극 패턴 형성을 위한 식각 공정후 게이트 산화막에는 테일 (tail)이 발생하게 되는 데, 이는 게이트 산화막의 차지트랩(charge trap)을 증가시키게 되는 문제점이 있다.
따라서 게이트 전극 패턴 형성을 위한 식각 공정 후 게이트 산화막의 발생된 테일로 인해 게이트 산화막의 차지 트랩이 증가되는 것을 방지하여 소자의 사이클링 특성이 향상되도록 하는 기술들이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 게이트 전극 패턴 형성공정 후 게이트 산화막의 발생된 테일로 인해 게이트 산화막의 차지 트랩(charge trap)이 증가되는 것을 방지하여 소자의 사이클링 특성이 향상되도록 하는 플래쉬 메모리 소자의 게이트 전극 패턴 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 터널 산화막, 플로팅 게이트 전극용 도전막, 유전체막 및 콘트롤 게이트 전극용 도전막을 형성하고, 이를 패터닝하여 게이트 전극 패턴을 형성하면서 동시에 상기 터널 산화막의 소정두께가 상기 반도체 기판 상에 잔존하도록 하는 단계 및 상기 결과물 전면에 세정공정을 수행하여 잔존한 상기 터널 산화막의 소정 두께를 제거하는 단계를 포함한다.
상기 세정 공정은 HF 또는 BOE를 사용하여 20~ 30초의 시간동안 수행하여, 상기 터널 산화막의 소정두께를 제거하는 것이 바람직하다.
상기 세정 공정은 상기 터널 산화막이 50Å 정도 잔존할 수 있도록 하는 것이 바람직하다.
상기 세정공정을 수행하기 전에, 상기 공정시 발생된 잔류물을 제거하는 폴리머 제거공정을 수행하는 단계가 더 포함되도록 하는 것이 바람직하다.
상기 폴리머 제거공정은 HF 또는 BOE를 사용하여 2~ 3초의 시간동안 수행하는 것이 바람직하다.
상기 세정공정은 HF 또는 BOE를 사용하여 20~ 40초의 시간동안 수행하는 것이 바람직하다.
상기 세정공정은 상기 공정시 발생된 잔류물을 제거하는 폴리머 제거하면서 동시에 상기 터널 산화막의 소정두께를 제거하는 공정인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명에 따른 플래시 메모리 소자의 게이트 전극 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(10)에 터널 산화막(12) 및 플로팅게이트전극용 제1 폴리 실리콘막(14)을 순차적으로 형성한다.
이때, 상기 반도체 기판(10)은 PMOS영역 및 NMOS영역으로 구분정의 되어있고, 이온주입공정을 통해 PMOS영역의 웰영역(미도시)및 문턱전압 조절용 이온이 주입된 영역(미도시), NMOS영역의 웰영역(미도시)및 문턱전압 조절용 이온이 주입된 영역(미도시)을 각각 형성한다.
상기 터널 산화막(12)은 750~ 800℃ 정도의 온도에서 습식산화를 진행한 후 900~ 910℃ 정도의 온도범위와 N2의 기체분위기에서 20~ 30분 동안 열처리하여 형성할 수 있다.
상기 플로팅게이트전극용 제1 폴리 실리콘막(14)은 SiH4 또는 SiH6와 같은 Si 소스 가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 480~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력으로 형성할 수 있다.
상기 제1 폴리 실리콘막(14) 상부에 패드질화막(미도시)을 형성한 후 포토레지스트패턴(미도시)을 형성하여 이를 식각마스크로 패드 질화막(미도시), 제1 폴리실리콘막(14), 터널산화막(12), 반도체기판(10)의 소정 깊이를 식각하여 소자분리 영역을 정의하는 트렌치(미도시)를 형성한다. 상기 트렌치(미도시) 내부에 갭필(gap fill)특성이 우수한 HDP(High Density plasma)산화막이 채워지도록 증착한 후 상기 패드 질화막(미도시)이 노출될 때까지 화학적 기계적 연마(chemical mechanical polishing: CMP)공정 등의 평탄화공정을 수행하여 소자분리막(미도시)을 형성한다. 상기 패드 질화막(미도시)을 식각 공정을 통해 제거한다.
이어서 상기 결과물 상부에 플로팅게이트전극용 제2 폴리 실리콘막(16) 및 유전체막(18), 콘트롤 게이트전극용 제3 폴리 실리콘막(20) 및 금속실리사이드막(22)을 순차적으로 형성한다.
상기 제2 폴리 실리콘막(16)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3 가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 480~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 형성한 후, SiH4가스를 500~ 1500sccm 정도 흘리면서 PH3 소스가스를 100~ 200sccm 정도를 넣어줌으로써 형성할 수 있다.
상기 유전체막(18)은 ONO 구조 즉, 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 이 때의 제1 산화막 및 제2 산화막은 600~ 700℃ 정도의 온도, 1~ 3torr 정도의 압력 및 810~ 850℃ 정도의 온도에서 LP- CVD법으로 35~ 60Å 정도의 두께로 형성하고, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막 중 어느 하나로 형성할 수 있다. 상기 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성할 수 있다.
상기 콘트롤 게이트 전극용 제3 폴리 실리콘막(20)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 LP- CVD법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 700~ 1500Å 정도의 두께로 형성할 수 있다.
상기 금속실리사이드막(22)은 텅스텐 실리사이드막으로 형성하고, SiH4(monosilane : MS) 또는 SiH2Cl2(DichloroSilane: DCS)와 WF6 의 반응에 의해 1000~ 1200Å정도의 두께로 형성하고, 막질의 면저항을 최소화하도록 화학양론적비 2.0 내지 2.8 정도로 조절한다.
도 2를 참조하면, 상기 결과물 상에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 식각공정을 수행하여 게이트전극 패턴(G.P)을 형성한다.
이때, 상기 게이트 전극 패턴 형성 공정시 터널 산화막의 소정 두께가 식각되지 않고 테일(tail)이 형성되어 있는 데, 이는 후속 세정공정을 통해 제거된다.
도 3을 참조하면, 상기 게이트 전극 패턴(G.P)을 정의하기 위해 형성된 포토레지스트 패턴(미도시)을 제거하는 공정을 수행하고, 상기 제거공정이 완료된 후 세정 공정을 수행한다.
상기 세정공정은 폴리머 제거를 위한 세정공정과, 터널 산화막 테일을 제거하기 위한 세정공정으로 나뉜다.
이때, 상기 폴리머 제거용 세정공정은 상기 포토레지스트 패턴 제거 공정시 발생된 폴리머와 상기 게이트 전극 패턴 형성 공정시 발생된 폴리머 등을 제거하는 공정으로, HF, BOE등을 사용하고, 상기 세정 공정이 수행되는 공정시간은 50:1 (DI: HF)기준으로 2~ 3초 정도의 시간이다.
또한, 터널 산화막의 테일 제거용 세정공정은 상기 게이트 전극 패턴 형성 공정시 터널 산화막의 소정 두께가 식각되지 않고 테일(tail)이 형성되어 있는 데, 이를 제거하기 위한 세정공정으로, HF, BOE등을 사용하고, 상기 세정 공정이 수행되는 공정시간은 50:1(DI:HF)기준으로 20~ 30초 정도의 시간이다.
상기 터널 산화막의 테일 제거용 세정공정의 세정 타겟은 게이트 전극 패턴에 형성된 ONO막의 언더컷(undercut)을 최소화하도록 터널 산화막의 50Å 정도 잔존할 수 있도록 한다.
한편, 상기 폴리머 제거용 세정공정과 터널 산화막의 테일 제거용 세정공정은 동일한 에천트인 HF, BOE를 사용하기 때문에, 상기 폴리머 제거용 세정공정의 시간을 연장하여 터널 산화막의 테일 제거용 세정공정을 수행할 수도 있는 데, 상기 세정 공정이 수행되는 공정시간은 50: 1(HF) 20~ 40초 정도의 시간이다.
본 발명에 의하면, 상기 게이트 전극 패턴 형성공정 후 터널 산화막의 테일 제거용 세정공정을 수행함으로써, 터널 산화막의 차지 트랩(charge trap)이 감소된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 게이트 전극 패턴 형성 공정 후 터널 산화막의 테일 제거용 세정공정을 수행함으로써, 터널 산화막의 차지 트랩(charge trap)이 감소되어 소자의 사이클링 특성을 향상시키게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (7)

  1. 반도체 기판 상에 터널 산화막, 플로팅 게이트 전극용 도전막, 유전체막 및 콘트롤 게이트 전극용 도전막을 형성하고, 이를 패터닝하여 게이트 전극 패턴을 형성하면서 동시에 상기 터널 산화막의 소정두께가 상기 반도체 기판 상에 잔존하도록 하는 단계; 및
    상기 결과물 전면에 세정공정을 수행하여 잔존한 상기 터널 산화막의 소정 두께를 제거하는 단계를 포함하는 플래쉬 메모리소자의 게이트 전극 패턴 형성방법.
  2. 제1 항에 있어서, 상기 세정 공정은
    HF 또는 BOE를 사용하여 20~ 30초의 시간동안 수행하여, 상기 터널 산화막의 소정두께를 제거하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 패턴 형성방법.
  3. 제2 항에 있어서, 상기 세정 공정은
    상기 터널 산화막이 50Å 정도 잔존할 수 있도록 하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 패턴 형성방법.
  4. 제1 항에 있어서, 상기 세정공정을 수행하기 전에,
    상기 공정시 발생된 잔류물을 제거하는 폴리머 제거공정을 수행하는 단계가 더 포함되도록 하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 패턴 형성방법.
  5. 제4 항에 있어서, 상기 폴리머 제거공정은
    HF 또는 BOE를 사용하여 2~ 3초의 시간동안 수행하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 패턴 형성방법.
  6. 제1 항에 있어서, 상기 세정공정은
    HF 또는 BOE를 사용하여 20~ 40초의 시간동안 수행하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 패턴 형성방법.
  7. 제6 항에 있어서, 상기 세정공정은
    상기 공정시 발생된 잔류물을 제거하는 폴리머 제거하면서 동시에 상기 터널 산화막의 소정두께를 제거하는 공정인 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 패턴 형성방법.
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* Cited by examiner, † Cited by third party
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KR100783792B1 (ko) * 2006-11-09 2007-12-07 주식회사 쎄이미지 스미어를 최소화하기 위한 이미지센서 제조방법.
KR100816727B1 (ko) * 2006-09-20 2008-03-27 주식회사 하이닉스반도체 플래시 메모리 소자 제조방법

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