KR100642452B1 - 플래시 메모리 소자의 메모리 셀 및 그 제조방법 - Google Patents

플래시 메모리 소자의 메모리 셀 및 그 제조방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 메모리 셀 및 그 제조방법에 관한 것으로, 수평방향으로 신장된 제1 도전층과, 상기 제1 도전층의 중앙부와 접속되고, 상기 제1 도전층의 중앙부로부터 수직방향으로 신장된 제2 도전층으로 이루어진 플로팅 게이트를 형성한다. 따라서, 본 발명에서는 인접한 플로팅 게이트 간의 간섭을 최소화하고, 게이트 전극의 커플링 비(coupling ratio)를 극대화할 수 있다.
플래시 메모리 소자, 플로팅 게이트

Description

플래시 메모리 소자의 메모리 셀 및 그 제조방법{MEMORY CELL OF FLASH MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 메모리 셀의 단면도이다.
도 2 내지 도 8은 도 1에 도시된 플래시 메모리 소자의 메모리 셀의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 소자 분리막
12 : 게이트 유전막 13 : 제1 도전층
14 : 완충 산화막 15 : 절연막
16 : 희생 절연막 17 : 컨택홀
18 : 스페이서 19 : 제2 도전층
20 : 플로팅 게이트 21 : 유전체막
22 : 컨트롤 게이트
본 발명은 플래시 메모리 소자의 메모리 셀 및 그 제조방법으로, 특히 인접한 게이트 간의 간섭효과를 최소화하면서 컨트롤 게이트와 플로팅 게이트 간의 커플링비(coupling ratio)를 증가시킬 수 있는 플래시 메모리 소자의 메모리 셀 및 그 제조방법에 관한 것이다.
최근, 플래시 메모리 셀(flash memory cell)의 고집적화에 따라 수평방향의 정전용량은 반비례하여 증가하고 있다. 반면, 플로팅 게이트를 둘러싸고 있는 절연물질들, 예컨대 터널 산화막, 유전체막 등은 신뢰성 확보를 위하여 그 두께를 증가시키지 못하게 되고, 고집적화의 요구에 따라 그 면적은 감소하게 되어 수직방향의 정전용량은 급속하게 감소하고 있다. 이는 수평방향의 정전용량 비중이 기술의 진보에 따라 지수함수적으로 증가하게 되고, 주변 셀에 의한 간섭효과가 커짐을 의미한다. 이러한 간섭효과의 증가로 플래시 메모리 셀의 소형화는 한계에 부닥칠 수 밖에 없게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 인접한 게이트 간의 간섭효과를 최소화하면서 컨트롤 게이트와 플로팅 게이트 간의 커플링비(coupling ratio)를 증가시킬 수 있는 플래시 메모리 소자의 메모리 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 형성된 게이트 유전막과, 상기 게이트 유전막 상에 수평방향으로 형성된 제1 도전 층과, 상기 제1 도전층과 접속되고, 상기 제1 도전층의 중앙부에서 수직방향으로 신장된 제2 도전층으로 이루어진 플로팅 게이트와, 상기 플로팅 게이트를 덮도록 형성된 유전체막과, 상기 유전체막 상부에 형성된 컨트롤 게이트와, 상기 컨트롤 게이트의 양측으로 노출되는 상기 반도체 기판에 형성된 소오소/드레인 영역을 포함하는 플래시 메모리 소자의 메모리 셀이 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 반도체 기판에 게이트 유전막을 형성하는 단계와, 상기 게이트 유전막 상의 일부에 제1 도전층을 형성하는 단계와, 상기 제1 도전층을 포함하는 전체 구조 상부에 완충 산화막을 증착하는 단계와, 상기 완충 산화막 상에 절연막을 증착하는 단계와, 상기 절연막 상에 희생 절연막을 증착하는 단계와, 상기 희생 절연막, 상기 절연막 및 상기 완충 산화막을 식각하여 상기 제1 도전층의 상부 중 일부를 노출시키는 컨택홀을 형성하는 단계와, 상기 컨택홀의 내측벽에 스페이서를 형성하는 단계와, 상기 컨택홀이 매립되고, 상기 제1 도전층과 접속되는 제2 도전층을 형성하는 단계와, 상기 희생 절연막, 상기 스페이서, 상기 절연막 및 상기 완충 산화막을 제거하여 상기 제1 도전층과 상기 제2 도전층으로 이루어진 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트를 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 메모리 셀 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 설명되는 동일한 참조번호는 동일한 기능을 수행하는 동일 요소이다.
도 1은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 메모리 셀을 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 메모리 셀은 반도체 기판(10) 상에 형성된 게이트 유전막(또는, 터널 산화막)(12)과, 이 게이트 유전막(12) 상에 '⊥' 자 형태를 갖도록 형성된 플로팅 게이트(20)와, 이 플로팅 게이트(20)를 덮도록 형성된 유전체막(21)과, 이 유전체막(21) 상에 형성된 컨트롤 게이트(22)를 포함한다.
플로팅 게이트(20)는 워드라인 방향(이하, '수평방향'이라 함)으로 신장된 제1 도전층(13)과, 이 제1 도전층(13)의 중앙부에서 비트라인 방향(이하, '수직방향'이라 함)으로 신장된 제2 도전층(19)을 포함한다. 제1 도전층(13)은 인접한 플로팅 게이트(미도시)와의 간섭을 최소화하기 위하여 그 두께를 최소화한다. 그리고, 제2 도전층(13)은 상기한 이유에 의해 두께가 최소화된 제1 도전층(13)에 의해 감소되는 커플링 비(coupling ratio)를 보상하기 위하여 제1 도전층(13)과 접속되고, 제1 도전층(13)의 중앙부에서 수직방향으로 신장되도록 형성된다. 이를 통해, 컨트롤 게이트(22)와 플로팅 게이트(20) 간의 접촉면적을 최대화시키는 것이 가능하여 전체적인 게이트 전극의 커플링 비를 증가시킬 수 있다.
이하에서는, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 메모리 셀의 제조방법을 도 2 내지 도 8을 참조하여 구체적으로 설명하기로 한다.
도 2를 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H 2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
그런 다음, 웰(well) 형성용 이온주입공정과 문턱전압 조절용 이온주입공정이 실시된다. 상기 이온주입공정들을 실시하기 전에 반도체 기판(10) 상에는 스크린 산화막(screen oxide; 미도시)이 증착되고, 이 스크린 산화막을 이용하여 이온주입공정을 실시한다. 이로써, 반도체 기판(10)에는 웰 영역(미도시)이 형성된다. 여기서, 웰 영역은 트리플(triple) 구조로 형성될 수 있다. 이후, 스크린 산화막은 제거되거나, 그대로 잔류될 수도 있다.
그런 다음, STI(Shallow Trench Isolation) 공정을 실시하여 반도체 기판(10)에 소자 분리막(11)을 형성한다. 예컨대, 소자 분리막(11)은 하기와 같은 방법으로 진행된다. 우선, 반도체 기판(10) 상에 패드 산화막(미도시), 패드 질화막(미도시)을 순차적으로 증착한 후 트렌치(trench) 식각공정을 실시하여 트렌치(미도시)를 형성한다. 그런 다음, 트렌치가 매립되도록 HDP(High Density Plasma) 산화막을 증착한 후 패드 질화막과 패드 산화막을 제거하여 소자 분리막을 형성하는 과 정으로 이루어진다.
그런 다음, 반도체 기판(10) 상에는 게이트 유전막(12)이 형성된다. 게이트 유전막(12)은 습식산화공정으로 750℃ 내지 800℃의 온도범위 내에서 실시할 수 있다.
그런 다음, 반도체 기판(10) 계면과의 결함밀도를 최소화시키기 위한 일환으로 반도체 기판(10) 상에 형성된 게이트 유전막(12)에 대하여 900℃ 내지 910℃의 온도범위 내에서 N2 가스를 이용한 어닐공정을 20분 내지 30분 동안 실시할 수도 있다.
그런 다음, 게이트 유전막(12) 상에 제1 도전층(13)를 증착한다. 여기서, 제1 도전층(13)은 폴리 실리콘막으로 가능한 얇게 형성할 수 있다. 바람직하게는 100Å 내지 300Å의 두께로 형성한다. 이는, 인접한 플로팅 게이트와의 간섭을 최소화하기 위함이다. 예컨대, 폴리 실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4(언도프트(undoped) 폴리 실리콘막) 또는 Si2H6와 PH3 가스(도프트(doped) 폴리 실리콘막)를 이용하여 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 증착할 수 있다.
그런 다음, 포토리소그래피(photolithography) 공정을 이용한 식각공정을 실시하여 제1 도전층(13)를 식각한다. 이는, 제1 도전층(13)의 면적을 감소시키기 위함인데, 소자 분리막(11) 상에서 구현할 수 있는 범위 내에서 최대한 작게 형성되도록 제1 도전층(13)을 식각한다.
도 3을 참조하면, 제1 도전층(13)을 포함하는 전체 구조 상부에 완충 산화막(buffer oxide, 14)을 증착한다. 여기서, 완충 산화막(14)은 후속 공정으로부터 제1 도전층(13)을 보호하는 기능을 수행한다.
그런 다음, 완충 산화막(14) 상에 절연막(15)을 증착한다. 이때, 절연막(15)은 산화막과의 식각 선택비가 높은 질화막으로 형성하는 것이 바람직하다. 여기서, 절연막(15)은 후속 식각공정(도 7 참조)에 의한 희생 절연막(도 4의 '16'참조) 제거공정시 식각 정지층으로 기능한다.
도 4를 참조하면, 절연막(15)이 형성된 전체 구조 상부에 희생 절연막(16)을 증착한다. 이때, 희생 절연막(16)은 비교적 두껍게 형성하는 것이 바람직한데, 게이트 전극의 커플링 비를 향상시키기 위하여 컨트롤 게이트(도 8의 '22'참조)와 플로팅 게이트(20)의 접촉 면적을 고려하여 증착한다. 여기서, 희생 절연막(16)은 HDP 산화막, BPSG(Boron Phosphorus Silicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, SOG(Spin On Glass)막 및 PE-TEOS(Plasma Enhanced TEOS)막 중 어느 하나의 막으로 형성하거나, 이 들이 적층된 구조로 형성할 수도 있다.
그런 다음, 포토리소그래피 공정을 이용한 식각공정을 실시하여 희생 절연막(16)을 식각한다. 이때, 식각공정은 건식식각 방식으로 진행하고, 산화막 간의 식각 선택비가 높은 식각가스를 이용한다. 그리고, 절연막(15)은 식각 정지층으로 기능한다. 이로써, 절연막(15)의 상부가 노출된다.
그런 다음, 노출되는 절연막(15)과 완충 산화막(14)을 순차적으로 식각하여 제1 도전층(13)의 중앙부의 상부가 노출되는 컨택홀(contact hole, 17)이 형성된다.
도 5를 참조하면, 컨택홀(17)을 포함하는 전체 구조 상부의 단차를 따라 산화막(미도시)을 증착한다.
그런 다음, 건식식각방식으로 식각공정을 실시하거나, 에치백(etch back) 공정을 실시하여 상기 산화막을 식각한다. 이로써, 컨택홀(17)의 내측벽에 스페이서(spacer, 18)가 형성된다. 이때, 스페이서(18)의 두께는 컨택홀(17)의 폭이 1/2로 감소되는 범위 내로 한다. 여기서, 스페이서(18)는 제2 도전층(도 6의 '19'참조)의 폭을 조절하는 기능을 수행한다. 즉, 도 4에서 형성된 컨택홀(17)의 폭을 미세 패턴(pattern)하는 것은 식각 장비(즉, 마스크 패턴 장비)의 한계에 의해 어려운 실정이다. 이에 따라, 본 발명의 바람직한 실시예에서는 컨택홀(17)의 내측벽에 스페이서(18)를 형성함으로써 식각 장비의 한계에 의한 미세 패턴 마진(margin)을 보상할 수 있다.
도 6을 참조하면, 컨택홀(도 4의 '17'참조)을 통해 노출되는 제1 도전층(13) 상부에 형성된 자연 산화막(미도시)을 제거하기 위하여 세정공정을 실시한다. 이때, 세정공정은 DHF 용액 또는 BOE 용액을 사용한다. 이처럼, 자연 산화막을 제거함으로써, 제1 도전층(13)과 제2 도전층(도 7의 '19'참조) 간의 접촉력을 개선시킬 수 있다.
그런 다음, 컨택홀(17)이 매립되도록 전체 구조 상부에 도전물질을 증착한 후 평탄화 공정을 실시하여 제2 도전층(19)을 형성한다. 이로써, 제1 도전층(13)과 제2 도전층(19)으로 이루어진 플로팅 게이트(20)가 형성된다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정 또는 에치백 공정으로 실시한다. 한편, 제2 도전층(19)은 제1 도전층(13)과 동일한 물질로 형성한다.
도 7을 참조하면, 절연막(15)을 식각 정지층으로 이용한 식각공정을 실시하여 희생 절연막(도 6의 '16'참조)과 스페이서(도 6의 '18'참조)를 제거한다. 이로써, 제2 도전층(19)이 노출된다.
도 8을 참조하면, 식각공정 및/또는 세정공정을 실시하여 절연막(도 7의 '15'참조)과 완충 산화막(도 7의 '14'참조)을 순차적으로 제거한다.
그런 다음, 플로팅 게이트(20)를 포함하는 전체 구조 상부의 단차를 따라 유전체막(21)을 증착한다. 이때, 유전체막(21)은 산화막/질화막/산화막(Oxide/Nitride/Oxide, ONO) 또는 산화막/질화막/산화막/질화막(ONON)으로 형성할 수 있다. 예컨대, ONO 구조의 경우 최하층인 산화막(미도시)은 DCS-HTO(DiChloroSilane(SiH2Cl2-High Temperature Oxide)막으로 800℃ 내지 850℃의 온도범위에서 30Å 내지 100Å의 두께로 형성한다. 그리고, 중간층인 질화막(미도시)은 질화막으로 600℃ 내지 700℃의 온도범위에서 30Å 내지 100Å의 두께로 형성한다. 마지막으로, 최상층인 산화막(미도시)은 DCS-HTO으로 800℃ 내지 850℃의 온도범위에서 30Å 내지 150Å의 두께로 형성한다.
그런 다음, 유전체막(21) 상에 컨트롤 게이트용 폴리 실리콘막을 증착한다. 여기서, 폴리 실리콘층은 불순물이 도핑된 도프트 폴리 실리콘막을 이용하여 400℃ 내지 550℃의 온도범위에서 증착한다.
이후에 진행되는 제조공정부터는 설명의 편의를 위해 각 공정에 대한 도면을 도시하지 않고 간략하게 설명하기로 한다.
폴리 실리콘막(22) 상에는 순차적으로 텅스텐 실리사이드층(Wsix, 미도시)(또는, 텅스텐층) 및 하드 마스크층(hard mask, 미도시)이 형성될 수 있다. 그리고, 하드 마스크층 상부에는 반사 방지막(미도시)이 형성될 수 있다. 텅스텐 실리사이드층은 400℃ 내지 500℃의 온도범위에서 500 내지 2000Å의 두께로 증착된다. 하드 마스크층은 PE-TEOS(Plasma Enhanced-Tetra Ethyle Ortho Silicate, Si(OC2H5) 4)로 800Å 내지 2000Å 두께로 증착된다. 반사 방지막은 산화 질화막으로 300Å 내지 1500Å의 두께로 증착된다.
그런 다음, 포토리소그래피 공정을 이용한 식각공정을 실시하여 컨트롤 게이트(22)를 정의한다. 이로써, 게이트 유전막(12), 플로팅 게이트(20), 유전체막(21) 및 컨트롤 게이트(22)를 포함하는 게이트 전극이 형성된다.
그런 다음, 소오스/드레인 이온 주입 공정을 실시하여 게이트 전극의 양측으로 노출되는 액티브 영역에 소오스 및 드레인 영역(미도시)을 형성한다. 여기서, 소오스/드레인 이온 주입 공정은 인(P)을 이용하여 인(Phosphorus, P)을 이용하여 2.0E12 내지 8.0E14의 도즈로 5KeV 내지 30KeV의 이온 주입 에너지에서 형성될 수 있다. 이때, 틸트는 0°내지 45°로 설정하고, 트위스트는 0°내지 270°로 설정한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 수평방향으로 신장된 제1 도전층과, 상기 제1 도전층의 중앙부와 접속되고, 상기 제1 도전층의 중앙부로부터 수직방향으로 신장된 제2 도전층으로 이루어진 플로팅 게이트를 형성함으로써, 인접한 플로팅 게이트 간의 간섭을 최소화하고, 게이트 전극의 커플링 비를 극대화할 수 있다.

Claims (5)

  1. 반도체 기판 상에 형성된 게이트 유전막;
    상기 게이트 유전막 상에 수평방향으로 형성된 제1 도전층과, 상기 제1 도전층과 접속되고, 상기 제1 도전층의 중앙부에서 수직방향으로 신장된 제2 도전층으로 이루어진 플로팅 게이트;
    상기 플로팅 게이트를 덮도록 형성된 유전체막;
    상기 유전체막 상부에 형성된 컨트롤 게이트; 및
    상기 컨트롤 게이트의 양측으로 노출되는 상기 반도체 기판에 형성된 소오소/드레인 영역을 포함하는 플래시 메모리 소자의 메모리 셀.
  2. (a) 반도체 기판에 게이트 유전막을 형성하는 단계;
    (b) 상기 게이트 유전막 상의 일부에 제1 도전층을 형성하는 단계;
    (c) 상기 제1 도전층을 포함하는 전체 구조 상부에 완충 산화막을 증착하는 단계;
    (d) 상기 완충 산화막 상에 절연막을 증착하는 단계;
    (e) 상기 절연막 상에 희생 절연막을 증착하는 단계;
    (f) 상기 희생 절연막, 상기 절연막 및 상기 완충 산화막을 식각하여 상기 제1 도전층의 상부 중 일부를 노출시키는 컨택홀을 형성하는 단계;
    (g) 상기 컨택홀의 내측벽에 스페이서를 형성하는 단계;
    (h) 상기 컨택홀이 매립되고, 상기 제1 도전층과 접속되는 제2 도전층을 형성하는 단계;
    (i) 상기 희생 절연막, 상기 스페이서, 상기 절연막 및 상기 완충 산화막을 제거하여 상기 제1 도전층과 상기 제2 도전층으로 이루어진 플로팅 게이트를 형성하는 단계;
    (j) 상기 플로팅 게이트를 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계; 및
    (k) 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 메모리 셀 제조방법.
  3. 제 2 항에 있어서,
    상기 절연막은 질화막인 플래시 메모리 소자의 메모리 셀 제조방법.
  4. 제 2 항에 있어서,
    상기 스페이서는 그 두께가 상기 컨택홀의 폭을 1/2로 감소시키는 범위 내에서 형성되는 플래시 메모리 소자의 메모리 셀 제조방법.
  5. 제 2 항에 있어서,
    상기 제2 도전층의 높이는 상기 희생 절연막의 두께에 의해 제어되는 플래시 메모리 소자의 메모리 셀 제조방법.
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