JP4209181B2 - フラッシュメモリセルの自己整列フローティングゲート形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、フラッシュメモリセルの自己整列フローティングゲート形成方法に関し、特に、フラッシュメモリセルの自己整列フローティングゲート(Self aligned floating gate)形成時のモウト(Moat)発生を防止することが可能なトレンチ絶縁膜形成方法に関する。
【0002】
【従来の技術】
一般に、フラッシュメモリセル(Flash memory cell)は素子分離工程としてSTI(Shallow Trench Isolation)工程を用いて実現しているが、マスクパターニング(Mask patterning)を用いたフローティングゲートの独立化(Isolation)工程時にマスク微小寸法(Critical Dimension;CD)の変化(Variation)によってウェーハ均一性(Wafer uniformity)が非常に不良であって均一なフローティングゲートの実現が容易でなく、カップリング比(Coupling ration)の変化によってメモリセルのプログラム及び消去フェールなどの問題が発生している。さらに、高集積化される設計特性上、0.13μm以下の小さいスペース具現時にマスク工程が一層難しくなって均一なフローティングゲートの実現が重要な要素として作用するフラッシュメモリセル製造工程が一層さらに難しくなっている。
【0003】
このような理由でフローティングゲートが均一に形成されない場合、カップリング比の差異が激しくなってメモリセルのプログラム及び消去時に過消去(Over erase)などの問題が発生することにより、素子特性に悪い影響を及ぼしている。また、マスク工程の増加により製品の収率低下及びコスト上昇の原因になっている。そして、STI及びDTI(Deep Trench Isolation)或いはNS−LOCOS(Nitride-Spacer Local Oxidation of Silicon)工程時に共に発生するモウト(Moat)によって素子の不良化などが発生しているため、高集積化されるフラッシュ素子においてモウトの発生していないセルを確保してカップリング比を高めることが最も重要な問題として台頭している。
【0004】
【発明が解決しようとする課題】
従って、本発明は、かかる問題を解決するために創案されたもので、その目的は、トレンチ絶縁膜上にキャッピング層を形成した後、エッチング工程を行ってトレンチ絶縁膜を所望の寸法(dimension)だけエッチングすることにより、トレンチ絶縁膜にモウトが発生することを防止し且つ後続の工程によって形成されるフローティングゲートのスペーシングを最小化することが可能なフラッシュメモリセルの自己整列フローティングゲート形成方法を提供することにある。
【0005】
また、本発明の他の目的は、トレンチ絶縁膜上にキャッピング層を形成してトレンチ絶縁膜の高さを高めることにより、後続の工程によって形成されるフローティングゲートとコントロールゲート間のカップリング比を改善することが可能なフラッシュメモリセルの自己整列フローティングゲート形成方法を提供することにある。
【0006】
【課題を解決するための手段】
上記目的を達成するための本発明に係るフラッシュメモリセルの自己整列フローティングゲート形成方法は、半導体基板にトレンチを形成する段階と、前記トレンチを埋め込むように、所定の突出部を有するトレンチ絶縁膜を形成する段階と、全体構造上にキャッピング層を形成する段階と、前記キャッピング層を除去すると共に、前記トレンチ絶縁膜の突出部が所定の幅を有するようにエッチング工程を行う段階と、全体構造上に前記トレンチ絶縁膜の突出部を境界として孤立するフローティングゲートを形成する段階とを含んでなることを特徴とする。
【0007】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【0008】
図1乃至図5は本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【0009】
図1aを参照すると、前処理洗浄工程によって洗浄された半導体基板10上にパッド酸化膜12及びパッド窒化膜14が順次形成される。この際、前処理洗浄工程はDHF(Diluted HF;50:1の比率でH2Oによって希釈されたHF溶液)またはBOE(Buffer Oxide Etchant;HFとNH4Fが100:1または300:1で混合された溶液)を用いて実施する。
【0010】
また、パッド酸化膜12は前記半導体基板10の上部表面の結晶欠陥または表面処理のために所定の温度で乾式または湿式酸化方式を行うことにより形成される。パッド窒化膜14は、後続の工程によって形成されるトレンチ絶縁膜の高さを最大限増加させるためにLP−CVD(Low Pressure Chemical Vapor Deposition)方式で蒸着工程を行うことにより、少なくとも3000Åの厚さに形成される。
【0011】
図1bを参照すると、全体構造上にアイソレーションISOマスクを用いたSTI工程を行ってパッド窒化膜14、パッド酸化膜12を含んだ半導体基板10の所定の部位をエッチングすることにより、半導体基板10の所定の部位が露出するようにトレンチ16が形成される。ここで、半導体基板10はトレンチ16によって活性領域と非活性領域(即ち、トレンチが形成された領域)に分離される。この際、トレンチ16の内部傾斜面は所定の傾斜角αを有し、パッド窒化膜14はほぼ垂直な断面形状(プロファイル)を有する。
【0012】
図1cを参照すると、ウォール(Wall)犠牲(SACrificial;SAC)酸化工程を乾式酸化方式で行ってトレンチ16の内部面に位置したシリコンを成長させることにより、トレンチ16の内部面に犠牲酸化膜18が形成される。一方、ウォール犠牲(SAC)酸化工程の前に、トレンチ16の内部面の自然酸化膜を除去するためにDHFまたはBOEを用いて前処理洗浄工程が行われる。
【0013】
図2aを参照すると、犠牲酸化膜18の蒸着ターゲットと同一の厚さを有するエッチングターゲットで洗浄工程を行って犠牲酸化膜18を除去した後、トレンチ16の底面がラウンドとなるようにウォール酸化工程を行うことにより、トレンチ16の内部面にウォール酸化膜20が形成される。
【0014】
図2bを参照すると、全体構造上にDCS(SiH2Cl2)を基本とするHTO(High Temperature Oxide)を薄く蒸着した後、高温で緻密化工程を行うことにより、ライナー酸化膜22が形成される。この際、緻密化工程はライナー酸化膜22の組織を緻密にしてエッチング抵抗性を高め、STI工程時のモウト形成を抑制し且つ漏洩電流を防止するために、少なくとも1000℃以上の高温で行われる。
【0015】
図3aを参照すると、全体構造上にトレンチ絶縁膜用HDP酸化膜を形成した後、平坦化工程CMPを行うことにより、トレンチ16を埋め込むようにトレンチ絶縁膜24が形成される。この際、トレンチ絶縁膜用HDP酸化膜はトレンチ16の内部にボイド(Void)が発生しないようにするため、ギャップフィリング(Gap
filling)工程によって形成される。
【0016】
また、平坦化工程CMPはパッド窒化膜14をエッチングバリア層(Etch stopper)として用いてパッド窒化膜14が露出するまで行われる。次に。パッド窒化膜14の上部面に残存できるトレンチ絶縁膜24を除去するために、HFまたはBOEを用いた洗浄工程を行うことにより、トレンチ絶縁膜24はパッド窒化膜14より所定の厚さだけオーバーエッチ(Over etch)される。
【0017】
図3bを参照すると、パッド酸化膜12をエッチングバリア層として用いたエッチング工程を行ってパッド酸膜12が露出するまでトレンチ絶縁膜24を除いたパッド窒化膜14をエッチングすることにより、上部が突出部構造を有するトレンチ絶縁膜24が形成される。この際、突出部を有するトレンチ絶縁膜24の上部の大きさは素子の集積度によって異なる可能性もあるが、一般に0.18μmテクノロジではパッド酸化膜12を基準として高さH1が800〜2000Å程度であり、幅W1が1800〜2100Å程度である。
【0018】
図4aを参照すると、全体構造上にキャッピング層用HDP酸化膜を用いた蒸着工程を行うことにより、キャッピング層26が形成される。この際、キャッピング層26はパッド酸化膜12及びトレンチ絶縁膜24の突出部の上部に形成される部位「A」の厚さとトレンチ絶縁膜24の突出部の外側壁上に形成される部位「B」の厚さ間の蒸着厚さ比(A:B)が3:1乃至10:1となるように形成される。ここで、キャッピング層26は部位「A」の厚さを基準として300〜800Åの厚さに形成される。
【0019】
また、キャッピング層26は部位「C」のエッチングを最小化するために、ほぼ垂直な形状に形成することが重要であるが、これはキャッピング層26の蒸着工程時に部位「C」がオーバーエッチングされると、後続の第1ポリシリコン層の平坦化工程に多くの難しさが発生し、ACバイアスパワーによってトレンチ絶縁膜24の所定の部位がエッチングされて活性領域上に再蒸着(Re-deposition)される現象が発生する。従って、キャッピング層26の蒸着工程時にACバイアスパワーを最小化し、或いはACバイアスパワーを印加しないことが望ましい。
【0020】
上述したようにキャッピング層26の部位「A」を部位「B」より数倍厚く形成する理由は、後続のトレンチ絶縁膜24をエッチングするためのエッチング工程時にトレンチ絶縁膜24の突出部の幅W1の減少に比べて高さH1の減少を最小化するためである。これは、トレンチ絶縁膜24の突出部をエッチングするためのエッチング工程時にモウトが発生する部位(即ち、パッド酸化膜とトレンチ絶縁膜との境界面)とトレンチ絶縁膜24の突出部の上部のエッチング率を最小化してモウトの発生を最大限抑制すると同時に、トレンチ絶縁膜24の突出部の上部の高さを最大限高く維持することにより、後続の工程で形成されるフローティングゲートとコントロールゲート間の接触面積を広めてカップリング比を改善するためである。また、トレンチ絶縁膜24の突出部の側壁エッチング率を最大限高めて後続の工程によって形成されるフローティングゲートのスペーシングを改善する。
【0021】
前記キャッピング層26を形成するための蒸着工程は、蒸着装備内の温度を300〜450℃に維持し、圧力を2.5〜6.5mTorrに維持する状態で蒸着装備内にシラン(SiH4)、酸素及びアルゴンソースガスをそれぞれ50〜200sccm、50〜300sccm及び50〜300sccmの流入量で流入させる。また、ソースプラズマパワー(Source plasma power)を2〜5kW程度で印加するとともに、半導体基板10の方向に印加されるバイアスパワーを2〜5kW程度に最小化し或いはほぼ0Wにして、アルゴンイオンによる部位「C」のエッチングが最小化されるように実施される。
【0022】
図4bを参照すると、半導体基板10の上部面をエッチングバリア層としてパッド酸化膜12が完全に除去されるようにBOEまたはHFを用いたエッチング工程を行うことにより、キャッピング層26を含んだパッド酸化膜12が除去されると同時に、トレンチ絶縁膜24の突出部が所定の幅にエッチングされ、ニップル形状を有するトレンチ絶縁膜24が形成される。この際、ニップル形状の突出部の高さH2は半導体基板10を基準として500〜1800Åとなり、幅W2は500〜1200Åとなる。
【0023】
上述したように、トレンチ絶縁膜24の上部にキャッピング層26を形成した後、エッチングターゲットをキャッピング層26の厚さだけ設定して洗浄工程を行うことにより、所定の寸法だけトレンチ絶縁膜24のエッチングが可能である。従って、トレンチ絶縁膜24にモウトが発生することを防止することができ、後続の工程によって形成されるフローティングゲート間のスペーシングを最小化することができる。
【0024】
次に、パッド酸化膜12が除去された部位に所定の湿式または乾式酸化工程を行ってスクリーン酸化膜(図示せず)を形成した後、全体構造上にウェルイオン注入工程としきい値電圧イオン注入工程を行うことにより、半導体基板10の活性領域にウェル領域(図示せず)と不純物領域(図示せず)が形成される。
【0025】
図5aを参照すると、スクリーン酸化膜を除去し、所定の蒸着工程を行って50〜100Åの厚さにトンネル酸化膜28を形成した後、全体構造上にフローティングゲート用第1ポリシリコン層を蒸着する。次に、トレンチ絶縁膜24をエッチングバリア層として用いる平坦化工程(CMP)を行って第1ポリシリコン層の所定の部位を研磨することにより、トレンチ絶縁膜24によって孤立したフローティングゲート30が形成される。
【0026】
図5bを参照すると、HFまたはBOEを用いたエッチング工程を行って、フローティングゲート30の間に形成されたトレンチ絶縁膜24を500〜2000Åのエッチングターゲットでエッチングする。
【0027】
次に、全体構造上にONO(Oxide/Nitride/Oxide)構造またはONON(Oxide/Nitride/Oxide/Nitride)構造の誘電体膜32とコントロールゲート用第2ポリシリコン層34を順次蒸着した後、所定のエッチング工程を行ってパターニングすることにより、コントロールゲート(図示せず)が形成される。
【0028】
【発明の効果】
以上述べたように、本発明は、トレンチ絶縁膜の上部にキャッピング層を形成した後、エッチング工程を行ってトレンチ絶縁膜を所望の寸法だけエッチングすることにより、トレンチ絶縁膜にモウトが発生することを防止し且つ後続の工程によって形成されるフローティングゲートのスペーシングを最小化することができる。
【0029】
また、本発明は、フローティングゲートのスペーシングが最小化されてフローティングゲートの幅が増加することにより、プログラム及び消去特性を向上させることができ、フローティングゲートの偏差を減らしてカップリング比を最小化することができる。
【0030】
また、本発明は、トレンチ絶縁膜がキャッピング層の厚さだけ増加することにより、フローティングゲートを形成するための平坦化工程時に平坦化マージンを確保することができる。
【図面の簡単な説明】
【図1】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【図2】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【図3】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【図4】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【図5】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【符号の説明】
10 半導体基板
12 パッド酸化膜
14 パッド窒化膜
16 トレンチ
18 犠牲酸化膜
20 ウォール酸化膜
22 ライナー酸化膜
24 トレンチ絶縁膜
26 キャッピング層
28 トンネル酸化膜
30 フローティングゲート
32 誘電体膜
34 第2ポリシリコン層
Claims (11)
- 半導体基板にトレンチを形成する段階と、
前記トレンチを埋め込むように、所定の突出部を有するトレンチ絶縁膜を形成する段階と、
全体構造上にキャッピング層を形成するが、前記トレンチ絶縁膜の前記突出部の側壁より上部表面で更に厚くなるように前記キャッピング層を形成する段階と、
前記キャッピング層を除去すると共に、前記トレンチ絶縁膜の突出部が所定の幅を有するように洗浄工程を行う段階と、
全体構造上に前記トレンチ絶縁膜の突出部を境界として孤立するフローティングゲートを形成する段階とを含んでなることを特徴とするフラッシュメモリセルの自己整列フローティングゲート形成方法。 - 前記キャッピング層は、前記トレンチ絶縁膜の両側壁上に形成される部位を除いた他の部位が前記トレンチ絶縁膜の両側壁上に形成される部位より3〜10倍の厚さに形成されることを特徴とする請求項1記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
- 前記キャッピング層は前記突出部の角部位と対応して形成される部位が垂直に形成されることを特徴とする請求項1記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
- 前記キャッピング層は蒸着とエッチングが同時に行われるプラズマ蒸着工程で形成されることを特徴とする請求項1記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
- 前記プラズマ蒸着工程は、シラン、酸素及びアルゴンガスをそれぞれ50〜200sccm、50〜300sccm及び50〜300sccmの流入量で流入させた後、300〜450℃の温度と2.5〜6.5mTorrの圧力下で行うことを特徴とする請求項4記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
- 前記プラズマ工程は前記突出部の角部位と対応して形成される前記キャッピング層の角部位を垂直に形成するために、バイアスパワーを0〜5kWに調節して行うことを特徴とする請求項4記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
- 前記キャッピング層は300〜800Åの厚さに形成されることを特徴とする請求項1記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
- 前記キャッピング層はHDP酸化膜で形成されることを特徴とする請求項1記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
- 前記洗浄工程は前記トレンチ絶縁膜上に形成された前記キャッピング層の蒸着厚さを目標エッチング厚さに設定した状態で行われることを特徴とする請求項1記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
- 前記トレンチ形成の前に、前記半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成する段階をさらに含むことを特徴とする請求項1記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
- 前記トレンチを形成した後、前記トレンチの内部面に犠牲酸化膜を形成する段階と、
前記犠牲酸化膜を除去した後、ウォール酸化膜を形成する段階と、
前記トレンチの内部面にライナー酸化膜を形成する段階とをさらに含むことを特徴とする請求項1記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
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