KR100854861B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, ASA-STI(Advanced Self-Aligned Shallow Trench Isolation) 공정을 통해 플로팅 게이트의 가장자리가 소자 분리막과 중첩되도록 형성하여 플로팅 게이트의 표면적을 증가시킴으로써 셀의 커플링 비(Coupling Ratio)를 향상시키고, 소자 분리막의 유효 산화막 높이(Effective Field oxide Height; EFH)를 제어하여 싸이클링(Cycling) 특성 및 셀 간 간섭 효과(Interference Effect)를 개선할 수 있다.
ASA-STI, 플로팅 게이트, 소자 분리막 돌출부, 유효 산화막 높이

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and fabrication method thereof}
도 1a 내지 1i는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 전자 저장막 106 : 버퍼 산화막
108 : 질화막 110 : 하드 마스크
112 : 소자 분리 마스크 114 : 트렌치
116 : 소자 분리막 116a : 소자 분리막 돌출부
118 : 제2 전자 저장막 120 : 전자 저장막
120a : 플로팅 게이트 122 : 유전체막
124 : 컨트롤 게이트
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 ASA- STI(Advanced Self-Aligned Shallow Trench Isolation) 공정을 이용하여 표면적이 증가된 플로팅 게이트를 형성하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적인 비휘발성 메모리 소자는 플로팅 게이트에 F-N 터널링(Tunneling)을 통하여 전자를 주입 또는 방출하는 프로그램(Program) 또는 소거(Erase) 동작을 통해 데이터를 저장한다. 이와같이 비휘발성 메모리 소자는 정보를 저장하기 위해 소자별로 각기 고립된 플로팅 게이트가 필수적이다. 종래의 고립된 플로팅 게이트는 소자 분리막 사이에 제1 및 제2 폴리실리콘막을 적층시켜 형성하였다. 이때, 제2 폴리실리콘막은 셀의 커플링 비(Coupling Ratio)를 고려하여 두껍게 형성해야 한다. 하지만 제2 폴리실리콘막을 두껍게 형성하면 패터닝 공정시 식각 두께가 증가하게 되고 폴리실리콘이 잔류하게 되어 소자의 동작에 악영향을 미치게 되는 문제가 발생한다. 이를 해결하기 위해서는 제2 폴리실리콘막의 두께를 줄이는 것이 유리하지만, 앞서 설명한 셀의 커플링 비의 문제로 인해 그 또한 어려운 문제점이 발생한다.
상술한 문제를 해결하기 위해 플로팅 게이트의 1차 패터닝과 트렌치 형성을 한 번에 구현하는 ASA-STI(Advanced Self-Aligned Shallow Trench Isolation) 공정이 사용되고 있다. 이와 같은 공정으로 인해 플로팅 게이트와 소자 분리 영역 간의 오버랩(overlap) 문제는 해결되지만, 플로팅 게이트의 폴리 실리콘막의 크기는 소 자 분리 영역에 의해 결정되기 때문에 플로팅 게이트의 표면적이 제한된다. 이로 인해 셀의 커플링 비(coupling ratio)가 작아지고, 싸이클링(cycling) 특성 열화로 인해 플로팅 게이트 사이의 소자 분리막을 제거하여 유효 산화막 높이(Effective Field oxide Height; EFH)를 낮추는데 제한을 받는다.
본 발명은 ASA-STI(Advanced Self-Aligned Shallow Trench Isolation) 공정을 통해 플로팅 게이트의 표면적을 증가시켜 셀의 커플링 비(Coupling Ratio)를 향상시키고, 소자 분리막의 유효 산화막 높이(Effective Field oxide Height; EFH)를 제어하여 싸이클링(Cycling) 특성 및 셀 간 간섭 효과(Interference Effect)를 개선할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공함에 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 소자 분리 영역에는 반도체 기판보다 높게 돌출된 소자 분리막이 형성되고, 소자 분리막 사이에는 터널 절연막 및 제1 전자 저장막이 형성된 반도체 기판이 제공되는 단계, 제1 전자 저장막의 일부를 식각하여 소자 분리막의 측벽을 노출시키는 단계, 노출된 소자 분리막에 제1 식각 공정을 수행하여 소자 분리막의 폭을 좁히는 단계, 제1 전자 저장막 상부의 소자 분리막 사이에 제2 전자 저장막을 형성하는 단계 및 제2 전자 저장막 사이의 소자 분리막에 제2 식각 공정을 수행하여 제2 전자 저장막 사이에 형성된 소자 분리막을 제거하는 단계를 포함한다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 소자 분리 영역에 형성되며 반도체 기판보다 높게 돌출된 소자 분리막, 소자 분리막 사이의 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성되며 소자 분리막의 가장자리 표면보다 상부 표면이 높은 제1 전자 저장막, 제1 전자 저장막 상에 형성되며 가장자리가 소자 분리막과 중첩되는 제2 전자 저장막, 제2 전자 저장막 및 소자 분리막 상에 형성된 유전체막 및 유전체막 상에 형성된 도전막을 포함한다.
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이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 1i는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 플로팅 게이트용 제1 전자 저장막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성할 수 있다. 이때, 질화막(108)은 후속한 소자 분리막 형성을 위한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정에서 식각 정지막(etch stopper)으로 사용된다. 하드 마스크(110)는 질화물, 산화물, SiON 또는 아모퍼스 카본으로 형성할 수 있다. 한편, 제1 전자 저장막(104)은 비휘발성 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘으로 형성한다.
도 1b를 참조하면, 소자 분리 영역의 소자 분리 마스크(112), 제1 전자 저장막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(112)를 이용한 식각 공정으로 제1 전자 저장막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 질화막(108), 버퍼 산화막(106), 제1 전자 저장막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 소정의 두께만큼 식각된다.
이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 식각 공정으로 식각하여 트렌치(114)를 형성한다. 이렇게, 트렌치(114)는 ASA-STI(Advanced Self-Aligned Shallow Trench Isolation) 공정으로 형성하는 것이 바람직하다. 이때, 트렌치(114)의 측벽이 85도 내지 90도로 경사지도록 식각 공정을 실시할 수 있다. 이로써, 제1 전자 저장막(104)은 제1 폭(C1)으로 형성되고, 제1 전자 저장막(104) 간에는 제1 폭(W1)을 갖는다.
도 1c를 참조하면, 트렌치(114)가 채워지도록 트렌치(114)를 포함하는 소자 분리 마스크(112) 상에 절연 물질을 증착하여 절연막(미도시)을 형성한 후 소자 분리 마스크(112)의 질화막(108)이 노출되는 시점까지 평탄화한다. 절연막은 산화막으로 형성하며, 바람직하게, HDP(High Density Plasma) 산화막, SOG(Spin On Glass), BPSG(Boron-Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Galss), PSG(Phosphorus Silicate Glass) 및 IPO(Inter Poly Oxide) 중에서 선택되는 어느 하나를 이용한 단일막 또는 그들을 조합한 혼합막으로 형성할 수 있다. 평탄화는 CMP 공정으로 실시할 수 있다. 이로써, 소자 분리 영역에 반도체 기판(100)보다 높게 돌출된 소자 분리막(116)이 형성된다. 이때, 소자 분리막(116)의 상부는 제1 폭(W1)으로 형성되고, 마찬가지로 제1 전자 저장막(104)은 제1 폭(C1)을 갖는다.
한편, 소자 분리막(116) 형성 전에 트렌치(114)를 형성하기 위한 식각 공정에 의해 트렌치(114) 의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화 공정을 더 실시할 수 있다. 또한, 트렌치(114) 매립 특성을 향상시키기 위하여 라이너 산화막을 더 형성할 수 있다.
도 1d를 참조하면, 소자 분리막(116)의 측벽이 노출되도록 제1 전자 저장막(104)의 두께를 낮추기 위하여 소자 분리 마스크(112)의 잔류된 질화막(108) 및 버퍼 산화막(106)을 완전히 제거한 후 제1 전자 저장막(104)의 일부를 식각한다. 질화막(108)은 인산(H3PO4) 용액을 이용하여 제거할 수 있다. 질화막(108) 식각 과정에서 버퍼 산화막(106)이 제거될 수 있다.
제1 전자 저장막(104)의 식각 공정은 건식 식각 또는 습식 식각으로 실시할 수 있다. 특히, 제1 전자 저장막(104)의 식각 공정은 식각 과정에서 소자 분리막(116)이 식각되는 것을 방지하기 위하여 소자 분리막(116)보다 제1 전자 저장막(104)에 대한 식각 선택비가 높은 식각 레시피(Recipe)를 이용하여 식각한다. 본 발명의 일 실시예에서는 소자 분리막(116)으로 산화막을 이용하고, 제1 전자 저장막(104)으로 폴리실리콘막을 이용하므로, 여기서 제1 전자 저장막(104)의 식각 공정은 산화막보다 폴리실리콘막에 대한 식각 선택비가 높은 식각 레시피를 이용하여 식각한다. 이로써, 소자 분리 영역에 돌출부(116a)를 갖는 소자 분리막(116)이 형성된다. 마찬가지로, 소자 분리막(116)의 돌출부(116a)는 제1 폭(W1)을 갖고, 소자 분리막(116)의 돌출부(116a) 간에는 제1 간격(C1)을 갖는다.
도 1e를 참조하면, 반도체 기판(100)의 활성 영역 상에서 X축 방향으로 보다 넓은 공간을 확보하기 위하여 소자 분리막(116)의 돌출부(116a)의 측벽을 식각하기 위한 제1 식각 공정을 실시한다. 제1 식각 공정은 습식 식각 또는 건식 식각으로 실시할 수 있다. 이때, 건식 식각은 등방성 건식 식각으로 실시할 수 있다. 이로써, 소자 분리막(116)의 돌출부(116a)의 폭이 제1 폭(W1)보다 작은 제2 폭(W2)으로 감소된다. 반면, 소자 분리막(116)의 돌출부(116a) 간 간격은 제1 간격(C1)보다 넓은 제2 간격(C2)으로 증가된다. 즉, 소자 분리막(116)의 감소된 폭(W1-W2) 만큼 돌출부(116a) 간 간격이 증가된다.
도 1f를 참조하면, 제1 전자 저장막(104)을 포함하는 소자 분리막(116)의 돌출부(116a) 상에 폴리실리콘을 증착하여 폴리실리콘막(미도시)을 형성한 후 소자 분리막(116)의 돌출부(116a)가 노출되는 시점까지 평탄화한다. 평탄화는 CMP 공정으로 실시할 수 있다. 이로써, 제1 전자 저장막(104) 사이의 소자 분리막(116) 돌출부(116a) 사이에 가장자리가 소자 분리막(116)과 중첩되는 제2 전자 저장막(118)이 형성된다. 따라서, 제2 전자 저장막(118)은 소자 분리막(116)의 돌출부(116a)의 감소된 폭(W1-W2) 만큼 제1 전자 저장막(104)의 폭(C1)보다 넓은 폭(C2)으로 형성된다. 한편, 제1 전자 저장막(104)과 제2 전자 저장막(118)은 플로팅 게이트 형성을 위한 전자 저장막(120)이 된다.
상기한 바와 같이, 증가된 제2 전자 저장막(118)의 폭 때문에 전자 저장막(120)의 면적이 증가됨으로써 전자 저장막(120)의 표면적이 증가되어 후속 형성되는 컨트롤 게이트(미도시)와의 셀 커플링 비를 향상시킬 수 있고, 이를 통해 동작전압을 낮추거나 프로그램 및 소거 속도를 향상시킬 수 있다.
아울러, 본 발명은 제2 전자 저장막(118)을 기존의 마스크/식각 공정을 이용하지 않고 소자 분리막(116)의 돌출부(116a)를 이용하여 증착 후 CMP 공정을 통한 자기 정렬 방식으로 형성한다. 따라서, 제1 전자 저장막(104)과 제2 전자 저장막(118) 간 오버랩(Overlap)이 셀마다 달라지는 문제를 개선하여 콘트롤 게이트와 반도체 기판(100)과의 거리를 모든 셀에서 일정하게 유지시켜 싸이클링 특성을 개선할 수 있다.
도 1g를 참조하면, 제2 전자 저장막(118) 사이의 소자 분리막(116)의 돌출부(도 1f의 116a)가 제거되도록 소자 분리막(116)의 돌출부(116a)를 식각하기 위한 제2 식각 공정을 실시한다. 제2 식각 공정은 제1 및 제2 전자 저장막(104 및 118)이 식각되는 것을 방지하기 위하여 제1 및 제2 전자 저장막(104 및 118)보다 소자 분리막(116)에 대한 식각 선택비가 높은 식각 레시피(Recipe)를 이용하여 식각한다. 본 발명의 일 실시예에서는 제1 및 제2 전자 저장막(104 및 118)으로 폴리실리콘막을 이용하고, 소자 분리막(116)으로 산화막을 이용하므로, 여기서 제2 식각 공정은 폴리실리콘막보다 산화막에 대한 식각 선택비가 높은 식각 레시피를 이용하여 실시한다.
이렇듯, 소자 분리막(116)의 돌출부(도 1f의 116a)를 제거함은 비휘발성 메모리 소자가 집적화되면서 셀의 커플링 비에 큰 영향을 주는 제2 전자 저장막(118)의 유효 두께를 확보하기 위해서이다. 이때, 소자 분리막(116)의 돌출부(도 1f의 116a)의 식각 공정을 통해 노출된 소자 분리막(116)의 상부 표면이 제1 전자 저장막(104)의 상부 표면보다 낮고, 반도체 기판(100)의 상부 표면보다 높게 형성되도록 하여 유효 산화막 높이(Effective Field oxide Height; EFH, h)를 제어한다.
한편, 플로팅 게이트(미도시) 사이의 소자 분리막(116)은 제거 시 전자 저장막(120)의 폴리실리콘 표면을 따라서 제거되며, 증가된 폴리실리콘막의 폭 때문에 추후 콘트롤 게이트의 폴리실리콘과 반도체 기판(100)의 활성 영역 상부와의 거리가 상대적으로 길게 확보됨에 따라 기존과 동일한 EFH를 확보하더라도 싸이클링(Cycling) 특성을 향상시킬 수 있다.
도 1h를 참조하면, 제2 전자 저장막(118) 사이의 소자 분리막(도 1f의 116)의 돌출부(도 1f의 116a)가 제거되도록 소자 분리막(116)의 돌출부(116a)를 식각하기 위한 제2 식각 공정을 실시한다. 제2 식각 공정은 제1 및 제2 전자 저장막(104 및 118)이 식각되는 것을 방지하기 위하여 제1 및 제2 전자 저장막(104 및 118)보다 소자 분리막(116)에 대한 식각 선택비가 높은 식각 레시피(Recipe)를 이용하여 식각한다. 본 발명의 일 실시예에서는 제1 및 제2 전자 저장막(104 및 118)으로 폴리실리콘막을 이용하고, 소자 분리막(116)으로 산화막을 이용하므로, 여기서 제2 식각 공정은 폴리실리콘막보다 산화막에 대한 식각 선택비가 높은 식각 레시피를 이용하여 실시한다.
여기서, 제2 식각 공정은 습식 식각 공정 또는 건식 식각 공정으로 실시할 수 있다. 이 중에서, 소자 분리막(116)의 상부를 습식 식각 공정으로 식각하면 전자 저장막(120) 사이에 노출된 소자 분리막(116)의 중앙부가 가장자리보다 더 많이 식각되어 소자 분리막(116)의 노출된 상부 표면이 오목한 형태로 식각된다. 또 다른 방법으로, 소자 분리막(116)을 식각할 때 전자 저장막(120)의 측벽에 부산물이 발생하도록 건식 식각 공정을 실시하면 전자 저장막(120) 사이에 노출된 소자 분리막(116)의 가장자리가 부산물에 의해 중앙보다 덜 식각된다. 그 결과, 소자 분리막(116)의 노출된 상부 표면이 오목한 형태로 식각된다.
이때, 제2 식각 공정으로 인해 항복전압(breakdown voltage) 특성이 열화되는 것을 방지하기 위하여 노출된 소자 분리막(116)의 상부 표면이 제1 전자 저장막(104)의 상부 표면보다 낮고, 반도체 기판(100)의 상부 표면보다 높게 형성되도록 EFH(h')를 제어한다.
이렇게, 후속 형성되는 컨트롤 게이트와 반도체 기판(100)의 활성 영역 상부 간의 거리(d')를 도 1g의 d와 동일하게 유지하면서, 소자 분리막(116)의 중앙 부분을 식각하여 EFH(h')를 낮출 수 있기 때문에 후속 형성되는 컨트롤 게이트를 플로팅 게이트 사이에 깊이 위치시킬 수 있다. 이로 인해 기생 커패시터(Capacitor)를 감소시켜 셀 간의 간섭 효과(Interference Effect)를 개선하여 셀의 문턱 전압(Vth) 분포를 개선할 수 있다.
도 1i를 참조하면, 도 1g 또는 도 1h를 형성한 다음 소자 분리막(116) 및 제2 전자 저장막(118) 상에 유전체막(122) 및 컨트롤 게이트용 도전막(미도시)을 형성한다. 유전체막(122)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층 구조로 형성할 수 있다. 컨트롤 게이트용 도전막은 폴리실리콘막 또는 금속막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성한다.
이후, 통상적인 식각 공정으로 컨트롤 게이트용 도전막, 유전체막(122) 및 전자 저장막(도 1h의 120)을 순차적으로 패터닝한다. 이로써, 제1 전자 저장막(104) 및 제2 전자저장막(118)으로 이루어진 플로팅 게이트(120a) 및 컨트롤 게이트용 도전막으로 이루어진 컨트롤 게이트(124)가 형성된다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, ASA-STI 공정을 이용하여 플로팅 게이트의 면적을 증가시켜 플로팅 게이트의 표면적을 증가시킴에 따라 셀의 커플링 비를 증가시켜, 동작전압을 낮추거나 프로그램 및 소거 속도를 향상시킬 수 있다.
둘째, 상부 전자 저장막을 기존의 마스크/식각 공정을 이용하지 않고 소자 분리막의 돌출부를 이용하여 증착 후 CMP 공정을 통한 자기 정렬 방식으로 형성하여 셀 마다 오버랩이 셀마다 달라지는 문제를 개선하여 콘트롤 게이트와 반도체 기판과의 거리를 모든 셀에서 일정하게 유지시켜 싸이클링 특성을 개선할 수 있다.
셋째, 반도체 기판의 활성 영역 상부와 컨트롤 게이트 간 최소 거리를 유지하면서 소자 분리막의 중앙을 식각하여 EFH를 낮춤으로써 컨트롤 게이트를 플로팅 게이트 사이에 깊이 위치시켜 셀 간 간섭 효과를 개선하고, 이를 통해 셀의 문턱 전압(Vth) 분포를 개선할 수 있다.

Claims (18)

  1. 소자 분리 영역에는 반도체 기판보다 높게 돌출된 소자 분리막이 형성되고, 상기 소자 분리막 사이에는 터널 절연막 및 제1 전자 저장막이 형성된 상기 반도체 기판이 제공되는 단계;
    상기 제1 전자 저장막의 일부를 식각하여 상기 소자 분리막의 측벽을 노출시키는 단계;
    상기 노출된 소자 분리막에 제1 식각 공정을 수행하여 상기 소자 분리막의 폭을 좁히는 단계;
    상기 제1 전자 저장막 상부의 상기 소자 분리막 사이에 제2 전자 저장막을 형성하는 단계; 및
    상기 제2 전자 저장막 사이의 상기 소자 분리막에 제2 식각 공정을 수행하여 상기 제2 전자 저장막 사이에 형성된 상기 소자 분리막을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 전자 저장막 및 상기 제2 전자 저장막은 폴리실리콘으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 소자 분리막은 산화막으로 형성하는 비휘발성 메모리 소자의 제조 방 법.
  4. 제 1 항에 있어서, 상기 제1 전자 저장막의 일부를 식각하는 단계는,
    상기 소자 분리막보다 상기 제1 전자 저장막에 대한 식각 선택비가 높은 식각 레시피를 이용하는 습식 식각 또는 건식 식각으로 실시하는 비휘발성 메모리 소자의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제1 식각 공정은 습식 식각 또는 등방성 건식 식각으로 실시하는 비휘발성 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 제2 전자 저장막을 형성하는 단계는,
    상기 제1 전자 저장막 및 상기 소자 분리막 상에 폴리실리콘막을 형성하는 단계; 및
    상기 폴리실리콘막을 상기 소자 분리막이 노출되는 시점까지 평탄화하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제2 전자 저장막은 상기 제1 식각 공정에 의해서 좁혀진 상기 소자 분리막의 폭만큼 상기 제1 전자 저장막의 폭보다 넓게 형성되는 비휘발성 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제2 식각 공정은 상기 제1 및 제2 전자 저장막보다 상기 소자 분리막에 대한 식각 선택비가 높은 식각 레시피를 이용하여 실시하는 비휘발성 메모리 소자의 제조 방법.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제2 식각 공정은 습식 식각 또는 건식 식각으로 실시하는 비휘발성 메모리 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제2 식각 공정에 의해 노출된 상기 소자 분리막의 상부 표면이 오목한 형태로 형성되는 비휘발성 메모리 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제2 식각 공정에 의해 노출된 상기 소자 분리막의 상부 표면은 상기 제1 전자 저장막의 상부 표면보다 낮고, 상기 반도체 기판의 상부 표면보다 높게 형성하는 비휘발성 메모리 소자의 제조 방법.
  14. 소자 분리 영역에 형성되며 반도체 기판보다 높게 돌출된 소자 분리막;
    상기 소자 분리막 사이의 활성 영역 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성되며 상기 소자 분리막의 가장자리 표면보다 상부 표면이 높은 제1 전자 저장막;
    상기 제1 전자 저장막 상에 형성되며 가장자리가 상기 소자 분리막과 중첩되는 제2 전자 저장막;
    상기 제2 전자 저장막 및 상기 소자 분리막 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 도전막을 포함하는 비휘발성 메모리 소자.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 제1 전자 저장막 사이의 노출된 상기 소자 분리막의 상부 표면이 오목한 형태로 형성되는 비휘발성 메모리 소자.
  17. 제 14 항에 있어서,
    상기 제1 전자 저장막 사이의 노출된 상기 소자 분리막의 상부 표면은 상기 제1 전자 저장막의 상부 표면보다 낮고, 상기 반도체 기판의 상부 표면보다 높게 형성되는 비휘발성 메모리 소자.
  18. 제 14 항에 있어서,
    상기 제1 전자 저장막 및 상기 제2 전자 저장막은 폴리실리콘으로 형성되는 비휘발성 메모리 소자.
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