KR100894772B1 - 반도체 메모리 소자 및 그것의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그것의 제조 방법에 관한 것으로, 반도체 기판 상부에 터널 절연막, 전자 저장층을 순차적으로 형성하는 단계와, 상기 전자 저장층, 상기 터널 절연막, 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체 구조 상에 라이너 산화막을 형성하는 단계와, 상기 라이너 산화막을 포함한 전체 구조 상에 상기 라이너 산화막보다 식각률이 큰 절연막으로 매립하는 단계와, 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계, 및 상기 소자분리막의 상단부를 식각하여 EFH를 조절하되, 상기 터널 절연막 측벽에 상기 라이너 산화막을 잔류시켜 윙 스페이서를 형성하는 단계를 포함한다.
커플링 비, 인터퍼런스, 윙 스페이서

Description

반도체 메모리 소자 및 그것의 제조 방법{Semiconductor memory device and Method of manufacturing thereof}
본 발명은 반도체 메모리 소자 및 그것의 제조 방법에 관한 것으로, 특히 윙스페이서를 갖는 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자 중 NAND형 플래시 메모리 소자는 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하며, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 형성된다. 이러한 NAND형 플래시 메모리 소자의 셀은 반도체 기판상의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성함으로써 형성된다.
이러한 NAND형 플래시 메모리 소자는 셀의 상태가 인접한 주변 셀의 동작에 의해 영향을 받기 때문에 셀의 상태를 일정하게 유지하는 것이 매우 중요하다. 이러한 인접한 주변 셀의 동작, 특히 프로그램 동작으로 인해 셀의 상태가 변하게 되 는 것을 인터퍼런스 효과(interference effect)라 한다. 즉, 인터퍼런스 효과란 독출하려는 제 1 셀과 인접한 제 2 셀을 프로그램하게 되면 제 2 셀의 플로팅 게이트의 차지 변화로 인한 캐패시턴스 작용으로 인해 제 1 셀의 독출시 제 1 셀의 문턱 전압보다 높은 문턱 전압이 독출되는 현상을 일컫는 것으로, 독출 셀의 플로팅 게이트의 차지는 변화하지 않지만, 인접 셀의 상태 변화에 의해 실제 셀의 상태가 왜곡되어 보이는 현상을 일컫는다. 이러한 인터퍼런스 효과로 인해 셀의 상태가 변하게 되며, 이는 불량율을 증가시켜 수율을 저하시키는 결과를 초래한다. 따라서, 인터퍼런스 효과를 최소화하는 것이 셀의 상태를 일정하게 유지하는데 효과적이라 할 수 있다.
한편, 일반적인 NAND형 플래시 메모리 소자의 제조 공정에서 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막 및 플로팅 게이트의 일부를 형성하는데, 도 1을 참조하여 그 공정을 간략하게 설명하면 다음과 같다.
반도체 기판(10) 상부에 터널 산화막(11) 및 제 1 폴리실리콘막(12)을 형성한 후 제 1 폴리실리콘막(12) 및 터널 산화막(11)의 소정 영역을 식각하고, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치(13)를 형성한 후 절연막을 매립하고 연마 공정을 실시하여 소자 분리막(14)을 형성한다. 이후 제1 산화막(15), 질화막(16), 제2 산화막(17)을 순차적으로 형성하여 유전체막(18)을 형성한다.
상기와 같이 SA-STI 공정을 이용하여 플래시 메모리 소자를 제조하게 되면 플로팅 게이트로 작용되는 제 1 폴리실리콘막과 인접한 제 1 폴리실리콘막 사이에 소자 분리막이 형성되어 있기 때문에 제 1 폴리실리콘막들 사이에 인터퍼런스(interference)가 발생할 수 있다.
도 2는 플로팅 게이트 간의 높이 및 거리에 따른 인터퍼런스 효과와 커플링 비를 나타내는 그래프이다.
도 2를 참조하면, 게이트간 인터퍼런스는 플로팅 게이트간의 거리와 플로팅 게이트의 높이에 비례한다. 즉, 플로팅 게이트간의 거리가 멀고, 플로팅 게이트의 높이가 감소하면 인터퍼런스는 감소한다. 그러나 이와 반대로 플로팅 게이트의 높이가 감소하면 플로팅 게이트와 콘트롤 게이트의 계면 면적이 감소하여 커플링 비(coupling ratio)가 감소하는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 소자 분리용 트렌치를 형성한 후, 라이너 산화막을 식각률이 서로 다른 다중막으로 형성하고, 이 후, 라이너 산화막보다 식각률이 큰 갭필 물질을 이용하여 트렌치를 채운 후, 식각 공정을 실시하여 소자 분리막의 상단부의 양 끝부분이 돌출되는 윙스페이서를 형성함으로써, 터널 절연막을 보호함과 동시에 후속 형성되는 콘트롤 게이트가 플로팅 게이트 간의 위치에 형성되게 함으로써, 인터퍼런스 효과를 감소시킬 수 있는 반도체 메모리 소자 및 그것의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 절연막, 전자 저장층을 순차적으로 형성하는 단계와, 상기 전자 저장층, 상기 터널 절연막, 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체 구조 상에 라이너 산화막을 형성하는 단계와, 상기 라이너 산화막을 포함한 전체 구조 상에 상기 라이너 산화막보다 식각률이 큰 절연막으로 매립하는 단계와, 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계, 및 상기 소자분리막의 상단부를 식각하여 EFH를 조절하되, 상기 터널 절연막 측벽에 상기 라이너 산화막을 잔류시켜 윙 스페이서를 형성하는 단계를 포함한다.
상기 트렌치를 형성한 후, 상기 트렌치를 포함한 전체 구조 상에 월 산화막 을 형성하는 단계를 더 포함한다. 상기 월 산화막은 상기 라이너 산화막 보다 식각률이 작다. 상기 월 산화막은 열 산화 공정을 이용하여 10 내지 50Å의 두께로 형성한다.
상기 라이너 산화막은 식각률이 서로 다른 다중막으로 형성한다. 상기 다중막으로 형성된 상기 라이너 산화막은 상기 트렌치에 인접한 외각 라이너 산화막의 식각률이 상기 절연막에 인접한 내부 라이너 산화막의 식각률보다 작다. 상기 라이너 산화막은 원자층 형성 방법(ALD), 저압 열화학 공정(LPCVD), 오존 TEOS 공정, 및 고밀도 플라즈마 공정(HDP)을 단독 또는 혼합하여 다중막으로 형성한다. 상기 절연막은 SOG와 같은 다공성 절연막으로 형성한다.
상기 EFH를 조절하는 식각 공정은 상기 하드 마스크막의 잔류물을 제거하기 위해 인산을 이용한 세정 공정과, 상기 소자 분리막의 상단부를 식각하기 위해 HF 또는 BOE를 이용한 세정 공정, 및 상기 EFH의 정밀 제어를 위해 저선택비를 갖는 건식 세정 공정을 포함한다. 상기 인산을 이용한 세정 공정 및 상기 HF 또는 BOE를 이용한 세정 공정 시 상기 월 산화막, 상기 라이너 산화막, 및 상기 절연막의 식각률비는 1 : 1.5 내지 7 : 5 내지 20이다. 상기 건식 세정 공정 시 상기 월 산화막, 상기 라이너 산화막, 및 상기 절연막의 식각률비는 1 : 0.6 내지 1.5 : 0.6 내지 4이다.
상기 윙 스페이서는 30 내지 60°의 기울기를 갖는다.
상기 다중막으로 형성된 상기 라이너 산화막은 상기 트렌치에 인접한 외각 라이너 산화막의 식각률이 상기 절연막에 인접한 내부 라이너 산화막의 식각률보다 작거나 크다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 반도체 기판 상에 적층된 터널 절연막, 및 전하 저장층, 및 상기 반도체 기판의 소자 분리 영역에 형성되며, 상단부의 양단 부분이 돌출된 윙스페이서를 갖는 소자 분리막을 포함하며, 상기 소자 분리막은 외부의 식각률이 내부의 식각률 보다 낮다.
상기 윙 스페이서는 상기 터널 절연막의 측벽에 형성되며, 30 내지 60˚의 기울기를 갖는다.
상기 윙 스페이서는 상기 터널 절연막의 측벽에 형성되며, 볼록한 호 모양 또는 오목한 호 모양으로 형성된다. 상기 소자 분리막은 월 산화막, 라이너 산화막, 절연막으로 구성된다.
본 발명의 일실시 예에 따르면, 소자 분리용 트렌치를 형성한 후, 라이너 산화막을 식각률이 서로 다른 다중막으로 형성하고, 이 후, 라이너 산화막보다 식각률이 큰 갭필 물질을 이용하여 트렌치를 채운 후, 식각 공정을 실시하여 소자 분리막의 상단부의 양 끝부분이 돌출되는 윙스페이서를 형성함으로써, 터널 절연막을 보호함과 동시에 후속 형성되는 콘트롤 게이트가 플로팅 게이트 간의 위치에 형성되게 함으로써, 인터퍼런스 효과를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3 내지 도 6은 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
본 발명의 실시 예에서는 플래시 메모리 소자의 제조 방법을 일예로 들어 상세히 설명한다. 본 발명의 실시 예는 플래시 메모리 소자 이외의 반도체 메모리 소자에 응용 가능하며, 반도체 메모리 소자에 응용될 경우 후술되는 터널 절연막은 게이트 절연막으로, 전자 저장층은 게이트 전도층으로 대응된다.
도 3을 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 전자 저장막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 여기서, 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성할 수 있다. 이때, 하드 마스크(110)는 질화물, 산화물, SiON 또는 아몰퍼스 카본으로 형성할 수 있다. 한편, 전자 저장막(104)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘 또는 실리콘 질화막으로 형성될 수 있으며, 전자를 저장할 수 있는 어떠한 물질로도 형성될 수 있다.
도 4를 참조하면, 소자 분리 영역의 소자 분리 마스크(112), 전자 저장 막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 포토레지스트 패턴은 제거한다. 계속해서, 소자 분리 마스크(112)를 이용한 식각 공정으로 전자 저장막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 질화막(108), 버퍼 산화막(106), 전자 저장막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 소정의 두께만큼 식각된다.
노출된 반도체 기판(100)을 식각하여 소자 분리용 트렌치(124)를 형성한다. 이 후, 열산화 공정을 진행하여 트렌치(114)를 포함한 전체 구조 상에 월 산화막(116)을 형성한다. 월 산화막(116)은 소자 분리용 트렌치(124) 식각 공정시 발생하는 식각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다. 월 산화막(116)은 전자 저장막(104)의 재결정화를 방지하기 위하여 700 내지 1000℃의 온도범위에서 형성하는 것이 바람직하다. 월 산화막(116)은 10 내지 50Å의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 월 산화막(116)을 포함한 전체 구조 상에 라이너 산화막(122) 및 절연막(124)을 순차적으로 적층하여 형성한다.
라이너 산화막(122)은 이중막 이상의 다중막으로 형성하는 것이 바람직하며, 본 발명에서는 설명의 편의를 위해 제1 라이너 산화막(118), 및 제2 라이너 산화막(120)이 형성된것을 도시한다. 제1 라이너 산화막(118) 및 제2 라이너 산화막(120) 각각은 20 내지 100Å의 두께로 형성하는 것이 바람직하다. 제1 라이너 산화막(118) 및 제2 라이너 산화막(120) 각각은 원자층 형성 방법(ALD), 저압 열화학 공정(LPCVD), 오존 TEOS 공정, 고밀도 플라즈마 공정(HDP), 및 실리콘 혹은 실리콘 질화막을 형성한 후, 이를 산화시켜 실리콘 산화막으로 형성하는 공정을 단독 또는 혼합하여 형성하는 것이 바람직하다. 제1 라이너 산화막(118) 및 제2 라이너 산화막(120)은 월 산화막(116) 상에 실리콘막을 형성한 후, 이를 산화시켜 실리콘 산화막으로 형성할 수 있다. 제1 라이너 산화막(118)과 제2 라이너 산화막(120)은 동일 공정으로 동일한 식각률을 갖도록 형성할 수 있고, 서로 다른 공정을 이용하여 형성함으로써, 식각률이 서로 다른막으로 형성할 수 있다. 예를 들어 열산화막의 식각률이 1일때, HDP 산화막의 식각률은 1.5~3, HTO 산화막의 식각률은 3~5, LPTEOS 산화막의 식각률은 5~8, O3 TEOS 산화막의 식각률은 4~8의 비를 갖는다.
제1 라이너 산화막(118)의 식각률과 제2 라이너 산화막(120)의 식각률을 서로 다르게 형성하는 제조 공정에 대해서는 도 6B, 및 도 6C를 참조하여 후술한다.
절연막(124)은 SOG와 같은 다공성 절연막으로 형성하며, 절연막(124)의 식각률은 라이너 산화막(122)의 식각률보다 높은 것이 바람직하다.
도 6a를 참조하면, 전자 저장막(104)이 노출되도록 화학적 기계적 연마 공정(CMP)을 실시하여 소자 분리용 트렌치(114) 내에 월 산화막(116), 라이너 산화막(122), 및 절연막(124)을 잔류시켜 소자 분리막(126)을 형성한다. 화학적 기계적 연마 공정(CMP)은 전자 저장막(104) 상에 형성된 버퍼 산화막이 노출되도록 형성할 수 있으며, 이경우 후속 실시하는 세정 공정에서 버퍼 산화막을 제거한다.
이 후, 세정 공정을 실시하여 소자 분리막(126)의 EFH(effective Field Height)가 원하는 수준이 되도록 타겟을 제어하여 소자 분리막(206)의 상단부를 식각한다.
세정 공정에 대해 상세히 설명하면 다음과 같다.
먼저. 하드 마스크막의 잔류물을 제거하기 위하여 인산을 이용하여 질화막 스트립 공정을 실시한다.
이 후, 소자 분리막(126)의 상단부를 식각하기 위하여 HF 용액 또는 BOE 용액을 이용한 세정 공정을 실시한다. 이때 HF 용액은 증류수와 100 : 1 또는 500 : 1로 희석하여 사용하는 것이 바람직하다. BOE 용액은 증류수와 300 : 1 로 희석하여 사용하는 것이 바람직하다. 상기 HF 용액과 BOE 용액의 증류수와의 희석 비율은 식각률을 제어하기 위하여 조절 가능하다.
이 후, 소자 분리막(126)의 EFH를 정밀하게 조절하기 위하여 건식 세정 공정을 추가적으로 실시하는 것이 바람직하다.
세정 공정시 월 산화막(116), 라이너 산화막(122), 및 절연막(124)은 식각률이 서로 다르므로 식각량이 서로 차이가 나게 된다. 이로 인하여 소자 분리막(126)의 상단부 양끝부분이 돌출된 웡 스페이서를 형성하게 된다. 이때 기울기는 30 내지 60°로 형성하는 것이 바람직하다.
도 6B를 참조하면, 도 5에 도시된 제조 공정 중에서 제1 라이너 산화막(118) 의 식각률을 제2 라이너 산화막(120)의 식각률보다 크도록 형성할 경우, 소자 분리막(126)의 EFH(effective Field Height)가 원하는 수준이 되도록 소자 분리막(206)의 상단부를 식각하면 웡 스페이서가 볼록한 호를 갖는 모양으로 형성된다. 이는 터널 절연막(102) 부부의 윙 스페이서가 좀더 두껍게 형성되어 터널 절연막(102)을 보호하는 특성을 강화시킬 수 있다.
도 6C를 참조하면, 제1 라이너 산화막(118)의 식각률을 제2 라이너 산화막(120)의 식각률보다 작도록 형성할 경우, 소자 분리막(126)의 EFH(effective Field Height)가 원하는 수준이 되도록 소자 분리막(206)의 상단부를 식각하면 웡 스페이서가 오목한 호를 갖는 모양으로 형성된다. 이는 터널 절연막(102) 부부의 윙 스페이서가 오목하게 형성되어 터널 절연막(102)에 영향을 주는 전계를 분산시켜 전기적 특성을 개선시킬 수 있다.
다음 표는 세정 공정시 월 산화막(116), 라이너 산화막(122), 및 절연막(124)은 식각률를 나타내는 표이다.
인산, HF, BOE를 이용한 세정 공정 건식 세정 공정
월 산화막 1 1
라이너 산화막 1.5 내지 10 1 내지 3
절연막 5 내지 20 0.6 내지 6
표 1을 참조하면, 월 산화막(116) 보다 라이너 산화막(122)의 식각률이 더 높고, 라이너 산화막(122) 보다 절연막(124)의 식각률이 더 높게 되어 소자 분리막(126)의 상단부 양끝부분은 기울기를 갖는 윙스페이서로 형성된다. 바람직하게는 인산, HF, BOE를 이용한 세정 공정시 월 산화막(116)과 라이너 산화막(122), 및 절연막(124)의 식각비는 1 : 1.5~7 : 5~20으로 제한하며, 건식 세정 공정 시 1 : 0.6~1.5 : 0.6~4으로 제한한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2는 플래시 메모리 소자의 플로팅 게이트의 높이, 플로팅 게이트간의 거리에 따른 인터퍼런스와 커플링비의 관계를 나타내는 그래프이다.
도 3 내지 도 6B은 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 전자 저장막 106 : 버퍼 산화막
108 : 질화막 110 : 하드 마스크
112 : 소자 분리용 마스크 114 : 소자 분리용 트렌치
116 : 월 산화막 118 : 제1 라이너 산화막
120 : 제2 라이너 산화막 122 : 라이너 산화막
124 : 절연막 126 : 소자 분리막

Claims (21)

  1. 반도체 기판 상부에 게이트 절연막, 및 게이트 도전막을 순차적으로 형성하는 단계;
    상기 게이트 절연막, 상기 게이트 도전막, 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 전체 구조 상에 다중막으로 형성된 라이너 산화막을 형성하는 단계;
    상기 라이너 산화막을 포함한 전체 구조 상에 상기 라이너 산화막보다 식각률이 큰 절연막으로 매립하는 단계;
    평탄화 공정을 실시하여 소자 분리막을 형성하는 단계; 및
    상기 소자분리막의 상단부를 식각하여 EFH를 조절하되, 상기 게이트 절연막 측벽에 상기 라이너 산화막을 잔류시켜 윙 스페이서를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  2. 반도체 기판 상부에 터널 절연막, 전자 저장층을 순차적으로 형성하는 단계;
    상기 전자 저장층, 상기 터널 절연막, 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 전체 구조 상에 라이너 산화막을 형성하되, 상기 라이너 산화막은 다중막으로 형성하는 단계;
    상기 라이너 산화막을 포함한 전체 구조 상에 상기 라이너 산화막보다 식각률이 큰 절연막으로 매립하는 단계;
    평탄화 공정을 실시하여 소자 분리막을 형성하는 단계; 및
    상기 소자분리막의 상단부를 식각하여 EFH를 조절하되, 상기 터널 절연막 측벽에 상기 라이너 산화막을 잔류시켜 윙 스페이서를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 트렌치를 형성한 후, 상기 트렌치를 포함한 전체 구조 상에 월 산화막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 월 산화막은 상기 라이너 산화막 보다 식각률이 작은 반도체 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 월 산화막은 열 산화 공정을 이용하여 10 내지 50Å의 두께로 형성하는 반도체 메모리 소자의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 라이너 산화막은 식각률이 서로 다른 상기 다중막으로 형성하는 반도체 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 다중막으로 형성된 상기 라이너 산화막은 상기 트렌치에 인접한 외각 라이너 산화막의 식각률이 상기 절연막에 인접한 내부 라이너 산화막의 식각률보다 작은 반도체 메모리 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 다중막으로 형성된 상기 라이너 산화막은 상기 트렌치에 인접한 외각 라이너 산화막의 식각률이 상기 절연막에 인접한 내부 라이너 산화막의 식각률보다 더 큰 반도체 메모리 소자의 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 라이너 산화막은 원자층 형성 방법(ALD), 저압 열화학 공정(LPCVD), 오존 TEOS 공정, 고밀도 플라즈마 공정(HDP), 및 실리콘 혹은 실리콘 질화막을 산화시켜 제조한 실리콘 산화막 공정을 단독 또는 혼합하여 다중막으로 형성하는 반도체 메모리 소자의 제조방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 다공성 절연막으로 형성하는 반도체 메모리 소자의 제조방법.
  11. 제 3 항에 있어서,
    상기 EFH를 조절하는 식각 공정은 잔류물을 제거하기 위해 인산을 이용한 세정 공정;
    상기 소자 분리막의 상단부를 식각하기 위해 HF 또는 BOE를 이용한 세정 공정; 및
    상기 EFH의 정밀 제어를 위해 건식 세정 공정을 포함하는 반도체 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 인산을 이용한 세정 공정 및 상기 HF 또는 BOE를 이용한 세정 공정 시 상기 월 산화막, 상기 라이너 산화막, 및 상기 절연막의 식각률비는 1 : 1.5 내지 10 : 5 내지 20인 반도체 메모리 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 인산을 이용한 세정 공정 및 상기 HF 또는 BOE를 이용한 세정 공정 시 상기 월 산화막, 상기 라이너 산화막, 및 상기 절연막의 식각률비는 1 : 1.5 내지 7 : 5 내지 20인 반도체 메모리 소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 건식 세정 공정 시 상기 월 산화막, 상기 라이너 산화막, 및 상기 절연막의 식각률비는 1 : 1 내지 3 : 0.6 내지 6인 반도체 메모리 소자의 제조방법.
  15. 제 11 항에 있어서,
    상기 건식 세정 공정 시 상기 월 산화막, 상기 라이너 산화막, 및 상기 절연 막의 식각률비는 1 : 0.6 내지 1.5 : 0.6 내지 4인 반도체 메모리 소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 윙 스페이서는 상기 반도체 기판을 기준으로 외벽이 30 내지 60°의 기울기를 갖는 반도체 메모리 소자의 제조방법.
  17. 반도체 기판 상에 적층된 터널 절연막, 및 전하 저장층; 및
    상기 반도체 기판의 소자 분리 영역에 형성되며, 상단부의 양단 부분이 돌출된 윙스페이서를 갖는 소자 분리막을 포함하며,
    상기 소자 분리막은 라이너 절연막 및 내부 절연막을 포함하며, 상기 라이너 산화막은 식각률이 서로 다른 다중막으로 형성된 반도체 메모리 소자.
  18. 제 17 항에 있어서,
    상기 윙 스페이서는 상기 터널 절연막의 측벽에 형성되며, 상기 반도체 기판을 기준으로 외벽이 30 내지 60˚의 기울기를 갖는 반도체 메모리 소자.
  19. 제 17 항에 있어서,
    상기 윙 스페이서는 상기 터널 절연막의 측벽에 형성되며, 볼록한 호 모양으로 형성된 반도체 메모리 소자.
  20. 제 17 항에 있어서,
    상기 윙 스페이서는 상기 터널 절연막의 측벽에 형성되며, 오목한 호 모양으로 형성된 반도체 메모리 소자.
  21. 제 17 항에 있어서,
    상기 소자 분리막은 월 산화막, 라이너 산화막, 절연막으로 구성되는 반도체 메모리 소자.
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