KR20150117770A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20150117770A
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oxide
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이성삼
사토루 야마다
조민희
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삼성전자주식회사
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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자의 제조방법은 기판 상에 트렌치를 형성하는 것; 상기 트렌치 내에 제1 산화막을 형성하는 것; 상기 제1 산화막 상에 제2 산화막을 형성하되, 상기 제2 산화막은 상기 제1 산화막보다 치밀한 것; 상기 제2 산화막 상에 제3 산화막을 형성하는 것; 및 상기 제3 산화막 상에 제공되며, 상기 트렌치를 채우는 절연 패턴을 형성하는 것을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{SMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 이와 같이 반도체 소자가 고집적화 됨에 따라, 게이트 전극의 CD(critical Dimension)도 작아지고 있다. 이로써 커플링 효과에 따라 이웃하는 셀들 간의 간섭이 발생되어 소프트 프로그램과 같은 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 고신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자 제조방법은 기판 상에 트렌치를 형성하는 것; 상기 트렌치 내에 제1 산화막을 형성하는 것; 상기 제1 산화막 상에 제2 산화막을 형성하되, 상기 제2 산화막은 상기 제1 산화막보다 치밀한 것; 상기 제2 산화막 상에 제3 산화막을 형성하는 것; 및 상기 제3 산화막 상에 제공되며, 상기 트렌치를 채우는 절연 패턴을 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제2 산화막은 상기 제1 산화막 및 상기 제3 산화막과 동일한 물질을 포함할 수 있다.
실시예에 따르면, 상기 제2 산화막을 형성하는 것은 상기 제1 산화막 상에 열적 산화 공정을 수행하여, 상기 제1 산화막의 상부를 보다 치밀하게 할 수 있다.
실시예에 따르면, 상기 제2 산화막은 상기 제1 산화막 및 상기 제3 산화막보다 낮은 습식 식각률을 가질 수 있다.
실시예에 따르면, 상기 제2 산화막을 형성하는 것은 상기 기판 및 상기 제1 산화막 사이의 댕글링 본드를 제거하는 것을 포함할 수 있다.
실시예에 따르면, 상기 트렌치는 제1 트렌치 및 상기 제1 트렌치와 다른 폭을 갖는 제2 트렌치를 포함하고, 상기 제1 트렌치의 바닥면 상의 상기 제1 산화막의 두께는 상기 제2 트렌치의 바닥면 상의 상기 제1 산화막의 두께와 동일 또는 유사할 수 있다.
실시예에 따르면, 상기 제2 산화막의 형성 공정은 900℃ 내지 1100℃에서 진행되며, 상기 제1 산화막은 상기 제2 산화막의 형성 공정보다 낮은 온도 조건에서 진행될 수 있다.
실시예에 따르면, 상기 제1 산화막은 상기 트렌치의 바닥면 및 측벽 상에 콘포말하게 형성될 수 있다.
실시예에 따르면, 상기 제3 산화막은 상기 제1 산화막보다 두꺼울 수 있다.
실시예에 따르면, 상기 제1 산화막은 30Å 내지 50Å의 두께를 가질 수 있다.
실시예에 따르면, 상기 제1 산화막, 제2 산화막, 및 제3 산화막을 평탄화하여, 제1 산화물 패턴, 제2 산화물 패턴, 및 제3 산화물 패턴을 각각 형성하되, 상기 제1 산화물 패턴, 상기 제2 산화물 패턴, 및 상기 제3 산화물 패턴은 상기 기판의 적어도 일부를 노출시키는 것;
상기 노출된 기판 상에 게이트 절연 패턴을 형성하는 것; 및 상기 게이트 절연 패턴 상에 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 소자는 트렌치를 갖는 기판; 상기 트렌치 각각의 바닥면 및 측벽 상에 제공된 제1 산화물 패턴; 상기 제1 산화물 패턴 상에 제공되며, 상기 제1 산화물 패턴보다 높은 밀도를 갖는 제2 산화물 패턴; 상기 제2 산화물 패턴 상에 제공되는 제3 산화물 패턴; 상기 제3 산화물 패턴 상에 제공되는 질화물 패턴; 및 상기 질화물 패턴 상에 제공되며, 상기 트렌치 각각을 채우는 절연 패턴을 포함할 수 있다.
실시예에 따르면, 상기 제3 산화막은 상기 제1 산화막보다 두꺼울 수 있다.
실시예에 따르면, 상기 제2 산화물 패턴은 상기 제1 산화물 패턴 및 상기 제3 산화물 패턴과 동일한 물질을 포함할 수 있다.
실시예에 따르면, 상기 제1, 제2, 및 제3 산화물 패턴들은 실리콘 산화물을 포함할 수 있다.
실시예에 따르면, 상기 제2 산화막은 상기 제1 산화막 및 상기 제3 산화막보다 높은 습식 식각률을 가질 수 있다.
실시예에 따르면, 상기 제1 산화물은 상기 트렌치의 바닥면 및 측벽을 콘포말하게 덮을 수 있다.
실시예에 따르면, 상기 트렌치는 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치를 포함하되, 상기 제1 트렌치 내에 제공된 제1 산화물 패턴의 두께는 상기 제2 트렌치 내에 제공된 제1 산화물 패턴의 두께와 동일 또는 유사한 레벨을 가질 수 있다.
실시예에 따르면, 상기 제1 산화물 패턴은 30? 내지 50?의 두께를 가질 수 있다.
실시예에 따르면, 상기 트렌치는 복수 개로 제공되며, 상기 트렌치 사이의 상기 기판에 활성 영역이 제공되고, 상기 활성 영역 상에 게이트 패턴이 제공되며, 상기 활성 영역 및 상기 게이트 패턴 사이에 게이트 절연 패턴이 제공될 수 있다.
본 발명에 따르면, 제1 산화막 및 제2 산화막이 기판의 트렌치의 바닥면 및 측벽 상에 차례로 형성될 수 있다. 제3 산화막에 의해, 제1 산화막이 균일하고 얇은 두께를 갖는 것이 가능할 수 있다. 제1 산화막은 좁을 폭을 갖는 트렌치 내에도 균일하게 증착될 수 있다. 이에 따라, 제1 산화막 내에 보이드와 같은 결함이 형성되는 것이 방지될 수 있다. 제2 산화막의 형성 과정에서, 트렌치의 바닥면 및 측벽 상에 형성된 댕글링 본드가 제거될 수 있다. 활성 영역 및 제1 산화막 사이에 계면 트랩이 감소되어, 반도체 소자의 신뢰성이 향상될 수 있다. 제1 산화막에 의해, 제2 산화막의 형성 공정에서, 활성 영역의 폭이 감소되지 않을 수 있다.
도 1 내지 도 5, 및 도 7은 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a는 본 발명의 실시예에 따른 반도체 소자에 포함된 소자 분리 패턴들의 일 예를 설명하기 위한 평면도이다.
도 6b는 본 발명의 실시예에 따른 반도체 소자에 포함된 소자 분리 패턴들의 다른 예를 설명하기 위한 평면도이다.
도 8 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 13은 비교예 및 실험예의 데이터 유지 시간에 따른 누적 불량 셀의 개수를 도시한 결과이다.
도 14는 본 발명의 실시예에 따른 소자 분리 패턴을 포함하는 반도체 소자의 평면도이다.
도 15는 본 발명의 실시예에 따른 소자 분리 패턴을 포함하는 반도체 소자를 설명하기 위한 도면으로서, 도 14의 I-I' 선 및 II-II' 선을 따라 자른 단면이다.
도 16은 본 발명의 일 실시예에 따른 패턴 형성 방법을 이용하여 형성된 반도체 소자의 사시도이다.
도 17은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 본 발명의 개념에 따른 반도체 소자의 제조방법을 설명한다.
도 1 내지 도 5, 및 도 7은 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 트렌치들(110)을 갖는 기판(100)이 제공될 수 있다. 기판(100)은 반도체 물질로 형성될 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등일 수 있다. 마스크 패턴(120)이 기판(100) 상에 형성될 수 있다. 트렌치들(110)은 마스크 패턴(120)을 사용한 기판(100)의 식각에 의해 형성될 수 있다. 상기 식각 공정에서, 트렌치들(110)의 바닥면(110b) 및 측벽(110s)이 손상될 수 있다. 예를 들어, 트렌치들(110)의 바닥면(110b) 및 측벽(110s) 상에 댕글링 본드(dangling bond)가 형성될 수 있다. 서로 인접한 트렌치들(110) 사이에 활성 영역(ACT)이 배치될 수 있다. 활성 영역(ACT)은 트렌치들(110)에 의해 둘러싸인 기판(100)의 일부분일 수 있다. 트렌치들(110)은 제1 트렌치(111) 및 제2 트렌치(112)를 포함할 수 있다. 제1 및 제2 트렌치(111, 112)는 서로 다른 폭을 가질 수 있다. 예를 들어, 제1 트렌치(111)는 제1 폭(W1)을 가지고, 제2 트렌치(112)는 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 여기에서, 제1 및 제2 트렌치들(111, 112)의 폭들(W1, W2)은 각각 제1 및 제2 트렌치들(111, 112)의 바닥면(110b)에서의 폭으로 정의될 수 있다. 이 후, 마스크 패턴(120)들은 제거될 수 있다.
도 2를 참조하면, 제1 산화막(210)이 기판(100) 상에 형성될 수 있다. 제1 산화막(210)은 절연성 산화물, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 산화막(210)은 원자핵 증착법에 의하여 형성될 수 있다. 이에 따라, 제1 산화막(210)은 트렌치들(110) 각각의 바닥면(110b) 및 측벽(110s)을 콘포말하게 덮을 수 있다. 예를 들어, 트렌치들(110)의 바닥면(110b) 상의 제1 산화막(210)은 측벽(110s) 상의 제1 산화막(210)과 실질적으로 동일 또는 유사한 두께를 가질 수 있다. 제1 산화막(210)은 대략 30Å 내지 50Å의 두께를 가질 수 있다. 제1 산화막(210)이 불균일한 두께 또는 과도하게 큰 두께(예를 들어, 50Å보다 큰 두께)를 갖는 경우, 제1 산화막(210)의 증착과정에서 좁은 폭을 갖는 트렌치들(110) 상의 제1 산화막(210) 내에 보이드(void) 또는 심(seam)과 같은 결함이 형성될 수 있다. 본 발명에 따르면, 제1 트렌치(111)와 같이 좁은 폭을 갖는 트렌치 내의 제1 산화막(210)이 보이드 또는 심을 갖지 않을 수 있다. 제1 산화막(210)은 라이너막의 역할을 할 수 있다.
제1 산화막(210)의 형성은 대략 550℃ 내지 700℃ 조건에서 진행될 수 있다. 제1 산화막(210)이 대략 700℃보다 높은 온도에서 형성되는 경우, 활성 영역(ACT)의 표면이 손상될 수 있다. 이에 따라, 활성 영역(ACT)의 폭이 과도하게 감소할 수 있다. 본 발명에 따르면, 제1 산화막(210)의 형성 공정에서, 활성 영역(ACT)의 폭이 과도하게 감소되지 않을 수 있다.
도 3을 참조하면, 제2 산화막(220)이 제1 산화막(210) 상에 형성될 수 있다. 제2 산화막(220)은 트렌치들(110) 각각의 바닥면(110b) 및 측벽(110s) 상에 제공될 수 있다. 제2 산화막(220)은 제1 산화막(210) 상에 열적 산화 공정을 수행하여 형성될 수 있다. 일 예로, 제1 산화막(210)의 상부가 상기 열적 산화 공정에 의해 치밀화되어, 제2 산화막(220)이 형성될 수 있다. 제2 산화막(220)은 제1 산화막(210)과 동일한 물질, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 산화막(220)의 밀도는 제1 산화막(210)의 밀도보다 높을 수 있다. 제2 산화막(220) 내의 실리콘 산화물은 제1 산화물 내의 실리콘 산화막(210)과 다른 산소 원자비를 가질 수 있다. 제2 산화막(220)의 식각 선택비는 제1 산화막(210)의 식각 선택비와 다를 수 있다. 예를 들어, 제2 산화막(220)은 불소를 사용한 습식 식각 공정에서 제1 산화막(210)보다 느리게 식각될 수 있다. 다른 예로, 제2 산화막(220)은 상기 열적 산화 공정에 의해 제1 산화막(210) 상에 증착될 수 있다.
제2 산화막(220)은 라이너막일 수 있다. 제2 산화막(220)의 형성 공정에서 사용된 실리콘 가스 및 산소 가스와 같은 가스들이 사용될 수 있다. 상기 가스들은 제1 산화막(210)을 통과하여 트렌치들(110)의 측벽(110s) 및 바닥면(110b) 상에 도달할 수 있다. 트렌치들(110)의 측벽(110s) 및 바닥면(110b) 상에 형성된 댕글링 본드가 상기 가스들과 반응하여 큐어링(curing)될 수 있다. 이에 따라, 활성 영역(ACT) 및 제1 산화막(210) 사이의 계면 트랩 특성이 보다 향상될 수 있다.
제1 산화막(210)의 두께 및 구조는 제2 산화막(220)의 형성 공정에서 제거되는 댕글링 본드의 수에 영향을 미칠 수 있다. 예를 들어, 제1 산화막(210)이 얇은 두께(예를 들어, 50Å 이하의 두께)를 가짐에 따라, 상기 가스들은 제1 산화막(210)을 통과할 수 있다. 그러나, 제1 산화막(210)이 지나치게 얇은 두께(예를 들어. 30Å보다 얇은 두께)를 갖는 경우, 상기 가스들은 댕글링 본드를 제거할 뿐만 아니라, 활성 영역(ACT) 및 트렌치들(110)의 바닥면(110b)와 인접한 기판(100)과 반응할 수 있다. 이에 따라, 활성 영역(ACT)이 손상되어, 활성 영역(ACT)의 폭이 좁아질 수 있다. 또한, 제1 산화막(210)이 비균일한 두께로 형성된 경우, 트렌치들(110) 상에 형성된 댕글링 본드가 충분히 제거되지 않거나, 활성 영역(ACT)의 폭이 감소할 수 있다. 일 예로, 제1 트렌치(111)의 바닥면(110b) 상의 제1 산화막(210)이 제1 트렌치(111)의 측벽(110s) 상의 제1 산화막(210)보다 두꺼운 경우, 제1 트렌치(111)의 측벽(110s)의 댕글링 본드는 큐어링 되나, 제1 트렌치(111)의 바닥면(110b)에 형성된 댕글링 본드는 큐어링되기 어려울 수 있다. 다른 예로, 제1 트렌치(111)의 바닥면(110b) 상의 댕글링 본드는 제거되지만 제1 트렌치(111)의 측벽(110s)은 가스들에 의해 손상될 수 있다. 본 발명에 따르면, 제1 트렌치(111) 내의 제1 산화막(210)은 균일한 두께를 가져, 제1 트렌치(111)의 측벽(110s) 및 바닥면(110b) 상의 댕글링 본드가 활성 영역(ACT)의 폭의 감소 없이 제거될 수 있다. 제1 트렌치(111)의 바닥면(110b) 상의 제1 산화막(210)의 두께는 제2 트렌치(112)의 바닥면(110b) 상의 두께와 실질적으로 동일할 수 있다. 이에 따라, 제1 및 제2 트렌치들(111, 112)의 폭(W1, W2)에 무관하게, 제1 트렌치(111) 및 제2 트렌치(112) 내에 형성된 댕글링 본드가 큐어링될 수 있다.
제2 산화막(220)의 형성 공정은 제1 산화막(210)의 형성 공정보다 높은 온도 조건, 예를 들어, 900℃ 내지 1100℃에서 형성될 수 있다. 제2 산화막(220)의 형성 공정이 900℃보다 낮은 온도 조건에서 진행되는 경우, 트렌치들(110)의 측벽(110s) 및 제1 산화막(210) 사이에 댕글링 본드가 충분히 제거되지 않을 수 있다. 다른 예로, 제2 산화막(220)의 형성은 라디칼 산화 공정에 의하여 진행될 수 있다.
도 4를 참조하면, 제3 산화막(230) 및 질화막(240)이 제2 산화막(220) 상에 형성될 수 있다. 제3 산화막(230)은 제1 산화막(210) 및 제2 산화막(220)과 동일한 물질, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제3 산화막(230)은 제2 산화막(220)과 다른 산소 원자비를 갖는 실리콘 산화물을 포함할 수 있다. 제3 산화막(230)는 제1 산화막(210)과 동일한 공정 조건의 원자핵 증착 방법에 의하여 형성될 수 있다. 예를 들어, 제3 산화막(230)은 대략 550℃ 내지 700℃의 온도 조건에서 형성될 수 있다. 제2 산화막(220)은 제3 산화막(230)보다 치밀할 수 있다. 예를 들어, 제2 산화막(220)은 제3 산화막(230)과 동일한 물질을 포함하되, 더 높은 밀도를 가질 수 있다. 제3 산화막(230)은 제1 산화막(210)과 식각 선택비가 다를 수 있다. 예를 들어, 제3 산화막(230)은 불소 가스를 사용한 습식 식각 공정에서 제2 산화막(220)보다 빠르게 식각될 수 있다. 제3 산화막(230)에 의해, 기판(100) 및 제1 산화막(210) 사이의 계면 트랩이 더욱 감소할 수 있다. 제3 산화막(230)은 제1 산화막(210)보다 두꺼울 수 있다. 예를 들어, 제1 산화막(210) 및 제3 산화막(230)은 대략 2: 8의 두께비를 가질 수 있다. 제1 내지 제3 산화막들(210, 220, 230)의 두께들의 합은 균일할 수 있다. 제3 산화막(230)에 의해, 제1 산화막(210)이 30Å 내지 50Å의 두께를 갖는 것이 가능할 수 있다. 제1 내지 제3 산화막들(210, 220, 230)의 총 두께의 합에 대한 제2 산화막(220)의 두께의 비율이 증가할수록, 제1 산화막(210) 및 활성 영역(ACT) 사이의 계면 트랩의 발생이 감소될 수 있다. 제3 산화막(230)은 라이너막의 역할을 할 수 있다.
질화막(240)이 제3 산화막(230) 상에 형성될 수 있다. 질화막(240)은 트렌치들(110)의 바닥면(110b) 및 측벽(110s) 상에 제공될 수 있다. 질화막(240)은 실리콘 질화물을 포함할 수 있다. 질화막(240)은 라이너막의 역할을 할 수 있다.
절연막(250)이 기판(100) 상에 형성될 수 있다. 절연막(250)은 질화막(240) 상에서 트렌치들(110)을 채울 수 있다. 일 예로, 절연막(250)은 Tonen Silazene(TOSZ)을 포함할 수 있다.
도 5를 참조하면, 소자 분리 패턴(DIP)이 트렌치들(110) 내에 형성되어, 활성 영역(ACT)을 정의할 수 있다. 소자 분리 패턴(DIP)은 제1 산화물 패턴(211), 제2 산화물 패턴(221), 제3 산화물 패턴(231), 질화물 패턴(241), 및 절연 패턴(251)을 포함할 수 있다. 예를 들어, 절연막(250), 질화막(240), 및 산화막들(210, 220, 230)이 활성 영역(ACT)의 상면을 노출시키도록 평탄화될 수 있다. 이에 따라, 활성 영역(ACT) 상의 절연막(250), 질화막(240), 산화막들이 제거되어, 제1 산화물 패턴(211), 제2 산화물 패턴(221), 제3 산화물 패턴(231), 질화물 패턴(241), 및 절연 패턴(251)이 각각의 트렌치들(110) 내에 형성될 수 있다. 본 발명에 따른 소자 분리 패턴(DIP)의 제조가 완성될 수 있다.
소자 분리 패턴은 평면적 관점에서 평면적 관점에서 다양한 모양으로 형성될 수 있다. 이를, 도 6a 및 도 6b를 참조하여 설명한다.
도 6a는 본 발명의 실시예에 따른 반도체 소자에 포함된 소자 분리 패턴의 일 예를 설명하기 위한 평면도이다.
도 6a를 참조하면, 소자 분리 패턴(DIPa)이 제1 방향(D1)으로 연장될 수 있다. 소자 분리 패턴(DIPa)은 도 5를 참조하여 설명된 소자 분리 패턴(DIP)일 수 있다. 소자 분리 패턴들(DIPa)은 복수로 제공될 수 있다. 상기 소자 분리 패턴들(DIPa)은 서로 이격되어, 제1 방향(D1)으로 나란히 연장할 수 있다.
서로 인접한 소자 분리 패턴들(DIPa) 사이에 활성 영역(ACTa)이 정의될 수 있다. 활성 영역(ACTa)은 도 5를 참조하여 설명된 활성 영역(ACT)일 수 있다. 복수의 활성 영역들(ACTa)은 평면적 관점에서 서로 이격될 수 있다. 복수의 활성 영역들(ACTa)은 제1 방향으로 나란히 연장할 수 있다.
도 6b는 본 발명의 실시예에 따른 반도체 소자에 포함된 소자 분리 패턴의 다른 예를 설명하기 위한 평면도이다.
도 6b를 참조하면, 소자 분리 패턴(DIPb)에 의해 복수의 활성 영역들(ACTb)이 정의될 수 있다. 평면적 관점에서, 복수의 활성 영역들(ACTb)은 서로 이격될 수 있다. 활성 영역들(ACTb)은 소자 분리 패턴(DIPb)으로 둘러싸인 기판(100)의 일부분일 수 있다. 소자 분리 패턴(DIPb) 및 활성 영역들(ACTb)은 각각 도 5를 참조하여 설명된 소자 분리 패턴(DIP) 및 활성 영역(ACT)일 수 있다.
도 7을 참조하면, 게이트 절연 패턴(300) 및 게이트 전극 패턴(310)이 활성 영역(ACT) 상에 차례로 형성될 수 있다. 일 예로, 게이트 절연 패턴(300)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 및 실리콘 탄화질화물을 포함할 수 있다. 다른 예로, 게이트 절연 패턴(300)은 하프늄 산화물과 같은 고유전물질을 포함할 수 있다. 게이트 전극 패턴(310)이 게이트 절연 패턴(300) 상에 배치될 수 있다. 일 예로, 게이트 전극 패턴(310)은 메모리 요소일 수 있다. 예를 들어, 게이트 전극 패턴(310)은 전하를 저장하거나, 저항을 변화시키거나, 또는 다른 방법으로 단일 또는 멀티 비트를 저장하는 매체(medium)일 수 있다. 다른 예로, 게이트 전극 패턴(310)은 주변 회로 요소일 수 있다. 이에 따라, 반도체 소자(1)가 제조될 수 있다.
도 8 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8을 참조하면, 트렌치들(110)을 갖는 기판(100)이 제공될 수 있다. 트렌치들(110)은 마스크 패턴(120)을 사용한 기판(100)의 식각에 의해 형성될 수 있다. 트렌치들(110)은 제1 트렌치(111) 및 제2 트렌치(112)를 포함할 수 있다. 제1 트렌치(111)의 폭(W1)은 제2 트렌치(112)의 폭(W2)과 다를 수 있다. 서로 인접한 트렌치들(110) 사이에 활성 영역(ACT)이 정의될 수 있다. 마스크 패턴(120)은 제거되지 않고 남아있을 수 있다.
도 9를 참조하면, 제1 산화막(210)이 기판(100) 상에 형성될 수 있다. 제1 산화막(210)은 절연성 산화물, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제1 산화막(210)은 원자핵 증착법에 의하여 대략 550℃ 내지 700℃의 조건에서 형성될 수 있다. 이에 따라, 제1 산화막(210)은 트렌치들(110) 각각의 바닥면(110b) 및 트렌치(110), 그리고 마스크 패턴(120)의 상면을 콘포말하게 덮을 수 있다. 제1 산화막(210)은 30Å 내지 50Å의 두께를 가질 수 있다 본 발명에 따르면, 제1 트렌치(111)와 같이 좁은 폭을 갖는 트렌치 내에 형성된 제1 산화막(210)은 그 내부에 보이드(void) 또는 심(seam)을 갖지 않을 수 있다.
도 10을 참조하면, 제2 산화막(220)이 제1 산화막(210) 상에 형성될 수 있다. 제2 산화막(220)은 트렌치들(110) 각각의 바닥면(110b) 및 측벽(110s) 상에 제공될 수 있다. 일 예로, 제2 산화막(220)은 제1 산화막(210) 상에 열적 산화 공정을 수행하여 진행될 수 있다. 제1 산화막(210)의 상부가 치밀화되어, 제2 산화막(220)이 형성될 수 있다. 다른 예로, 제2 산화막(220)은 상기 열적 산화 공정에 의해 제1 산화막(210) 상에 증착될 수 있다. 제2 산화막(220)은 제1 산화막(210)과 동일한 물질, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 산화막(220)의 밀도는 제1 산화막(210)의 밀도보다 높을 수 있다. 제2 산화막(220)은 제1 산화막(210)보다 낮은 습식 식각률을 가질 수 있다. 제2 산화막(220)의 형성 공정은 제1 산화막(210)의 형성 공정보다 높은 온도 조건, 예를 들어, 900℃ 내지 1100℃에서 형성될 수 있다.
제2 산화막(220)의 형성 공정에서 트렌치들(110)의 측벽(110s) 및 바닥면(110b) 상에 형성된 댕글링 본드가 실리콘 가스 및/또는 산소 가스에 의하여 큐어링(curing)될 수 있다. 이에 따라, 활성 영역(ACT) 및 제1 산화막(210) 사이의 계면 트랩 특성이 향상될 수 있다. 제1 산화막(210)의 두께 및 열적 산화 공정의 조건을 제어하여, 계면 트랩 특성이 제어될 수 있다.
제3 산화막(230) 및 질화막(240)이 제2 산화막(220) 상에 형성될 수 있다. 제3 산화막(230)은 제1 산화막(210)과 동일한 물질, 예를 들어, 실리콘 산화물을 포함할 수 있다. 제3 산화막(230)은 원자핵 증착법에 의하여 대략 550℃ 내지 700℃의 온도 조건에서 형성될 수 있다. 제2 산화막(220)은 제3 산화막(230)보다 치밀할 수 있다. 제2 산화막(220)은 제3 산화막(230)보다 낮은 습식 식각률을 가질 수 있다. 예를 들어, 제2 산화막(220)은 제3 산화막(230)과 동일한 물질을 포함하되, 다른 원자비를 가질 수 있다. 제3 산화막(230)은 제1 산화막(210)보다 두꺼울 수 있다. 산화막들(210, 220, 230)의 두께에 대한 제2 산화막(220)의 두께의 비가 증가할수록, 제1 산화막(210) 및 활성 영역(ACT) 사이의 계면 트랩의 발생이 감소될 수 있다.
질화막(240)이 제3 산화막(230) 상에 형성될 수 있다. 질화막(240)은 트렌치들(110) 각각의 바닥면(110b) 및 측벽(110s) 상에 제공될 수 있다. 질화막(240)은 실리콘 질화물을 포함할 수 있다. 절연막(250)이 질화막(240) 상에서 트렌치들(110)을 채우도록 형성될 수 있다.
도 11을 참조하면, 제1 산화물 패턴(211), 제2 산화물 패턴(221), 제3 산화물 패턴(231), 질화물 패턴(241), 및 절연 패턴(251)이 각각의 트렌치들(110) 내에 형성될 수 있다. 예를 들어, 평탄화 공정에 의해 활성 영역(ACT)의 상면 상의 절연막(250), 질화막(240), 산화막들(210, 220, 230), 및 마스크 패턴(120)이 제거되고, 활성 영역(ACT)의 상면이 노출될 수 있다. 본 발명에 따른 소자 분리 패턴(DIP)이 제조될 수 있다.
도 12를 참조하면, 게이트 절연 패턴(300) 및 게이트 전극 패턴(310)이 활성 영역(ACT) 상에 차례로 형성될 수 있다. 게이트 전극 패턴(310)이 게이트 절연 패턴(300) 상에 배치될 수 있다. 게이트 전극 패턴(310)은 메모리 요소 또는 주변 회로 요소일 수 있다. 이에 따라, 반도체 소자(1)가 제조될 수 있다.
도 13은 비교예 및 실험예의 데이터 유지 시간에 따른 누적 불량 비트 확률을 도시한 결과이다. 실험예 및 비교예는 임의의 데이터 유지 시간(data retention time)에 따라 반도체 소자의 누적 불량 비트 확률(cumulative fail bit probability)을 평가하였다. 실험예(e)에 사용된 반도체 소자(1)의 경우, 소자 분리 패턴(DIP)은 도 12에 도시된 바와 같이 제1 내지 제3 산화물 패턴들(211, 221, 231), 질화물 패턴(241), 및 절연 패턴(251)을 포함한다. 비교예(c)에 사용된 반도체 소자(1)의 경우, 소자 분리 패턴(DIP)은 제3 산화물 패턴(231)이 생략되고, 이 도 12에 도시된 것보다 더 두꺼운 제1 산화물 패턴(211)을 포함하는 점을 제외하고는 실험예(e)의 소자 분리 패턴(DIP)과 동일하다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13을 도 12와 함께 참조하면, 동일한 데이터 유지 시간 조건에서 실험예(e)는 비교예(e)보다 낮은 누적 불량 비트 확률을 나타낸다. 실험예(e)의 경우, 제3 산화막(230)이 형성됨에 따라, 제1 산화막(210)이 비교예(e)보다 균일하고 얇은 두께로 형성되는 것이 가능할 수 있다. 이에 따라, 실험예(e)의 산화물 패턴들(211, 221, 231) 및 기판(100) 사이에 계면 트랩은 비교예(e)의 산화물 패턴들(211, 221) 및 기판(100) 사이의 계면 트랩보다 낮을 수 있다. 이에 따라, 실험예(e)는 비교예(e)보다 낮은 GIDL(gate induced drain leakage) 특성을 나타낼 수 있다. 실험예(e)의 반도체 소자(1)는 신뢰성이 향상될 수 있다.
이하, 본 발명의 실시예들에 따라 제조된 소자 분리 패턴을 포함하는 반도체 소자들에 대해 설명한다. 본 명세서에서 언급하는 반도체 소자는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase change RAM), RRAM(Resistance RAM), MRAM(Magnetic RAM), FRAM(Ferroelectric RAM) 및 플래시(Flash) 메모리 등의 고집적 반도체 메모리 소자, 씨모스 이미지 센서(CMOS image sensor, CIS) 소자, MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 또는 CPU, DSP 등의 프로세서 등을 포함한다. 또한, 반도체 소자는 동일 종류의 반도체 소자로만 구성될 수도 있고, 하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 반도체 소자들로 구성된 SOC(System On Chip)와 같은 단일 칩 데이터 처리 소자일 수도 있다.
< 적용예1 >
이하, 도 14 및 도 15를 참조하여, 본 발명의 실시예들에 따른 소자 분리 패턴을 포함하는 반도체 메모리 소자에 대해 설명한다.
도 14은 본 발명의 일 실시예에 따른 소자 분리 패턴을 포함하는 반도체 소자의 평면도이다. 도 15는 본 발명의 일 실시예에 따른 소자 분리 패턴을 포함하는 반도체 소자를 설명하기 위한 도면으로서, 도 14의 I-I' 선 및 II-II' 선을 따라 자른 단면이다.
도 14 및 15를 참조하면, 반도체 소자(2)는 서로 직교하는 워드 라인들(WL) 및 비트 라인들(BL)을 포함하며, 워드 라인들(WL)과 비트 라인들(BL)의 교차점들 각각에 메모리 셀들을 포함한다.
보다 상세하게, 기판(100)에는 활성 영역(ACT1)을 정의하는 소자 분리 패턴(DIP1)이 제공된다. 소자 분리 패턴(DIP1)은 앞서 도 1 내지 도 5의 예, 또는 도 8 내지 도 11의 예로써 설명한 소자 분리 패턴(DIP)과 같이 형성될 수 있다. 예를 들어, 소자 분리 패턴(DIP1)은 기판(100)의 트렌치들(110) 내에 각각 제공되며, 도 5 또는 도 11에 도시된 바와 같이 차례로 적층된 제1 산화물 패턴(211), 제2 산화물 패턴(221), 제3 산화물 패턴(231), 질화물 패턴(241), 및 절연 패턴(251)을 포함할 수 있다. 활성 영역(ACT1) 및 소자 분리 패턴(DIP1) 사이의 계면 트랩은 낮을 수 있다. 평면적 관점에서, 활성 영역(ACT1) 및 소자 분리 패턴(DIP1)은 도 6b의 예로써 설명한 바와 같은 형태를 가질 수 있다. 활성 영역(ACT1)의 장축은 워드 라인들(WL) 및 비트 라인들(BL)에 대해 대각선 방향으로 배치될 수 있다.
워드 라인들(WL)은 활성 영역(ACT1)을 가로질러 배치될 수 있다. 일 실시예에서, 워드 라인들(WL)은 기판(100)의 표면으로부터 소정 깊이 리세스된 리세스 영역 내에 게이트 절연막을 개재하여 형성될 수 있다. 또한, 워드 라인들(WL)의 상면이 기판(100)의 상면보다 낮은 레벨에 위치할 수 있으며, 워드 라인들(WL)이 형성된 리세스 영역 내에 절연 물질이 채워질 수 있다.
워드 라인들(WL) 양측의 활성 영역(ACT1)에는 소오스 및 드레인 영역들(SD)이 형성될 수 있다. 소오스 및 드레인 영역들(SD)은 불순물이 도핑된 불순물 영역일 수 있다.
이와 같이, 워드 라인들(WL) 및 소오스 및 드레인 영역들(SD)을 형성함에 따라 기판(100) 상에 복수개의 모스 트랜지스터들이 형성될 수 있다.
비트 라인들(BL)은 기판(100) 상에서 워드 라인들(WL)을 가로질러 배치될 수 있다. 비트 라인들(BL)과 기판(100) 사이에 제1 층간 절연막(411)이 개재될 수 있으며, 제1 층간 절연막(411)에 소오스 및 드레인 영역들(SD)과 비트 라인(BL)을 전기적으로 연결하는 비트라인 콘택 플러그들(DC)이 형성될 수 있다.
비트 라인들(BL)을 덮는 제2 층간 절연막(412)에는 데이터 저장 요소와 소오스 및 드레인 영역들(SD)을 전기적으로 연결하는 콘택 플러그들(BC)이 형성될 수 있다. 일 실시예에 따르면, 콘택 플러그들(BC)은 비트 라인(BL) 양측의 활성 영역(ACT1) 상에 배치돌 수 있다.
콘택 플러그들(BC)은 제2 층간 절연막(412)에 소오스 및 드레인 영역들(SD)을 노출시키는 콘택 홀들을 형성하고, 콘택 홀들을 채우는 도전막을 증착하고, 도전막을 평탄화함으로써 형성될 수 있다. 콘택 플러그(BC)는 불순물이 도핑된 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.
일 실시예에서, 각각의 콘택 플러그들(BC) 상에 콘택 패드들(CP)이 형성될 수 있다. 콘택 패드들(CP)은 제2 층간 절연막(412) 상에 2차원적으로 배열되되, 콘택 패드들(CP)은 그 위에 형성되는 캐패시터의 하부 전극과 콘택 플러그들(BC) 간의 접촉 면적을 증가시킬 수 있다. 상세하게, 콘택 패드들(CP)은 비트 라인(BL)을 사이에 두고 이웃하는 두 콘택 패드들(CP)이 서로 반대 방향으로 확장된 형상을 가질 수 있다.
콘택 패드들(CP)과 전기적으로 연결되는 하부 전극들(491)이 제공될 수 있다. 하부 전극(491)은 실린더 형태를 가질 수 있다. 하부 전극들(491)은 지그재그 형태 또는 벌집 형태로 배열될 수 있다. 하부 전극들(491) 표면을 콘포말하게 덮는 유전막(493)이 제공될 수 있으며, 유전막(493) 상에 상부 전극(495)이 형성될 수 있다. 이에 따라, 하부 전극(491), 상부 전극(495) 및 이들 사이의 유전막(493)을 포함하는 캐패시터(490)가 형성될 수 있다.
< 적용예2 >
도 16은 본 발명의 일 실시예에 따른 패턴 형성 방법을 이용하여 형성된 가변 저항 메모리 소자의 사시도이다.
도 16을 참조하면, 소자 분리 패턴(DIP2) 및 활성 영역(ACT2)을 포함하는 기판(100)이 제공될 수 있다. 소자 분리 패턴(DIP2)은 앞서 도 1 내지 도 5의 예, 또는 도 8 내지 도 11의 예로써 설명한 소자 분리 패턴(DIP2)와 같이 제조될 수 있다. 예를 들어, 소자 분리 패턴(DIP2)은 기판(100)의 트렌치들(110) 내에 각각 제공되며, 도 5 또는 도 11에 도시된 바와 같이, 차례로 적층된 제1 산화물 패턴(211), 제2 산화물 패턴(221), 제3 산화물 패턴(231), 질화물 패턴(241), 및 절연 패턴(251)을 포함할 수 있다. 활성 영역(ACT2) 및 소자 분리 패턴(DIP2) 사이의 계면 트랩은 낮을 수 있다. 평면적 관점에서, 활성 영역(ACT2) 및 소자 분리 패턴(DIP2)은 도 6a의 예로써 설명한 바와 같은 형태를 가질 수 있다.
반도체 소자(3)는 기판(100), 기판(100) 상의 하부 배선들(WL1, WL2), 하부 배선들(WL1, WL2)을 가로지르는 상부 배선들(BL), 하부 배선들(WL1, WL2)과 상부 배선들(BL)의 교차 영역들 각각에 배치되는 선택 소자들, 및 선택 소자들과 상부 배선들(BL) 사이의 메모리 요소들(DS)을 포함한다. 선택 소자들은 기판(100) 상에 2차원적으로 배열될 수 있으며, 선택 소자들은 메모리 요소를 통과하는 전류의 흐름을 제어할 수 있다.
보다 상세하게, 하부 배선들(WL1, WL2)은 기판(100)의 활성 영역(ACT2) 상에 y축 방향으로 연장된 라인 형태일 수 있다. 일 실시예에서, 하부 배선들(WL1, WL2)은 활성 영역(ACT2) 내에 불순물을 고농도로 도핑하여 형성된 불순물 영역일 수 있다. 여기서, 하부 배선들(WL1, WL2)은 기판(100)과 반대의 도전형을 가질 수 있다.
선택 소자들은 반도체 패턴들(P1, P2)을 포함할 수 있다. 제1 및 제2 반도체 패턴들(P1, P2) 각각은 상부 불순물 영역(Dp) 및 하부 불순물 영역(Dn)을 포함할 수 있다. 상부 불순물 영역(Dp)은 하부 불순물 영역(Dn)과 반대의 도전형을 가질 수 있다. 예를 들어, 하부 불순물 영역(Dn)은 하부 배선들(WL1, WL2)과 동일한 도전형을 가질 수 있으며, 상부 불순물 영역(Dp)은 하부 불순물 영역(Dn)의 반대되는 도전형을 가질 수 있다. 이에 따라, 제1 및 제2 반도체 패턴들(P1, P2) 각각에 피엔 접합(PN junction)이 형성될 수 있다. 이와 달리, 상부 불순물 영역(Dp)과 하부 불순물 영역(Dn) 사이에 진성 영역(intrinsic region)이 개재되어, 제1 및 제2 반도체 패턴들(P1, P2) 내에 피아이엔(PIN) 접합이 형성될 수도 있다. 한편, 기판(100), 하부 배선(WL) 및 제1 및 제2 반도체 패턴들(P1, P2)에 의해 피엔피(pnp) 또는 엔피엔(npn) 구조의 바이폴라 트랜지스터가 구현될 수도 있다.
제1 및 제2 반도체 패턴들(P1, P2) 상에는 하부 전극들(BEC), 메모리 요소들(DS) 및 상부 배선들(BL)이 배치된다. 상부 배선들(BL)은 하부 배선들(WL1, WL2)을 가로지르며, 메모리 요소들(DS) 상에서 메모리 요소들(DS)에 전기적으로 연결될 수 있다.
실시예에 따르면, 메모리 요소들(DS) 각각은 상부 배선들(BL)과 실질적으로 평행하게 형성될 수 있으며, 복수의 하부 전극들(BEC)과 접속될 수 있다. 이와 달리, 메모리 요소들(DS)은 2차원적으로 배열될 수 있다. 즉, 메모리 요소들(DS) 각각은 제1 및 제2 반도체 패턴들(P1, P2) 각각의 상부에 하나씩 배치될 수 있다. 메모리 요소들(DS)은, 상술한 것처럼, 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 일 실시예에 따르면, 메모리 요소(DS)는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 한편, 다른 실시예에 따르면, 메모리 요소(DS)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
하부 전극들(BEC) 각각은 제1 및 제2 반도체 패턴들(P1, P2) 각각과 메모리 요소들(DS) 중 하나 사이에 배치될 수 있다. 하부 전극의 수평 면적은 제1 및 제2 반도체 패턴들(P1, P2)의 수평 면적 또는 메모리 요소(DS)의 수평 면적보다 작을 수 있다.
일 예로, 하부 전극들(BEC)은 기둥 형상을 가질 수 있다. 이와 달리, 하부 전극들(BEC)의 형태는 하부 전극들(BEC)의 단면적으로 줄일 수 있는 형태로 다양하게 변형될 수 있다. 예를 들어, 하부 전극들(BEC)은 U자형, L자형, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
나아가, 하부 전극들(BEC)과 제1 및 제2 반도체 패턴들(P1, P2) 사이에는 콘택 저항을 감소시키기 위한 오믹층이 개재될 수 있다. 예를 들어, 오믹층은 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
도 17은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시 예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 18을 참조하면, 본 발명의 실시 예들에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.]
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 트렌치를 형성하는 것;
    상기 트렌치 내에 제1 산화막을 형성하는 것;
    상기 제1 산화막 상에 제2 산화막을 형성하되, 상기 제2 산화막은 상기 제1 산화막보다 높은 밀도를 갖는 것;
    상기 제2 산화막 상에 제3 산화막을 형성하는 것; 및
    상기 제3 산화막 상에 제공되며, 상기 트렌치를 채우는 절연 패턴을 형성하는 것을 포함하는 반도체 소자 제조방법.
  2. 제 1항에 있어서,
    상기 제3 산화막은 상기 제1 산화막보다 두꺼운 반도체 소자 제조방법.
  3. 제 1항에 있어서,
    상기 제2 산화막은 상기 제1 산화막 및 상기 제3 산화막과 동일한 물질을 포함하는 반도체 소자 제조방법.
  4. 제 1항에 있어서,
    상기 제2 산화막을 형성하는 것은 상기 제1 산화막 상에 열적 산화 공정을 수행하여, 상기 제1 산화막의 상부를 보다 치밀하게 하는 반도체 소자 제조방법.
  5. 제 1항에 있어서,
    제2 산화막은 상기 제1 산화막 및 상기 제3 산화막보다 낮은 습식 식각률을 갖는 반도체 소자 제조방법.
  6. 제 1항에 있어서,
    상기 트렌치는 제1 트렌치 및 상기 제1 트렌치와 다른 폭을 갖는 제2 트렌치를 포함하고,
    상기 제1 트렌치의 바닥면 상의 상기 제1 산화막의 두께는 상기 제2 트렌치의 바닥면 상의 상기 제1 산화막의 두께와 동일 또는 유사한 반도체 소자 제조방법.
  7. 트렌치를 갖는 기판;
    상기 트렌치의 바닥면 및 측벽 상에 제공된 제1 산화물 패턴;
    상기 제1 산화물 패턴 상에 제공되며, 상기 제1 산화물 패턴보다 높은 밀도를 갖는 제2 산화물 패턴;
    상기 제2 산화물 패턴 상에 제공되는 제3 산화물 패턴;
    상기 제3 산화물 패턴 상에 제공되는 질화물 패턴; 및
    상기 질화물 패턴 상에 제공되며, 상기 트렌치 각각을 채우는 절연 패턴을 포함하는 반도체 소자.
  8. 제 7항에 있어서,
    상기 제3 산화막은 상기 제1 산화막보다 두꺼운 반도체 소자 제조방법.
  9. 제 7항에 있어서,
    상기 제2 산화물 패턴은 상기 제1 산화물 패턴 및 상기 제3 산화물 패턴과 동일한 물질을 포함하는 반도체 소자.
  10. 제 7항에 있어서,
    상기 트렌치는 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트렌치를 포함하되,
    상기 제1 트렌치 내에 제공된 제1 산화물 패턴의 두께는 상기 제2 트렌치 내에 제공된 제1 산화물 패턴의 두께와 동일 또는 유사한 레벨을 갖는 반도체 소자.
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