KR20130114484A - 반도체 소자의 제조방법 - Google Patents

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KR20130114484A
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이종명
홍종원
김회승
윤정수
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Abstract

반도체 소자의 제조 방법을 제공한다. 이 방법은 기판 상에 스위칭 소자들을 형성하는 것을 포함한다. 상기 스위칭 소자들을 갖는 기판 상에 하부 구조체를 형성한다. 상기 하부 구조체 상에 하부 도전 막을 형성한다. 상기 하부 도전 막 상에 희생 마스크 패턴들을 형성한다. 상기 희생 마스크 패턴들을 식각 마스크로 이용하여 상기 하부 도전 막을 식각하여 하부 도전 패턴들을 형성한다. 상기 하부 도전 패턴들을 갖는 기판 상에 층간 절연 막을 형성한다. 상기 희생 마스크 패턴들이 노출될 때까지 상기 층간 절연 막을 평탄화하여 층간 절연 패턴들을 형성한다. 상기 노출된 상기 희생 마스크 패턴들을 제거하여 상기 하부 도전 패턴들을 노출시키는 개구부들을 형성한다. 상기 개구부들 내에 상기 하부 도전 패턴들과 자기-정렬된(self-aligned) 상부 도전성 패턴들을 형성한다.

Description

반도체 소자의 제조방법{A method of fabricating a semiconductor device}
본 발명의 기술적 사상은 배선 구조체, 반도체 소자, 이들의 제조방법들, 이들을 채택하는 전자 장치 및 전자 시스템에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 배선들의 선폭들을 줄이기 위한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하려는 기술적 과제는 높은 종횡비를 가지면서 배선 저항을 낮출 수 있는 배선 구조를 갖는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 다른 기술적 과제는 배선들의 저항을 감소시키면서 배선들 사이의 기생 커패시턴스를 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 또 다른 기술적 과제는 전극 상에 자기정렬된 비트라인을 갖는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 기술적 과제는 하부 도전 패턴 상에 추가적인 포토 공정 없이 상부 도전 패턴을 형성할 수 있는 제조 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 또 다른 기술적 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자의 제조방법을 제공한다. 이 방법은 기판 상에 스위칭 소자들을 형성하는 것을 포함한다. 상기 스위칭 소자들을 갖는 기판 상에 하부 구조체를 형성한다. 상기 하부 구조체 상에 하부 도전 막을 형성한다. 상기 하부 도전 막 상에 희생 마스크 패턴들을 형성한다. 상기 희생 마스크 패턴들을 식각 마스크로 이용하여 상기 하부 도전 막을 식각하여 하부 도전 패턴들을 형성한다. 상기 하부 도전 패턴들을 갖는 기판 상에 층간 절연 막을 형성한다. 상기 희생 마스크 패턴들이 노출될 때까지 상기 층간 절연 막을 평탄화하여 층간 절연 패턴들을 형성한다. 상기 노출된 상기 희생 마스크 패턴들을 제거하여 상기 하부 도전 패턴들을 노출시키는 개구부들을 형성한다. 상기 개구부들 내에 상기 하부 도전 패턴들과 자기-정렬된(self-aligned) 상부 도전성 패턴들을 형성한다.
몇몇 실시예들에서, 상기 층간 절연 막은 상기 희생 마스크 패턴들의 상부면들보다 낮은 레벨에 위치하며 상기 희생 마스크 패턴들과 이격된 에어 갭을 갖도록 형성될 수 있다.
다른 실시예에서, 상기 상부 도전 패턴들은 상기 하부 도전 패턴들 보다 낮은 비저항의 도전성 물질을 포함하면서 상기 하부 도전 패턴들 보다 큰 수직 두께를 갖도록 형성될 수 있다.
또 다른 실시예에서, 상기 하부 구조체는 전극들, 상기 전극들 상의 정보 저장 패턴들, 및 상기 전극들 및 상기 정보 저장 패턴들의 측면들을 둘러싸는 절연성의 몰딩 패턴을 포함하도록 형성될 수 있다.
상기 희생 마스크 패턴들을 식각 마스크로 이용하여 상기 절연성의 몰딩 패턴을 부분 식각하여 상기 몰딩 패턴의 상부면 내에 리세스된 영역들을 형성하는 것을 더 포함하되, 상기 리세스된 영역들 내에 상기 층간 절연 막의 일부분이 형성될 수 있다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자의 제조방법을 제공한다. 이 방법은 기판 상에 하부 절연 막을 형성하는 것을 포함한다. 상기 하부 절연 막 상에 하부 도전 막을 형성한다. 상기 하부 도전 막 상에 상기 하부 도전 막의 수직 두께 보다 큰 수직 두께를 갖는 희생 마스크 패턴들을 형성한다. 상기 희생 마스크 패턴들을 식각 마스크로 이용하여 상기 하부 도전 막을 식각하여 하부 도전 패턴들을 형성한다. 상기 희생 마스크 패턴들 및 상기 희생 마스크 패턴들을 갖는 기판 상에 층간 절연 막을 형성한다. 상기 층간 절연 막을 평탄화하여 상기 희생 마스크 패턴들을 노출시키는 층간 절연 패턴들을 형성한다. 상기 노출된 상기 희생 마스크 패턴들을 제거하여 개구부들을 형성한다. 상기 개구부들 내에 상부 도전 패턴들을 형성하여 차례로 적층된 상기 하부 도전 패턴들 및 상기 상부 도전 패턴들을 포함하는 배선 구조체들을 형성한다. 상기 배선 구조체들은 상기 배선 구조체들 사이의 이격 거리 보다 큰 수직 두께를 가질 수 있다.
몇몇 실시예들에서, 상기 상부 도전 패턴들은 상기 배선 구조체들 사이의 이격 거리 보다 큰 수직 두께를 가질 수 있다.
다른 실시예에서, 상기 층간 절연 막은 상기 희생 마스크 패턴들의 상부면들보다 낮은 레벨에 위치하며 상기 희생 마스크 패턴들과 이격된 에어 갭을 갖도록 형성될 수 있다.
또 다른 실시예에서, 상기 상부 도전 패턴들을 형성하는 것은 상기 개구부들을 갖는 기판 상에 상기 개구부들의 바닥면들 및 측벽들을 덮는 제1 상부 도전 막을 형성하고, 상기 제1 상부 도전 막 상에 상기 개구부들을 채우며 상기 하부 도전 패턴들 보다 낮은 비저항을 갖는 제2 상부 도전 막을 형성하고, 상기 층간 절연 패턴들의 상부면들이 노출될 때까지 상기 제2 상부 도전 막 및 상기 제1 상부 도전 막을 평탄화하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 개구부들의 측벽들 상에 스페이서들을 형성하는 것을 더 포함할 수 있다.
상기 스페이서들의 각각은 상부 영역 보다 하부 영역의 폭이 크도록 형성될 수 있다.
상기 희생 마스크 패턴들의 각각은 상부 영역 보다 하부 영역의 폭이 크도록 형성될 수 있다.
또 다른 실시예에서, 상기 희생 마스크 패턴을 제거한 후에, 층간 절연 패턴들을 등방성 식각하여 상기 하부 도전 패턴들의 상부 측면들을 노출시키는 확장된 개구부들을 형성하는 것을 더 포함할 수 있다
또 다른 실시예에서, 상기 하부 도전 패턴들을 형성한 후에, 상기 희생 마스크 패턴들의 측면들 및 상기 하부 도전 패턴들의 측면들 상에 절연성 스페이서들을 형성하는 것을 더 포함할 수 있다.
상기 상부 도전 패턴들 상에 캐핑 패턴들을 형성하는 것을 더 포함하되, 상기 상부 도전 패턴들은 상기 개구부들을 부분적으로 채우도록 형성되고, 상기 캐핑 패턴들은 상기 개구부들의 나머지 부분들 내에 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 높은 종횡비를 가지면서 배선 저항이 낮은 배선 구조체들을 포함하는 반도체 소자 및 그 제조방법을 제공할 수 있다. 상기 배선 구조체들은 차례로 적층된 하부 도전 패턴 및 상부 도전 패턴을 포함할 수 있다. 상기 하부 도전 패턴과 상기 상부 도전 패턴은 서로 다른 반도체 공정에 의하여 형성될 수 있다. 상기 하부 도전 패턴은 사진 및 식각 공정을 이용하여 형성할 수 있고, 상기 상부 도전 패턴은 다마신 공정으로 형성할 수 있다. 상기 상부 도전 패턴은 상기 하부 도전 패턴을 형성하기 위한 마스크 패턴을 이용하며 추가 포토 공정 없는 다마신 공정으로 형성할 수 있다. 상기 하부 도전 패턴은 식각이 용이한 물질을 선택하여 형성할 수 있고, 상기 상부 도전 패턴은 비저항이 낮은 물질을 선택하여 형성할 수 있다. 따라서, 높은 종횡비를 가지면서 배선 저항이 낮은 배선 구조체들을 형성할 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 하부 도전 패턴 및 상기 하부 도전 패턴 상에 형성되며 상기 하부 도전 패턴 보다 큰 폭을 갖는 상부 도전 패턴을 포함하는 배선 구조체들, 이들 배선 구조체들을 갖는 반도체 소자, 및 그 제조방법들을 제공할 수 있다. 상기 하부 도전 패턴은 사진 및 식각 공정을 이용하여 형성할 수 있고, 상기 상부 도전 패턴은 상기 하부 도전 패턴을 형성하기 위한 마스크 패턴을 이용하며 추가 포토 공정 없는 다마신 공정으로 형성하면서 상기 하부 도전 패턴 보다 큰 폭으로 형성할 수 있다. 상기 상부 도전 패턴의 폭을 크게 형성하여 배선 구조체들의 전체 체적을 증가시킬 수 있기 때문에, 배선 구조체들의 저항을 감소시킬 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 상기 배선 구조체들 사이에 위치하는 에어 갭을 갖는 층간 절연 패턴을 포함하는 반도체 소자 및 그 제조방법을 제공할 수 있다. 상기 에어 갭을 갖는 층간 절연 패턴은 상기 배선 구조체들 사이의 기생 커패시턴스를 감소시킬 수 있다. 따라서, 상기 에어 갭을 갖는 층간 절연 패턴으로 인하여, 배선 구조체들의 신호 전송 속도를 향상시킬 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 상부 전극 및 상부 전극 상에 자기 정렬된 비트라인을 갖는 메모리 소자 및 그 제조방법을 제공할 수 있다. 상기 상부 전극 및 상기 비트라인은 상기 배선 구조체들의 상기 하부 도전 패턴 및 상기 상부 도전 패턴으로 형성될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예의 일 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예의 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 흐름도이다.
도 11a 내지 도 11g는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 12a 및 도 12b는 본 발명의 기술적 사상의 일 실시예의 일 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 13a 내지 도 13d는 본 발명의 기술적 사상의 일 실시예의 다른 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 14a 및 도 14b는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 15a 내지 도 15h는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 16a 내지 도 16d는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 17a 내지 도 17g는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 18a 내지 도 18e는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 19는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 평면도이다.
도 20은 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 21은 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 22는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 23a 내지 도 23m는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 24a 내지 도 24e는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 25는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 평면도이다.
도 26은 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다.
도 27a 내지 도 27k는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 28은 본 발명의 기술적 사상의 일 실시예에 따른 메모리 카드를 나타낸 개략도이다.
도 29는 본 발명의 기술적 사상의 일 실시예에 따른 전자 시스템을 나타낸 블록도이다.
도 30은 본 발명의 기술적 사상의 일 실시예에 따른 데이터 저장 장치를 나타낸 블록도이다.
도 31은 본 발명의 기술적 사상의 일 실시예에 따른 전자 장치를 나타낸 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2 내지 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자들을 각각 나타낸 단면도들이다. 도 2 내지 도 9는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 도 1 및 도 2를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에 대하여 설명하기로 한다.
도 1 및 도 2를 참조하면, 기판(1)이 제공될 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(1)은 실리콘 기판일 수 있다. 상기 기판(1) 상에 하부 절연 막(5)이 형성될 수 있다. 상기 하부 절연 막(5)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 하부 절연 막(5) 상에 차례로 적층된 하부 도전 패턴들(15a) 및 상부 도전 패턴들(57a)을 포함하는 배선 구조체들(65a)이 형성될 수 있다. 상기 하부 도전 패턴들(15a)은 제1 수직 두께(H1)를 가질 수 있고, 상기 상부 도전 패턴들(57a)은 상기 제1 수직 두께(H1) 보다 큰 제2 수직 두께(H2)를 가질 수 있다. 상기 상부 도전 패턴들(57a)의 수직 두께(H2)는 상기 배선 구조체들(65a) 사이의 이격 거리(L) 보다 클 수 있다.
상기 하부 도전 패턴들(15a)의 각각은 단일 막 또는 다중 막일 수 있다. 상기 하부 도전 패턴들(15a)의 각각은 폴리 실리콘, 고융점 금속(refractory metal) 계열, 금속 질화물, 텅스텐 또는 알루미늄 중 적어도 어느 하나를 포함할 수 있다. 상기 하부 도전 패턴들(15a)의 각각은 차례로 적층된 제1 하부 도전 패턴(8a), 버퍼 도전 패턴(10a) 및 제2 하부 도전 패턴(12a)을 포함할 수 있다. 예를 들어, 상기 제1 하부 도전 패턴(8a)은 고융점 금속(refractory metal) 계열 또는 금속 질화물을 포함할 수 있다. 예를 들어, 상기 제1 하부 도전 패턴(8a)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 또는 타이타늄 질화물(TiN) 중 어느 하나를 포함하도록 형성될 수 있다. 상기 제2 하부 도전 패턴(12a)은 상기 제1 하부 도전 패턴(8a) 보다 낮은 비저항을 갖는 금속 물질, 예를 들어 텅스텐 또는 알루미늄으로 형성할 수 있다. 상기 버퍼 도전 패턴(10a)은 금속 실리사이드 또는 비정질 실리콘으로 형성될 수 있다. 상기 버퍼 도전 패턴(10a)은 비정질 구조의 물질로 형성될 수 있다.
상기 상부 도전 패턴들(57a)의 각각은 상기 하부 도전 패턴들(15a) 보다 낮은 비저항의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 도전 패턴들(57a)은 구리 또는 알루미늄으로 형성될 수 있다. 상기 상부 도전 패턴들(57a)의 각각은 제2 상부 도전 패턴(54a) 및 상기 제2 상부 도전 패턴(54a)의 바닥 면 및 측면을 덮는 제1 상부 도전 패턴(52a)을 포함할 수 있다. 상기 제1 상부 도전 패턴(52a)은 탄탈륨(Ta) 또는 타이타늄(Ti) 등과 같은 고융점 금속(refractory metal) 또는 탄탈륨 질화물(TaN) 또는 타이타늄 질화물(TiN) 등과 같은 금속 질화물을 포함할 수 있다. 상기 제2 상부 도전 패턴(54a)은 상기 하부 도전 패턴들(15a) 보다 낮은 비저항의 금속 물질, 예를 들어 구리 또는 알루미늄 등으로 형성할 수 있다.
상기 배선 구조체들(65a) 사이에 층간 절연 패턴들(35a)이 형성될 수 있다. 상기 층간 절연 패턴들(35a)은, 평면상에서, 서로 이격된 라인 형상일 수 있다. 상기 층간 절연 패턴들(35a)은 실리콘 산화물 또는 저-유전체(low-k dielectric)로 형성될 수 있다. 상기 저-유전체는 SiOCH 계열의 절연성 물질일 수 있다. 상기 층간 절연 패턴들(35a)의 수평 폭(L))은 상기 층간 절연 패턴들(35a)의 수직 두께(H) 보다 작을 수 있다.
몇몇 실시예들에서, 상기 층간 절연 패턴들(35a) 내에 에어 갭들(air gaps; 30)이 형성될 수 있다. 상기 에어 갭들(30)의 각각은, 평면상에서, 라인 형상일 수 있다. 상기 에어 갭들(30)은 상기 배선 구조체들(65a)의 상부면들 보다 낮은 레벨에 위치할 수 있다. 상기 에어 갭들(30)은 상기 배선 구조체들(65a)의 하부면들 보다 높은 레벨에 위치할 수 있다. 상기 에어 갭들(30)은 상기 배선 구조체들(65a)의 수직 두께(H) 보다 작은 수직 두께(h)를 가질 수 있다. 에어 갭들(30)의 각각은 상기 하부 도전 패턴들(15a) 사이에 위치하는 제1 부분(30a) 및 상기 상부 도전 패턴들(57a) 사이에 위치하는 제2 부분(30b)을 포함할 수 있다. 상기 에어 갭들(30)의 상기 제1 부분(30a)은 상기 하부 도전 패턴들(15a)과 동일한 레벨에 위치하는 부분일 수 있고, 상기 에어 갭들(30)의 상기 제2 부분(30b)은 상기 상부 도전 패턴들(57a)과 동일한 레벨에 위치하는 부분일 수 있다. 상기 에어 갭들(30)의 상기 제1 부분(30a)은 제1 수직 두께(h1)를 갖고, 상기 에어 갭들(30)의 상기 제2 부분(30b)은 상기 제1 수직 두께(h1) 보다 큰 제2 수직 두께(h2)를 가질 수 있다. 상기 에어 갭들(30)의 수직 두께(h)는 상기 층간 절연 패턴들(35a)의 수평 폭(L) 보다 클 수 있다.
상기 층간 절연 패턴들(35a) 및 상기 배선 구조체들(65a)을 갖는 기판 상에 상부 절연 막(70)이 형성될 수 있다. 상기 상부 절연 막(70)은 실리콘 산화물 또는 저-유전체일 수 있다.
다음으로, 도 1 및 도 3을 참조하여 본 발명의 기술적 사상의 일 실시예의 따른 반도체 소자의 일 변형 예에 대하여 설명하기로 한다.
도 1 및 도 3을 참조하면, 기판(1)이 제공될 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 상기 기판(1) 상에 하부 절연 막(5)이 형성될 수 있다.
상기 하부 절연 막(5) 상에 차례로 적층된 하부 도전 패턴들(15a) 및 상부 도전 패턴들(57b)을 포함하는 배선 구조체들(65b)이 형성될 수 있다. 상기 상부 도전 패턴들(57b)은 상기 하부 도전 패턴들(15a)의 폭(W1) 보다 큰 폭(W2)을 가질 수 있다. 상기 상부 도전 패턴들(57b)은 상기 하부 도전 패턴들(15a)의 상부면들 및 상부 측면들을 덮을 수 있다. 상기 상부 도전 패턴들(57b)은 상기 하부 도전 패턴들(15a)의 수직 두께(H1) 보다 큰 수직 두께(H2)를 가질 수 있다. 상기 상부 도전 패턴들(57b)의 각각은 상기 하부 도전 패턴들(15a) 보다 낮은 비저항의 도전성 물질을 포함할 수 있다.
상기 배선 구조체들(65b) 사이에 층간 절연 패턴들(35b)이 형성될 수 있다. 상기 층간 절연 패턴들(35b)은, 평면상에서, 서로 이격된 라인 형상일 수 있다. 상기 층간 절연 패턴들(35b)은 상기 하부 도전 패턴들(15a)과 동일한 레벨에 위치하는 부분에서 제1 수평 폭(L1)을 갖고, 상기 상부 도전 패턴들(57b)과 동일한 레벨에 위치하는 부분에서 상기 제1 수평 폭(L1) 보다 작은 제2 수평 폭(L2)을 가질 수 있다.
상기 배선 구조체들(65b) 및 상기 층간 절연 패턴들(35b)을 갖는 기판 상에 상부 절연 막(70)이 형성될 수 있다.
다음으로, 도 1 및 도 4를 참조하면, 본 발명의 기술적 사상의 일 실시예의 따른 반도체 소자의 다른 변형 예에 대하여 설명하기로 한다.
도 1 및 도 4를 참조하면, 기판(1)이 제공될 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 상기 기판(1) 상에 하부 절연 막(5)이 형성될 수 있다. 도 2에서와 마찬가지로, 상기 하부 절연 막(5) 상에 차례로 적층된 하부 도전 패턴들(15a) 및 상부 도전 패턴들(57a)을 포함하는 배선 구조체들(65a)이 형성될 수 있다.
상기 배선 구조체들(65a) 사이에 위치하며 상기 하부 절연 막(5) 내로 연장된 층간 절연 패턴들(36a)이 형성될 수 있다. 상기 층간 절연 패턴들(36a)은, 평면상에서, 라인 형상일 수 있다. 상기 층간 절연 패턴들(36a)은 상기 각 배선 구조체들(65a) 양 옆에 위치하는 상기 하부 절연 막(5) 내에 형성된 리세스된 영역들(22)을 채울 수 있다. 상기 층간 절연 패턴들(36a)의 하부면들은 상기 하부 도전 패턴들(15a)의 하부면들 보다 낮은 레벨에 위치할 수 있다. 상기 층간 절연 패턴들(36a)의 수직 두께(H')는 상기 배선 구조체들(65a)의 수직 두께(H) 보다 클 수 있다.
상기 층간 절연 패턴들(36a) 내에 에어 갭들(31)이 형성될 수 있다. 상기 배선 구조체들(65a) 및 상기 층간 절연 패턴들(35a)을 갖는 기판 상에 상부 절연 막(70)이 형성될 수 있다.
다음으로, 도 1 및 도 5를 참조하면, 본 발명의 기술적 사상의 일 실시예의 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.
도 1 및 도 5를 참조하면, 기판(1)이 제공될 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 상기 기판(1) 상에 하부 절연 막(5)이 형성될 수 있다. 도 3에서와 마찬가지로, 상기 하부 절연 막(5) 상에 차례로 적층된 하부 도전 패턴들(15a) 및 상부 도전 패턴들(57b)을 포함하는 배선 구조체들(65b이 형성될 수 있다. 상기 상부 도전 패턴들(57b)은 상기 하부 도전 패턴들(15a)의 수평 폭(W1) 보다 큰 수평 폭(W2)을 가질 수 있다.
상기 배선 구조체들(65b) 사이에 위치하며 상기 하부 절연 막(5) 내로 연장된 층간 절연 패턴들(36b)이 형성될 수 있다. 상기 층간 절연 패턴들(36b)은, 평면상에서, 라인 형상일 수 있다. 상기 층간 절연 패턴들(36b)은 상기 각 배선 구조체들(65b) 양 옆에 위치하는 상기 하부 절연 막(5) 내에 형성된 리세스된 영역들(22)을 채울 수 있다. 상기 층간 절연 패턴들(36b)의 하부면들은 상기 하부 도전 패턴들(15a)의 하부면들 보다 낮은 레벨에 위치할 수 있다. 상기 층간 절연 패턴들(36b)은 상기 하부 도전 패턴들(15a)과 동일한 레벨에 위치하는 부분에서 제1 수평 폭(L1)을 갖고, 상기 상부 도전 패턴들(57b)과 동일한 레벨에 위치하는 부분에서 상기 제1 수평 폭(L1) 보다 작은 제2 수평 폭(L2)을 가질 수 있다.
상기 배선 구조체들(65b) 및 상기 층간 절연 패턴들(35b)을 갖는 기판 상에 상부 절연 막(70)이 형성될 수 있다.
다음으로, 도 1 및 도 6을 참조하면, 본 발명의 기술적 사상의 일 실시예의 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.
도 1 및 도 6을 참조하면, 기판(1)이 제공될 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 상기 기판(1) 상에 하부 절연 막(5)이 형성될 수 있다.
상기 하부 절연 막(5) 상에 서로 이격된 라인 형상의 배선 구조체들(165)이 형성될 수 있다. 상기 배선 구조체들(165) 사이에 층간 절연 패턴들(135a)이 형성될 수 있다.
상기 배선 구조체들(165)의 각각은 하부 도전 패턴(115a), 상기 하부 도전 패턴(115a) 상의 상부 도전 패턴(157a) 및 상기 상부 도전 패턴(157a)의 측면 상의 스페이서(145a)을 포함할 수 있다. 상기 하부 도전 패턴(115a) 및 상기 상부 도전 패턴(157a)은 차례로 적층될 수 있다. 상기 스페이서(145a)는 상기 하부 도전 패턴(115a)의 상부면 상에 형성되며 상기 상부 도전 패턴(157a)의 측면을 덮을 수 있다.
상기 배선 구조체들(165)의 각각은 상기 상부 도전 패턴(157a) 및 상기 스페이서(145a)가 위치하는 부분에서, 하부면의 폭(D1)이 상부면의 폭(D2) 보다 클 수 있다. 상기 배선 구조체들(165)의 각각은 상기 상부 도전 패턴(157a) 및 상기 스페이서(145a)가 위치하는 부분에서, 상부면으로부터 하부면으로 갈수록 점점 폭이 증가할 수 있다.
상기 하부 도전 패턴(115a)은 단일 막 또는 다중 막일 수 있다. 예를 들어, 상기 하부 도전 패턴(115a)은, 도 2에서와 같이, 차례로 적층된 제1 하부 도전 패턴(108a), 버퍼 도전 패턴(110a) 및 제2 하부 도전 패턴(112a)을 포함할 수 있다.
상기 상부 도전 패턴(157a)은 상기 하부 도전 패턴(115a) 보다 낮은 비저항의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 도전 패턴(157a)은 구리 또는 알루미늄으로 형성될 수 있다. 상기 상부 도전 패턴(157a)은 제2 상부 도전 패턴(154a) 및 상기 제2 상부 도전 패턴(154a)의 바닥 면 및 측면을 덮는 제1 상부 도전 패턴(152a)을 포함할 수 있다. 상기 제1 상부 도전 패턴(152a)은 탄탈륨(Ta) 또는 타이타늄(Ti) 등과 같은 고융점 금속(refractory metal) 또는 탄탈륨 질화물(TaN) 또는 타이타늄 질화물(TiN) 등과 같은 금속 질화물을 포함할 수 있다. 상기 제2 상부 도전 패턴(154a)은 상기 하부 도전 패턴(115a) 보다 낮은 비저항의 금속 물질, 예를 들어 구리 또는 알루미늄 등으로 형성할 수 있다.
몇몇 실시예들에서, 상기 상부 도전 패턴(157a)은 하부면 보다 큰 폭을 갖는 상부면을 가질 수 있다. 상기 상부 도전 패턴(157a)은 하부면의 폭(D3) 보다 상부면의 폭(D4)이 클 수 있다. 다른 실시예에서, 상기 상부 도전 패턴(157a)은 하부면과 상부면의 폭이 실질적으로 동일할 수 있다.
상기 하부 도전 패턴(115a)은 상기 상부 도전 패턴(157a)의 상부면의 폭(D4) 보다 큰 폭(D1)을 가질 수 있다.
상기 스페이서(145a)는 상부 끝부분에서의 폭(t2) 보다 하부 끝부분에서의 폭(t1)이 클 수 있다. 상기 스페이서(145a)는 상부 영역으로부터 하부 영역으로 갈수록 폭이 증가하는 부분을 포함할 수 있다. 상기 스페이서(145a)는 상부의 폭(t2) 보다 하부의 폭(t1)이 클 수 있다.
몇몇 실시예들에서, 상기 스페이서(145a)는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 스페이서(145a)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물(SiON)으로 형성할 수 있다.
다른 실시예에서, 상기 스페이서(145a)는 도전성 물질로 형성할 수 있다. 예를 들어, 상기 스페이서(145a)는 폴리 실리콘, 금속 또는 금속 질화물 등으로 형성할 수 있다. 예를 들어, 상기 스페이서(145a)는 폴리 실리콘, 탄탈륨, 타이타늄, 탄타륨 질화물 또는 타이타늄 질화물 중 어느 하나를 포함하도록 형성할 수 있다.
상기 층간 절연 패턴들(135a) 내에 에어 갭들(130)이 형성될 수 있다. 상기 에어 갭들(130)은 상기 배선 구조체들(165) 사이에 위치하며 상기 배선 구조체들(165)과 이격될 수 있다. 상기 층간 절연 패턴들(135a)은 상기 하부 도전 패턴들(115a)과 동일한 레벨에 위치하는 부분의 폭(d1) 보다 상부면의 폭(d2)이 클 수 있다. 상기 층간 절연 패턴(135a)은 상기 상부 도전 패턴들(157a)과 동일한 레벨에 위치하는 부분에서 하부 영역으로부터 상부 영역으로 갈수록 폭이 증가할 수 있다.
상기 배선 구조체들(165) 및 상기 층간 절연 패턴들(135a)을 갖는 기판 상에 상부 절연 막(70)이 형성될 수 있다.
다른 실시예에서, 상기 층간 절연 패턴들(135a)은 도 7에서와 같이, 상기 하부 절연 막(5) 내로 연장된 부분을 갖는 층간 절연 패턴들(136a)로 변형될 수 있다. 따라서, 도 7에서와 같이, 변형된 층간 절연 패턴들(136a)은 상기 배선 구조체들(165) 보다 낮은 레벨에 위치하는 하부면들을 가질 수 있다.
다음으로, 도 1 및 도 8을 참조하면, 본 발명의 기술적 사상의 일 실시예의 따른 반도체 소자의 또 다른 변형 예에 대하여 설명하기로 한다.
도 1 및 도 8을 참조하면, 기판(1)이 제공될 수 있다. 상기 기판(1) 상에 하부 절연 막(5)이 형성될 수 있다.
상기 하부 절연 막(5) 상에 배선 구조체들(265a)이 형성될 수 있다. 평면상에서, 상기 배선 구조체들(265a)은 서로 이격된 라인 형상일 수 있다. 상기 배선 구조체들(265a) 사이에 층간 절연 패턴들(235a)이 형성될 수 있다.
상기 배선 구조체들(265a)의 각각은 차례로 적층된 하부 도전 패턴(215), 상부 도전 패턴(257a) 및 캐핑 패턴(260)을 포함할 수 있다. 또한, 상기 배선 구조체들(265)의 각각은 상기 하부 도전 패턴(215)의 측면, 상기 상부 도전 패턴(257a)의 측면 및 상기 캐핑 패턴(260)의 측면 상의 스페이서(225a)을 포함할 수 있다.
상기 상부 도전 패턴(257a)은 상기 하부 도전 패턴(215) 보다 낮은 비저항의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 도전 패턴(215)은 고융점 금속(refractory metal) 계열, 금속 질화물 또는 폴리 실리콘을 포함할 수 있고, 상기 상부 도전 패턴(257a)은 상기 하부 도전 패턴들(215a)에 비하여 비저항이 낮은 금속 물질, 예를 들어 구리 또는 알루미늄을 포함할 수 있다.
상기 상부 도전 패턴(257a)은 제2 상부 도전 패턴(254a) 및 상기 제2 상부 도전 패턴(254a)의 하부면 및 측면을 덮는 제1 상부 도전 패턴(251a)을 포함할 수 있다. 상기 제1 상부 도전 패턴(252a)은 고융점 금속(refractory metal) 계열 또는 금속 질화물 등과 같은 물질로 형성된 배리어 막일 수 있다. 상기 제2 상부 도전 패턴(254a)은 상기 배선 구조체(265)의 전체 저항을 낮추기 위하여 저-저항 물질, 예를 들어 구리 또는 알루미늄으로 형성될 수 있다.
상기 캐핑 패턴(260)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 캐핑 패턴(265)은 실리콘 질화물 또는 실리콘 산질화물(SiON)으로 형성될 수 있다.
상기 스페이서(225a)는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 스페이서(225a)는 실리콘 질화물 또는 실리콘 산질화물(SiON)으로 형성될 수 있다.
평면상에서, 상기 층간 절연 패턴들(235a)은 서로 이격된 라인 형상일 수 있다. 상기 층간 절연 패턴들(235a)은 상기 스페이서(225a) 및 상기 캐핑 패턴(260)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 스페이서(225a) 및 상기 캐핑 패턴(260)은 실리콘 질화물 또는 실리콘 산질화물(SiON)으로 형성될 수 있고, 상기 층간 절연 패턴들(235a)은 실리콘 산화물 또는 저-유전체로 형성될 수 있다.
상기 배선 구조체들(265a) 및 상기 층간 절연 패턴들(235a)을 덮는 상부 절연 막(70)이 형성될 수 있다.
다른 실시예에서, 상기 층간 절연 패턴들(235a) 및 상기 스페이서들(225a)은 도 9에서와 같이 변형될 수 있다. 도 9를 참조하면, 변형된 층간 절연 패턴들(236a)은 상기 배선 구조체들(265) 사이에 위치하며 상기 하부 절연 막(5) 내로 연장된 부분을 포함할 수 있다. 상기 변형된 층간 절연 패턴들(236a)은 상기 배선 구조체들(265) 사이에 위치하며 상기 하부 절연 막(5)의 리세스된 영역들(222)을 채우도록 연장될 수 있다. 상기 변형된 층간 절연 패턴들(236a)은 상기 배선 구조체들(265) 보다 낮은 레벨에 위치하는 하부면들을 가질 수 있다.
변형된 스페이서들(226a)은 차례로 적층된 상기 하부 도전 패턴(215), 상기 상부 도전 패턴(257a) 및 상기 캐핑 패턴(260)의 측면들과 상기 변형된 층간 절연 패턴들(236a)의 측면들 사이에 개재되면서, 상기 변형된 층간 절연 패턴들(236a)과 상기 하부 절연 막(5)의 상기 리세스된 영역들(222)의 측면들 사이로 연장될 수 있다. 따라서, 상기 변형된 스페이서들(226a)은 차례로 적층된 상기 하부 도전 패턴(215), 상기 상부 도전 패턴(257a) 및 상기 캐핑 패턴(260)의 측면들을 덮고, 상기 변형된 층간 절연 패턴들(236a)의 측면들을 덮을 수 있다.
상기 변형된 스페이서들(226a)을 포함하는 배선 구조체들(265b)에서, 상기 변형된 스페이서들(226a)의 하부 끝부분들은 상기 하부 도전 패턴들(215) 보다 낮은 레벨에 위치할 수 있다.
다음으로, 도 10, 도 11a 내지 도 11g, 도 12a, 도 12b, 도 13a 내지 도 13d, 도 14a, 도 14b, 도 15a 내지 도 15h, 도 16a 내지 도 16d, 도 17a 내지 도 17g 및 도 18a 내지 도 18d를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 및 그 변형 예들의 제조 방법들에 대하여 설명하기로 한다. 도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자들의 제조 방법들을 설명하기 위한 공정 흐름도이고, 도 11a 내지 도 11g, 도 12a, 도 12b, 도 13a 내지 도 13d, 도 14a, 도 14b, 도 15a 내지 도 15h, 도 16a 내지 도 16d, 도 17a 내지 도 17g 및 도 18a 내지 도 18d은 도 1의 I-I'선을 따라 취해진 단면도들이다.
우선, 도 1, 도 10, 도 11a 내지 도 11g를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1, 도 10 및 도 11a를 참조하면, 기판(1)을 준비할 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 상기 기판(1)은 실리콘 기판일 수 있다. 상기 기판(1) 상에 하부 절연 막(5)을 형성할 수 있다. (S5) 상기 하부 절연 막(5)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 절연 막(5) 상에 하부 도전 막(15)을 형성할 수 있다. (S10) 상기 하부 도전 막(15)은 건식 식각 공정으로 식각할 수 있는 물질 막으로 형성될 수 있다. 상기 하부 도전 막(15)은 단일 막 또는 다중 막으로 형성될 수 있다. 상기 하부 도전 막(15)은 차례로 적층된 제1 하부 도전 막(8), 버퍼 도전 막(10) 및 제2 하부 도전 막(12)을 포함할 수 있다. 상기 제1 하부 도전 막(8)은 상기 제2 하부 도전 막(12)의 확산을 방지할 수 있는 배리어 역할을 하는 배리어 막일 수 있다. 예를 들어, 상기 제1 하부 도전 막(8)은 고융점 금속(refractory metal) 계열 또는 금속 질화물을 포함할 수 있다. 예를 들어, 상기 제1 하부 도전 막(8)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 또는 타이타늄 질화물(TiN) 중 어느 하나를 포함하도록 형성될 수 있다. 상기 제2 하부 도전 막(12)은 상기 제1 하부 도전 막(8) 보다 낮은 비저항을 갖는 금속 물질, 예를 들어 텅스텐 또는 알루미늄으로 형성할 수 있다. 상기 버퍼 도전 막(10)은 금속 실리사이드 또는 비정질 실리콘으로 형성될 수 있다. 상기 버퍼 도전 막(10)은 비정질 구조의 물질로 형성될 수 있다. 상기 제2 하부 도전 막(12)의 저항을 낮추기 위하여, 상기 버퍼 도전 막(10)은 비정질 구조의 물질로 형성할 수 있다. 예를 들어, 상기 제2 하부 도전 막(12)은 결정질 구조의 상기 제1 하부 도전 막(8)과 접촉하며 형성되는 것 보다 비정질 구조의 상기 버퍼 도전 막(10)과 접촉하며 형성되는 것이 보다 낮은 비저항을 가질 수 있다. 예를 들어, 상기 제2 하부 도전 막(12)은 결정질 구조의 상기 제1 하부 도전 막(8)과 접촉하며 형성되는 것 보다 비정질 구조의 상기 버퍼 도전 막(10)과 접촉하며 형성되는 것이 큰 그레인 크기를 가질 수 있다. 예를 들어, 텅스텐은 보다 큰 그레인을 갖는 결정질일 경우에, 보다 낮은 비저항을 가질 수 있다. 상기 제2 하부 도전 막(12)은 비정질 구조의 텅스텐 실리사이드 또는 비정질 구조의 실리콘으로 형성할 수 있다.
도 1, 도 10 및 도 11b를 참조하면, 상기 하부 도전 막(15) 상에 희생 마스크 패턴들(20)을 형성할 수 있다. (S15) 상기 희생 마스크 패턴들(20)은 서로 이격된 라인 형상들일 수 있다. 상기 희생 마스크 패턴들(20)은 실리콘 질화물로 형성될 수 있다.
상기 희생 마스크 패턴들(20)을 식각 마스크로 이용하여, 상기 하부 도전 막(15)을 식각하여 하부 도전 패턴들(15a)을 형성할 수 있다. (S20) 상기 하부 도전 패턴들(15a)은 상기 희생 마스크 패턴들(20) 하부에 형성되며 상기 희생 마스크 패턴들(20)의 측면들과 수직적으로 정렬된 측면들을 가질 수 있다. 상기 하부 도전 패턴들(15a)은 서로 이격된 라인 형태일 수 있다. 상기 하부 도전 패턴들(15a)의 각각은 차례로 적층된 제1 하부 도전 패턴(8a), 버퍼 도전 패턴(10a) 및 제2 하부 도전 패턴(12a)을 포함할 수 있다. 상기 희생 마스크 패턴들(20) 사이 및 상기 하부 도전 패턴들(15a) 사이의 공간(space; 21)은 수평 폭(L) 보다 수직 깊이(H)가 클 수 있다.
도 1, 도 10 및 도 11c를 참조하면, 층간 절연 막(35)을 형성할 수 있다. (S25) 상기 층간 절연 막(35)은 상기 하부 도전 패턴들(15a)을 갖는 기판 상에 형성될 수 있다. 상기 층간 절연 막(35)은 화학 기상 증착 법, 원자층 증착 법 또는 스핀 온(spin-on) 방법 등으로 형성될 수 있다.
상기 층간 절연 막(35)은 상기 희생 마스크 패턴들(20)과 다른 물질로 형성될 수 있다. 상기 층간 절연 막(35)은 상기 희생 마스크 패턴들(20)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 희생 마스크 패턴들(20)은 실리콘 질화물로 형성하고, 상기 층간 절연 막(35)은 실리콘 산화물 또는 저-유전체(low-k dielectric)로 형성될 수 있다. 상기 저-유전체는 SiOCH 계열의 절연성 물질일 수 있다.
몇몇 실시예들에서, 상기 층간 절연 막(35)은 상기 희생 마스크 패턴들(20)의 측면들 사이에 위치하는 에어 갭(air gap; 30)을 포함할 수 있다. 상기 에어 갭(30)은 상기 희생 마스크 패턴들(20) 사이에 위치하는 부분 및 상기 하부 도전 패턴들(15a) 사이에 위치하는 부분을 포함할 수 있다. 상기 에어 갭(30)은 상기 희생 마스크 패턴들(20)의 상부면들 보다 낮은 레벨에 위치하면서 상기 하부 도전 패턴들(15a) 및 상기 희생 마스크 패턴들(20)과 이격될 수 있다. 평면상에서, 상기 에어 갭(30)은 라인 형상일 수 있다.
도 1, 도 10 및 도 11d를 참조하면, 상기 층간 절연 막(35)을 평탄화하여 상기 희생 마스크 패턴들(20)을 노출시킬 수 있다. (S30) 상기 평탄화된 층간 절연 막은 층간 절연 패턴들(35a)으로 명명할 수 있다. 상기 평탄화는 화학 기계적 연마 공정 및/또는 에치 백 공정으로 진행할 수 있다. 상기 에어 갭(30)은 상기 층간 절연 패턴들(35a) 내에 위치할 수 있다.
도 1, 도 10 및 도 11e를 참조하면, 상기 노출된 희생 마스크 패턴들(20)을 제거하여 상기 하부 도전 패턴들(15a)을 노출시키는 개구부들(40)을 형성할 수 있다. (S35) 상기 노출된 희생 마스크 패턴들(20)을 제거하는 것은 상기 노출된 희생 마스크 패턴들(20)을 습식 식각 공정 또는 건식 식각 공정으로 식각하는 것을 포함할 수 있다. 상기 개구부들(40)은 서로 이격된 라인 형상들일 수 있다. 상기 개구부들(40)은 서로 이격된 트렌치들일 수 있다.
도 1, 도 10 및 도 11f를 참조하면, 상기 개구부들(40)을 갖는 기판 상에 상부 도전 막(57)을 형성할 수 있다. 상기 상부 도전 막(57)은 상기 하부 도전 패턴들(15a) 보다 낮은 비저항을 갖는 금속 물질을 포함할 수 있다. 상기 상부 도전 막(57)은 제1 상부 도전 막(52) 및 상기 제1 상부 도전 막(52) 상의 제2 상부 도전 막(54)을 포함할 수 있다. 상기 제1 상부 도전 막(52)은 상기 개구부들(40)을 갖는 기판 상에 콘포멀하게 형성될 수 있다. 상기 제1 상부 도전 막(52)은 상기 개구부들(40)의 바닥면들 및 측벽들을 덮을 수 있다. 상기 제2 상부 도전 막(54)은 상기 제1 상부 도전 막(52) 상에 상기 개구부들(40)을 채우도록 형성될 수 있다.
상기 제1 상부 도전 막(52)은 상기 제2 상부 도전 막(54)의 확산을 방지하거나, 또는 상기 제2 상부 도전 막(54)과 상기 하부 도전 패턴들(15a) 사이의 반응을 방지하는 역할을 하는 배리어 막일 수 있다. 또는, 상기 제1 상부 도전 막(52)은 상기 제2 상부 도전 막(54)을 형성하기 위한 씨드 층(seed layer)일 수 있다. 예를 들어, 상기 제1 상부 도전 막(54)은 탄탈륨 등과 같은 씨드 층 또는 확산 방지층으로 형성될 수 있다. 상기 제2 상부 도전 막(54)은 상기 하부 도전 패턴들(15a) 보다 낮은 비저항의 도전성 물질, 예를 들어 구리 또는 알루미늄으로 형성될 수 있다.
도 1, 도 10 및 도 11g를 참조하면, 상기 층간 절연 패턴들(35a)의 상부면이 노출될 때까지 상기 상부 도전 막(57)을 평탄화하여, 상기 개구부들(40) 내에 한정된 상부 도전 패턴들(57a)을 형성할 수 있다. 상기 상부 도전 패턴들(57a)은 상기 하부 도전 패턴들(15a)을 형성한 이후에, 포토 공정이 이용되지 않으면서 형성될 수 있다. 상기 상부 도전 패턴들(57a)은 상술한 바와 같이 상기 하부 도전 패턴들(15a)을 형성하기 위한 상기 희생 마스크 패턴들(20)을 이용하는 다마신 공정으로 형성하기 때문에, 상기 하부 도전 패턴들(15a)을 형성한 이후에 추가적인 포토 공정 없이 형성할 수 있다.
상기 상부 도전 패턴들(57a)은 상기 하부 도전 패턴들(15a) 상에 자기정렬 될 수 있다. 상기 상부 도전 패턴들(57a)의 각각은 제2 상부 도전 패턴(54a) 및 상기 제2 상부 도전 패턴(54a)의 바닥 면 및 측면을 덮는 제1 상부 도전 패턴(52a)을 포함할 수 있다. 차례로 적층된 상기 하부 도전 패턴들(15a) 및 상기 상부 도전 패턴들(57a)은 배선 구조체들(65a)을 형성할 수 있다.
상기 배선 구조체들(65a)은 서로 이격된 라인 형상들일 수 있다. 상기 에어 갭(30)은 상기 배선 구조체들(65a) 사이에 위치할 수 있다. 상기 에어 갭(30)은 상기 하부 도전 패턴들(15a)과 동일한 레벨에 위치하는 제1 부분 및 상기 상부 도전 패턴들(57a)과 동일한 레벨에 위치하는 제2 부분을 가질 수 있다. 상기 에어 갭(30)은 배선 구조체들(65a)과 이격되며 상기 배선 구조체들(65a)의 상부면들 보다 낮은 레벨에 위치할 수 있다. 상기 에어 갭(30)을 형성함으로 인하여, 상기 배선 구조체들(65a) 사이의 기생 커패시턴스(parasitic capacitance)를 감소시킬 수 있다. 따라서, 상기 배선 구조체들(65a)의 신호 전송 속도를 향상시킬 수 있다.
이어서, 도 2를 다시 참조하면, 상기 배선 구조체들(65a)을 갖는 기판 상에 상부 절연 막(70)을 형성할 수 있다. 상기 상부 절연 막(70)은 실리콘 산화물 또는 저-유전체로 형성할 수 있다.
상기 배선 구조체들(65a)의 수직 두께(H)는 상기 배선 구조체들(65a) 사이의 이격 거리(L) 보다 클 수 있다. 상기 하부 도전 패턴들(15a)은 제1 수직 두께(H1)를 가질 수 있고, 상기 상부 도전 패턴들(57a)은 상기 제1 수직 두께(H1) 보다 큰 제2 수직 두께(H2)를 가질 수 있다. 상기 상부 도전 패턴들(57a)의 수직 두께(H2)는 상기 배선 구조체들(65a) 사이의 이격 거리(L) 보다 클 수 있다.
다음으로, 도 1, 도 10, 도 12a 및 도 12b를 참조하여 본 발명의 기술적 사상의 일 실시예의 일 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1, 도 10 및 도 12a를 참조하면, 도 10 및 도 11a 내지 도 11e에서 설명한 것과 같이, 기판 상에 하부 절연 막을 형성하고, (S5), 하부 도전 막을 형성하고, (S10), 희생 마스크 패턴들을 형성하고, (S15) 상기 하부 도전 막을 식각하여 하부 도전 패턴들(15a)을 형성하고, (S20) 층간 절연 막을 형성하고, (S25) 상기 층간 절연 막을 평탄화하여 희생 마스크 패턴들을 노출시키고, (S30) 상기 희생 마스크 패턴들을 제거하여 개구부들을 형성할 수 있다. (S35) 상기 평탄화된 층간 절연 막은 층간 절연 패턴들(35a)로 명명할 수 있다.
상기 층간 절연 패턴들(35a)을 등방성 식각하여 상기 개구부들의 폭을 확장시킬 수 있다. 따라서, 확장된 개구부들(enlarged opening; 40a)은 상기 하부 도전성 패턴들(15a)의 폭(W1) 보다 큰 폭(W2)을 가질 수 있다. 상기 확장된 개구부들(40a)로 인하여, 상기 층간 절연 패턴들(35a)은 상/하부 폭이 다른 층간 절연 패턴들(35b)로 형성될 수 있다. 예를 들어, 상기 층간 절연 패턴들(35b)은 상기 하부 도전 패턴들(15a)과 동일한 레벨에 위치하는 부분에서 제1 수평 폭(L1)을 갖고, 상기 확장된 개구부들(40a)과 동일한 레벨에 위치하는 부분에서 상기 제1 수평 폭(L1) 보다 작은 제2 수평 폭(L2)을 가질 수 있다.
상기 확장된 개구부들(40a)은 상기 하부 도전성 패턴들(15a)의 상부면들을 노출시킴과 아울러, 상기 하부 도전성 패턴들(15a)의 상부 측면들을 노출시킬 수 있다. 상기 확장된 개구부들(40)은 상기 하부 도전성 패턴들(15a)의 상부 끝 부분들의 상부면 및 측면을 노출시킬 수 있다.
몇몇 실시예들에서, 상기 층간 절연 패턴들(35a) 내에 에어 갭(30)이 형성될 수 있다. 또한, 상기 에어 갭(30)은 상기 확장된 개구부들(40a) 사이에 위치하는 제1 부분 및 상기 하부 도전 패턴들(15a) 사이에 위치하는 제2 부분을 포함할 수 있다.
도 1 및 도 12b를 참조하면, 상기 확장된 개구부들(40a)을 갖는 기판 상에 상부 도전 막(57)을 형성할 수 있다. 상기 상부 도전 막(57)을 형성하는 것은 상기 확장된 개구부들(40a)을 갖는 기판 상에 제1 상부 도전 막(52)을 콘포멀하게 형성하고, 상기 제1 상부 도전 막(52) 상에 상기 확장된 개구부들(40a)을 채우는 제2 상부 도전 막(54)을 형성하는 것을 포함할 수 있다.
이어서, 도 3을 다시 참조하면, 상기 층간 절연 패턴들(35a)이 노출될 때까지 상기 상부 도전 막(57)을 평탄화하여, 상부 도전 패턴들(57b)을 형성할 수 있다. 상기 상부 도전 패턴들(57b)은 상기 하부 도전 패턴들(15a)의 폭(W1) 보다 큰 폭(W2)을 갖도록 형성될 수 있다. 상기 상부 도전 패턴들(57b)은 상기 하부 도전 패턴들(15a)의 상부면 및 상부 측면들과 직접적으로 접촉할 수 있다. 따라서, 상기 상부 도전 패턴들(57b)과 상기 하부 도전 패턴들(15a) 사이의 접촉 저항을 감소시킬 수 있다.
상기 상부 도전 패턴들(57b) 및 상기 하부 도전 패턴들(15a)은 배선 구조체들(65b)을 형성할 수 있다. 상기 배선 구조체들(65b)을 갖는 기판 상에 상부 절연 막(70)을 형성할 수 있다.
다음으로, 도 1, 도 10, 도 13a 내지 도 13d를 참조하여 본 발명의 기술적 사상의 일 실시예의 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1, 도 10 및 도 13a를 참조하면, 기판(1) 상에 하부 절연 막(5)을 형성할 수 있다. (S5) 상기 하부 절연 막(5) 상에 하부 도전 막을 형성할 수 있다. (S10) 상기 하부 도전 막 상에 희생 마스크 패턴들(20)을 형성할 수 있다. (S15) 상기 희생 마스크 패턴들(20)을 식각 마스크로 이용하여, 상기 하부 도전 막을 식각하여 하부 도전 패턴들(15a)을 형성할 수 있다. (S20) 더 나아가, 상기 희생 마스크 패턴들(20)을 식각 마스크로 이용하여 상기 하부 절연 막(5)을 부분 식각하여 상기 하부 절연 막(5) 내에 리세스된 영역들(22)을 형성할 수 있다.
도 1, 도 10 및 도 13b를 참조하면, 상기 리세스된 영역들(22)을 갖는 기판 상에 층간 절연 막을 형성할 수 있다. (S25) 이어서, 상기 희생 마스크 패턴들(20)이 노출될 때까지 상기 층간 절연 막을 평탄화할 수 있다. (S30) 상기 평탄화된 층간 절연 막은 층간 절연 패턴들(36a)로 명명할 수 있다.
몇몇 실시예들에서, 상기 층간 절연 패턴들(36a) 내에 에어 갭들(31)이 형성될 수 있다. 상기 에어 갭들(31)은 상기 희생 마스크 패턴들(20) 사이에 위치하는 부분 및 상기 하부 도전 패턴들(15a) 사이에 위치하는 부분을 포함할 수 있다. 상기 에어 갭들(31)의 수직 높이는 상기 하부 절연 막(5)의 상기 리세스된 영역들(22)의 깊이에 영향을 받을 수 있다. 따라서, 상기 리세스된 영역들(22)의 깊이가 커질수록 기생 커패시턴스를 감소시키기 위한 상기 에어 갭들(31)의 수직 높이를 증가시킬 수 있다.
도 1, 도 10 및 도 13c를 참조하면, 상기 노출된 희생 마스크 패턴들(20)을 선택적으로 제거하여 개구부들(40)을 형성할 수 있다. (S35) 상기 개구부들(40)은 상기 하부 도전 패턴들(15a)을 노출시킬 수 잇다.
도 1, 도 10 및 도 13d를 참조하면, 도 11f에서와 마찬가지로, 상기 개구부들(40)을 갖는 기판 상에 상부 도전 막(57)을 형성할 수 있다.
도 4를 다시 참조하면, 상기 상부 도전 막(57)을 평탄화하여, 상기 개구부들(40) 내에 한정된 상부 도전 패턴들(57a)을 형성할 수 있다. 이어서, 상기 상부 도전 패턴들(57a)을 갖는 기판 상에 상부 절연 막(70)을 형성할 수 있다.
다음으로, 도 1, 도 10, 도 14a 및 도 14b를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1, 도 10 및 도 14a를 참조하면, 도 13c에서 설명한 것과 같이 상기 층간 절연 패턴들(36a) 사이에 위치하는 개구부들(40)을 갖는 기판을 준비할 수 있다. 이어서, 상기 개구부들(40)의 폭을 확장할 수 있다. 예를 들어, 도 12a에서 설명한 것과 같이, 상기 층간 절연 패턴들(36a)을 등방성 식각하여 확장된 개구부들(40a)을 형성할 수 있다. 상기 확장된 개구부들(40a)에 의하여, 상기 층간 절연 패턴들(36a)은 하부 영역 보다 상부 영역의 폭이 작은 층간 절연 막(36b)으로 형성될 수 있다.
도 13c에서 설명한 것과 같이, 상기 층간 절연 패턴들(36b) 내에 상기 에어 갭들(31)이 위치할 수 있다. 또한, 상기 에어 갭들(31)은 상기 확장된 개구부들(40a) 사이에 위치할 수 있다.
도 1, 도 10 및 도 14b를 참조하면, 상기 확장된 개구부들(40a)을 갖는 기판 상에 상부 도전 막(57)을 형성할 수 있다.
도 5를 다시 참조하면, 상기 층간 절연 패턴들(36a)이 노출될 때까지 상기 상부 도전 막(57)을 평탄화하여 상기 확장된 개구부들(40a) 내에 상부 도전 패턴들(57a)을 형성할 수 있다. (S40)
다음으로, 도 10, 도 15a 내지 도 15h를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1, 도 10 및 도 15a를 참조하면, 기판(1)을 준비할 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 상기 기판(1) 상에 하부 절연 막(5)을 형성할 수 있다. (S5) 상기 하부 절연 막(5)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 절연 막(5) 상에 하부 도전 막(115)을 형성할 수 있다. (S10) 상기 하부 도전 막(115)은 다중 막일 수 있다. 예를 들어, 상기 하부 도전 막(115)은, 도 11a에서 설명한 것과 같이, 차례로 적층된 제1 하부 도전 막(108), 버퍼 도전 막(110) 및 제2 하부 도전 막(112)을 포함할 수 있다.
상기 하부 도전 막(115) 상에 희생 마스크 패턴들(120)을 형성할 수 있다. (S15) 상기 희생 마스크 패턴들(120)을 형성하는 것은 상기 하부 도전 막(115) 상에 희생 물질 막을 형성하고, 상기 희생 물질 막을 패터닝하는 것을 포함할 수 있다.
상기 희생 마스크 패턴들(120)은, 평면상에서, 서로 이격된 라인 형상일 수 있다. 상기 희생 마스크 패턴들(120)의 각각은 하부면의 폭(D1) 보다 상부면의 폭(D2)이 클 수 있다. 상기 희생 마스크 패턴들(120)의 각각은 상부면 보다 하부면의 폭이 클 수 있다. 상기 희생 마스크 패턴들(120)의 각각은 상부면으로부터 하부면으로 갈수록 점점 폭이 커질 수 있다. 상기 희생 마스크 패턴들(120)의 각각은 상부 영역 보다 하부 영역이 큰 폭을 갖도록 경사진 측면을 가질 수 있다. 상기 희생 마스크 패턴들(120) 사이의 공간(121)은 하부 영역의 폭(d1) 보다 상부 영역의 폭(d2)이 클 수 있다.
도 1, 도 10 및 도 15b를 참조하면, 상기 희생 마스크 패턴들(120)을 식각 마스크로 이용하여 상기 하부 도전 막(115)을 식각하여 하부 도전 패턴들(115a)을 형성할 수 있다. (S20) 상기 하부 도전 패턴들(115a)은 상기 희생 마스크 패턴들(120)의 상부면들 보다 큰 폭을 가질 수 있다. 상기 하부 도전 패턴들(115a)의 각각은 차례로 적층된 제1 하부 도전 패턴(108a), 버퍼 도전 패턴(110a) 및 제2 하부 도전 패턴(112a)을 포함할 수 있다.
도 1, 도 10 및 도 15c를 참조하면, 상기 하부 도전 패턴들(115a)을 갖는 기판 상에 층간 절연 막(135)을 형성할 수 있다. (S25) 상기 층간 절연 막(135)은 실리콘 산화물 또는 저-유전체로 형성할 수 있다.
몇몇 실시예들에서, 상기 층간 절연 막(135)은 에어 갭들(130)을 포함할 수 있다. 상기 에어 갭들(130)은, 평면상에서, 서로 이격된 라인 형상일 수 있다. 상기 에어 갭들(130)은 상기 희생 마스크 패턴들(120) 사이 및 상기 하부 도전 패턴들(115a) 사이에 위치할 수 있다. 상기 에어 갭들(130)은 상기 희생 마스크 패턴들(120)의 상부면들 보다 낮은 레벨에 위치할 수 있다.
도 1, 도 10 및 도 15d를 참조하면, 상기 희생 마스크 패턴들(120)이 노출될 때까지 상기 층간 절연 막(135)을 평탄화할 수 있다. (S30) 상기 평탄화된 층간 절연 막은 층간 절연 패턴들(135a)로 명명할 수 있다. (S30) 상기 에어 갭(1300은 상기 층간 절연 패턴들(135a) 내에 위치할 수 있다.
상기 층간 절연 패턴들(135a)은 서로 이격된 라인 형상일 수 있다. 상기 희생 마스크 패턴들(120)과 동일한 레벨에 위치하는 부분에서, 상기 층간 절연 패턴들(135a)은 상부 영역의 폭(d2)이 하부 영역의 폭(d1) 보다 클 수 있다. 예를 들어, 상기 층간 절연 패턴들(135a)의 각각은 상기 희생 마스크 패턴들(120)의 상부면들과 동일한 레벨에 위치하는 부분의 폭(d2)이 상기 희생 마스크 패턴들(120)의 하부면들과 동일한 레벨에 위치하는 부분의 폭(d1) 보다 클 수 있다. 상기 희생 마스크 패턴들(120)과 동일한 레벨에 위치하는 상기 층간 절연 패턴들(135a)의 부분들은 상부 영역으로부터 하부 영역으로 갈수록 폭이 점점 좁아지도록 경사진 측면을 가질 수 있다.
도 1, 도 10 및 도 15e를 참조하면, 상기 노출된 상기 희생 마스크 패턴들(120)을 제거하여 개구부들(140)을 형성할 수 있다. (S35) 상기 개구부들(140)은 상기 희생 마스크 패턴들(120)과 동일한 모양일 수 있다. 예를 들어, 상기 개구부들(140)의 각각은 상부 영역의 폭(D2) 보다 하부 영역의 폭(D1)이 클 수 있다. 상기 개구부들(140)의 각각은 상부 영역으로부터 하부 영역으로 갈수록 점점 폭이 커질 수 있다.
도 1 및 도 15f를 참조하면, 상기 개구부들(140)을 갖는 기판 상에 스페이서 막을 형성할 수 있다. 상기 스페이서 막은 상기 층간 절연 패턴들(135a)의 상부 영역의 측면들 상에서 보다 상기 층간 절연 패턴들(135a)의 하부 영역의 측면들 상에서의 두꺼울 수 있다.
상기 스페이서 막을 이방성 식각하여 스페이서들(145a)을 형성할 수 있다. 상기 스페이서들(145a)의 각각은 상부 끝부분에서 폭(t2) 보다 하부 끝 부분에서의 폭(t1)이 클 수 있다. 상기 스페이서들(145a)의 각각은 상부 영역으로부터 하부 영역으로 갈수록 폭이 증가할 수 있다.
상기 개구부들(140)은 상기 스페이서들(145a)에 의하여 변형될 개구부들(140a)로 형성될 수 있다.
몇몇 실시예에서, 상기 변형된 개구부들(140a)의 각각은 상부 영역의 폭(D4) 보다 하부 영역의 폭(D3)이 좁을 수 있다. 한편, 상기 변형된 개구부들(140a)의 각각은 상부 영역의 폭(D4)과 하부 영역의 폭(D3)이 실질적으로 동일할 수도 있다.
몇몇 실시예들에서, 상기 스페이서들(145a)은 절연성 물질로 형성할 수 있다. 예를 들어, 상기 스페이서들(145a)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물(SiON)으로 형성할 수 있다.
다른 실시예에서, 상기 스페이서들(145a)은 도전성 물질로 형성할 수 있다. 예를 들어, 상기 스페이서들(145a)은 금속 또는 금속 질화물 등으로 형성할 수 있다. 예를 들어, 상기 스페이서들(145a)은 탄탈륨, 타이타늄, 탄타륨 질화물 또는 타이타늄 질화물 등으로 형성할 수 있다.
도 1 및 도 15g를 참조하면, 상기 스페이서들(145a)을 갖는 기판 상에 상부 도전 막(157)을 형성할 수 있다. 상기 상부 도전 막(157)은 단일 막 또는 다중 막으로 형성할 수 있다. 상기 상부 도전 막(157)을 다중 막으로 형성하는 경우에, 상기 상부 도전 막(157)은 상기 스페이서들(145a)을 갖는 기판 상에 제1 상부 도전 막(152)을 콘포멀하게 형성하고, 상기 제1 상부 도전 막(152) 상에 상기 변형된 개구부들(140a)을 채우는 제2 상부 도전 막(154)을 형성하는 것을 포함할 수 있다. 상기 상부 도전 막(157)은 알루미늄, 알루미늄 합금, 텅스텐 또는 구리 중 어느 하나를 포함하도록 형성할 수 있다. 예를 들어, 상기 상부 도전 막(157)을 형성하는 것은 탄탈륨 등과 같은 배리어 막(152)을 형성하고, 상기 배리어 막(152) 상에 상기 하부 도전 패턴들(115) 보다 비저항이 낮은 구리 막(154)을 형성하는 것을 포함할 수 있다.
상기 상부 도전 막(157)은 물리적 기상 증착 방법, 화학적 기상 증착 방법 또는 전해 도금 방법 중 어느 하나를 이용하여 형성하는 것을 포함할 수 있다. 상기 상부 도전 막(157)을 물리적 기상 증착 방법, 예를 들어 스퍼터링 증착 방법으로 형성하는 경우에, 스퍼터링 증착 방법에 의한 상기 상부 도전 막(157)은 상기 스페이서들(145a)이 형성된 상기 변형된 개구부들(140a)을 결함 없이 채울 수 있도록 할 수 있다. 예를 들어, 상기 스페이서들(145a)로 인한 상기 변형된 개구부들(140a)은 상부 영역으로 갈수록 넓어지도록 형성될 수 있기 때문에, 상기 상부 도전 막(157)은 스퍼터링 증착 방법으로 상기 변형된 개구부들(140a) 내에 결함 없이 채울 수 있다. 여기서, 상기 결함은 상기 상부 도전 막이 상기 변형된 개구부들(140a)의 일부분을 채우지 못하여 원하지 않는 빈 공간이 형성되는 것을 의미할 수 있다.
도 1, 도 10 및 도 15h를 참조하면, 상기 층간 절연 패턴들(135a)이 노출될 때까지 상기 상부 도전 막(157)을 평탄화하여 상기 변형된 개구부들(140a) 내에 한정된 상부 도전 패턴들(157a)을 형성할 수 있다. (S40) 상기 상부 도전 패턴들(157a)의 각각은 제2 상부 도전 패턴(154a) 및 상기 제2 상부 도전 패턴(154a)의 측면 및 바닥면을 덮는 제1 상부 도전 패턴(152a)을 포함할 수 있다.
상기 하부 도전 패턴들(115a), 상기 하부 도전 패턴들(115a) 상의 상기 상부 도전 패턴들(157a) 및 상기 상부 도전 패턴들(157a)의 측면들 상의 상기 스페이서들(145a)은 배선 구조체들(165)을 형성할 수 있다.
도 6을 다시 참조하면, 상기 배선 구조체들(165)을 갖는 기판 상에 상부 절연 막(70)을 형성할 수 있다.
다음으로, 도 1, 도 10 및 도 16a 내지 도 16c를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1, 도 10 및 도 16a를 참조하면, 기판(1) 상에 하부 절연 막(5)을 형성할 수 있다. (S5) 상기 하부 절연 막(5) 상에 하부 도전 막을 형성할 수 있다. (S10) 상기 하부 도전 막 상에 희생 마스크 패턴들(120)을 형성할 수 있다. (S15) 상기 희생 마스크 패턴들(120)은 도 15a에서 설명한 것과 같이, 상부 영역에서 하부 영역으로 갈수록 넓어지는 폭을 갖도록 경사진 측면을 가질 수 있다.
상기 희생 마스크 패턴들(120)을 식각 마스크로 이용하여, 상기 하부 도전 막을 식각하여 하부 도전 패턴들(115a)을 형성할 수 있다. (S20) 더 나아가, 상기 희생 마스크 패턴들(120)을 식각 마스크로 이용하여 상기 하부 절연 막(5)을 부분 식각하여 상기 하부 절연 막(5) 내에 리세스된 영역들(122)을 형성할 수 있다.
도 1, 도 10 및 도 16b를 참조하면, 상기 리세스된 영역들(122)을 갖는 기판 상에 층간 절연 막을 형성할 수 있다. (S25) 이어서, 상기 희생 마스크 패턴들(120)이 노출될 때까지 상기 층간 절연 막을 평탄화하여 층간 절연 패턴들(136a)을 형성할 수 있다. (S30)
몇몇 실시예들에서, 상기 층간 절연 패턴들(136a) 내에 에어 갭들(131)이 형성될 수 있다. 상기 에어 갭들(131)은 상기 희생 마스크 패턴들(120) 사이에 위치하는 부분 및 상기 하부 도전 패턴들(115a) 사이에 위치하는 부분을 포함할 수 있다.
도 1 및 도 16c를 참조하면, 상기 노출된 희생 마스크 패턴들(120)을 선택적으로 제거하여 개구부들을 형성할 수 있다. (S35) 상기 개구부들은 하부 영역에서 상부 영역으로 갈수록 좁아질 수 있다.
이어서, 상기 개구부들의 측벽들에 도 15f에서 설명한 것과 같은 스페이서들(145a)을 형성할 수 있다. 상기 스페이서들(145a)은 상부영역에서 하부 영역으로 갈수록 폭이 커질 수 있다.
도 1, 도 10 및 도 16d를 참조하면, 상기 스페이서들(145a)을 갖는 기판 상에 상부 도전 막을 형성할 수 있다. 상기 상부 도전 막은 도 13d에서 설명한 상기 상부 도전 막(57)과 실질적으로 동일한 물질일 수 있다. 상기 층간 절연 패턴들(136a)이 노출될 때까지 상기 상부 도전 막을 평탄화하여, 상기 개구부들 내에 한정된 상부 도전 패턴들(157a)을 형성할 수 있다.
다음으로, 도 1, 도 10 및 도 17a 내지 도 17g를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1, 도 10 및 도 17a를 참조하면, 기판(1) 상에 하부 절연 막(5)을 형성할 수 있다. (S5) 상기 하부 절연 막(5) 상에 하부 도전 막을 형성할 수 있다. (S10) 상기 하부 도전 막 상에 희생 마스크 패턴들(220)을 형성할 수 있다. (S15) 상기 하부 마스크 패턴들(220)은, 평면상에서, 서로 이격된 라인 형상들일 수 있다. 상기 희생 마스크 패턴들(220)을 식각 마스크로 이용하여 상가 하부 도전 막을 식각하여 하부 도전 패턴들(215)을 형성할 수 있다.
도 1 및 도 17b를 참조하면, 상기 하부 도전 패턴들(215)의 측면들 및 상기 희생 마스크 패턴들(220)의 측면들 상에 스페이서들(225a)을 형성할 수 있다. 상기 스페이서들(225a)을 형성하는 것은 상기 희생 마스크 패턴들(220) 및 상기 하부 도전 패턴들(215)을 갖는 기판 상에 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다.
상기 스페이서들(225a)은 절연성 물질로 형성할 수 있다. 상기 스페이서들(225a)은 상기 희생 마스크 패턴들(220)에 대하여 식각 선택비를 갖는 절연성 물질로 형성할 수 있다. 예를 들어, 상기 희생 마스크 패턴들(220)을 비정질 탄소 막 또는 비정질 탄소 막과 실리콘 막의 적층막으로 형성하는 경우에, 상기 스페이서들(225a)은 실리콘 질화물로 형성할 수 있다.
도 1, 도 10 및 도 17c를 참조하면, 상기 스페이서들(225a)을 갖는 기판 상에 층간 절연 막을 형성할 수 있다. (S25) 상기 층간 절연 막은 상기 상기 하부 도전 패턴들(215)의 측면들 사이 및 상기 희생 마스크 패턴들(220)의 측면들 사이에 위치하는 에어 갭들(230)을 가질 수 있다. 상기 에어 갭들(230)은 상기 희생 마스크 패턴들(220)의 상부면들 보다 낮은 레벨에 위치할 수 있고, 상기 스페이서들(225a)과 이격될 수 있다. 상기 층간 절연 막은 상기 스페이서들(225a) 및 상기 희생 마스크 패턴들(220)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 스페이서들(225a)은 실리콘 질화물로 형성할 수 있고, 상기 희생 마스크 패턴들(220)은 비정질 탄소 막으로 형성할 수 있고, 상기 층간 절연 막은 실리콘 산화물 또는 저-유전체로 형성할 수 있다.
이어서, 상기 희생 마스크 패턴들(220)이 노출될 때까지 상기 층간 절연 막을 평탄화하여 층간 절연 패턴들(235)을 형성할 수 있다. (S30) 상기 에어 갭들(230)은 상기 층간 절연 패턴들(235) 내부에 위치할 수 있다.
도 1, 도 10 및 도 17d를 참조하면, 상기 노출된 희생 마스크 패턴들(220)을 선택적으로 식각하여 제거하여 개구부들(240)을 형성할 수 있다. (S35)
도 1 및 도 17e를 참조하면, 상기 개구부들(240)을 갖는 기판 상에 상부 도전 막(257)을 형성할 수 있다. 상기 상부 도전 막(257)은 상기 개구부들(240)을 갖는 기판 상에 제1 상부 도전 막(257)을 콘포멀하게 형성하고, 상기 제1 상부 도전 막(257) 상에 상기 개구부들(240)을 채우는 제2 상부 도전 막(254)을 형성하는 것을 포함할 수 있다.
상기 상부 도전 막(257)은 상기 하부 도전 패턴들(215)에 비하여 낮은 비저항을 갖는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 도전 패턴들(215)은 고융점 금속(refractory metal) 계열, 금속 질화물 또는 폴리 실리콘을 포함할 수 있고, 상기 상부 도전 막(257)은 구리 또는 알루미늄 등과 같이 상기 하부 도전 패턴들(215)에 비하여 비저항이 낮은 금속 물질을 포함할 수 있다.
도 1, 도 10 및 도 17f를 참조하면, 상기 개구부들(240) 내에 상부 도전 패턴들(257a)을 형성할 수 있다. (S40) 상기 상부 도전 패턴들(257a)은 상기 개구부들(240)을 부분적으로 채우도록 형성될 수 있다. 상기 상부 도전 패턴들(257a)은 상기 층간 절연 패턴들(235)의 상부면들 보다 낮은 레벨에 위치할 수 있다.
상기 상부 도전 패턴들(257a)을 형성하는 것은 상기 층간 절연 패턴들(235)이 노출될 때까지 상기 상부 도전 막(257)을 평탄화하고, 상기 평탄화된 상부 도전 막을 부분 식각하는 것을 포함할 수 있다. 이러한 평탄화는 화학기계적 연마 기술 및/또는 에치 백(etch back) 기술로 진행될 수 있다. 예를 들어, 상기 상부 도전 패턴들(257a)을 형성하는 것은 화학 기계적 연마 기술을 이용하여 상기 층간 절연 패턴들(235)이 노출될 때까지 상기 상부 도전 막(257)을 평탄화하고, 에치백 기술을 이용하여 상기 평탄화된 상부 도전 막을 부분 식각하는 것을 포함할 수 있다. 이와는 달리, 상기 상부 도전 패턴들(257a)을 형성하는 것은 에치 백 기술을 이용하여 상기 층간 절연 패턴들(235)의 상부면들이 노출되면서 상기 상부 도전 막이 상기 개구부들(240)을 부분적을 채우도록 상기 상부 도전 막을 식각하는 것을 포함할 수 있다.
도 1 및 도 17g를 참조하면, 상기 상부 도전 패턴들(257a) 상에 상기 개구부들(240)의 나머지 부분들을 채우는 캐핑 패턴들(260)을 형성할 수 있다. 상기 캐핑 패턴들(260)은 절연성 물질로 형성될 수 있다. 상기 캐핑 패턴들(260)은 상기 층간 절연 패턴들(235)에 대하여 식각 선택비를 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 캐핑 패턴들(260)은 실리콘 질화물로 형성될 수 있다.
상기 하부 도전 패턴들(215), 상기 상부 도전 패턴들(257a) 및 상기 캐핑 패턴들(260)을 차례로 적층될 수 있다. 상기 스페이서들(225a)은 상기 하부 도전 패턴들(215)의 측면들, 상기 상부 도전 패턴들(257a)의 측면들 및 상기 캐핑 패턴들(260)의 측면들을 덮을 수 있다. 상기 하부 도전 패턴들(215), 상기 상부 도전 패턴들(257a), 상기 캐핑 패턴들(260) 및 상기 스페이서들(225a)은 배선 구조체들(265a)을 구성할 수 있다.
다음으로, 도 10, 도 18a 내지 도 18d를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1, 도 10 및 도 18a를 참조하면, 기판(1) 상에 하부 절연 막(5)을 형성할 수 있다. (S5) 상기 하부 절연 막(5) 상에 하부 도전 막을 형성할 수 있다. (S10) 상기 하부 도전 막 상에 희생 마스크 패턴들(220)을 형성할 수 있다. (S15) 상기 희생 마스크 패턴들(220)을 식각 마스크로 이용하여, 상기 하부 도전 막을 식각하여 하부 도전 패턴들(215)을 형성할 수 있다. (S20) 더 나아가, 상기 희생 마스크 패턴들(220)을 식각 마스크로 이용하여 상기 하부 절연 막(5)을 부분 식각하여 상기 하부 절연 막(5) 내에 리세스된 영역들(222)을 형성할 수 있다. 상기 희생 마스크 패턴들(220)은, 평면상에서, 서로 이격된 라인 형상들일 수 있다.
도 1, 도 10 및 도 18b를 참조하면, 상기 희생 마스크 패턴들(220)의 측면들, 상기 하부 도전 패턴들(215)의 측면들 및 상기 리세스된 영역들(222)의 측면들을 덮는 스페이서들(225b)을 형성할 수 있다. 상기 스페이서들(225b)을 형성하는 것은 상기 리세스된 영역들(222)을 갖는 기판 상에 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서들(225b)은 상기 희생 마스크 패턴들(220)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 스페이서들(225b)의 하부 끝부분들은 상기 하부 도전 패턴들(215) 보다 낮은 레벨에 위치할 수 있다.
도 1, 도 10 및 도 18c를 참조하면, 상기 스페이서들(225b)을 갖는 기판 상에 층간 절연 막을 형성할 수 있다. (S25) 상기 층간 절연 막 내에 상기 스페이서들(225b)과 이격될 수 있고 상기 희생 마스크 패턴들(220)의 상부면들 보다 낮은 레벨에 위치하는 에어 갭들(231)이 형성될 수 있다. 상기 희생 마스크 패턴들(220)이 노출될 때까지 상기 층간 절연 막을 평탄화하여 층간 절연 패턴들(236a)을 형성할 수 있다. (S30)
도 1, 도 10 및 도 18d를 참조하면, 상기 노출된 희생 마스크 패턴들(220)을 선택적으로 식각하여 제거하여 개구부들(240)을 형성할 수 있다. (S35)
도 1, 도 10 및 도 18e를 참조하면, 도 17e 및 도 17f에서와 마찬가지로, 상기 개구부들(240)을 부분적으로 채우는 상부 도전 패턴들(257a)을 형성할 수 있다. (S40) 상기 상부 도전 패턴들(257a)을 갖는 기판 상에 캐핑 막(259)을 형성할 수 있다. 상기 캐핑 막(259)은 상기 층간 절연 패턴들(236)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 캐핑 막(259)은 실리콘 질화물로 형성할 수 있다.
다시, 도 9를 참조하면, 상기 층간 절연 패턴들(236)이 노출될 때까지 상기 캐핑 막(259)을 평탄화하여 상기 상부 도전 패턴들(257a) 상에 상기 개구부들(240)의 나머지 부분들을 채우는 캐핑 패턴들을 형성할 수 있다.
다음으로, 도 19, 도 20, 도 21 및 도 22를 참조하여, 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자들에 대하여 설명하기로 한다. 도 19는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 평면도이고, 도 20, 도 21 및 도 22는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자들을 각각 설명하기 위한 단면도들이다. 도 20, 도 21 및 도 22에서, A로 표시된 부분은 도 19의 II-II'선을 따라 취해진 영역을 나타낸 영역이고, B로 표시된 부분은 도 19의 III-III'선을 따라 취해진 영역을 나타낸 영역이다.
우선, 도 19 및 20을 참조하면, 기판(300)이 제공될 수 있다. 상기 기판(300)은 반도체 기판일 수 있다. 상기 기판(300) 내에 활성 영역들(303a)을 한정하는 소자분리 영역들(303s)이 형성될 수 있다. 상기 활성 영역들(303a)은, 평면상에서, 라인 형상일 수 있다.
상기 활성 영역들(303a) 내에 워드라인들(306)이 형성될 수 있다. 상기 워드라인들(306) 상에 반도체 패턴들(316)이 형성될 수 있다. 상기 반도체 패턴들(316) 내에 다이오드를 구성하는 상부 반도체 영역(315) 및 하부 반도체 영역(312)이 형성될 수 있다. 상기 상부 반도체 영역(315)은 P형의 반도체 영역일 수 있고, 상기 하부 반도체 영역(312)은 N형의 반도체 영역일 수 있다. 상기 반도체 패턴들(316) 상에 도전성의 콘택 구조체들(327)이 형성될 수 있다. 상기 콘택 구조체들(327)과 상기 반도체 패턴들(316) 사이에 금속-반도체 화합물, 예를 들어 금속 실리사이드 막(318)이 개재될 수 있다. 상기 반도체 패턴들(316) 및 상기 콘택 구조체들(327)의 측면들을 둘러싸는 층간 절연 막(309)이 형성될 수 있다.
상기 콘택 구조체들(327) 상에 차례로 적층된 하부 전극들(333c) 및 정보 저장 패턴들(352)이 형성될 수 있다. 상기 하부 전극들(333c)은 상기 콘택 구조체들(327)에 전기적으로 연결될 수 있다. 상기 하부 전극들(333c)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN 또는 Ni 중 어느 하나를 포함할 수 있다. 상기 정보 저장 패턴들(352)은 상변화 물질을 포함할 수 있다. 예를 들어, 상기 정보 저장 패턴들(352)은 GeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 또는 InSbTe를 포함할 수 있다. 또는, 상기 정보 저장 패턴들(352)은 GeSbTe막, GeTeAs막, SnTeSn막, GeTe막, SbTe막, SeTeSn막, GeTeSe막, SbSeBi막, GeBiTe막, GeTeTi막, InSe막, GaTeSe막, 및 InSbTe막으로 이루어진 일군에서 선택된 하나에 C, N, Si, O, 및 N으로 이루어진 일군에서 선택된 하나가 포함된 물질 막일 수 있다.
상기 하부 전극들(333c) 및 상기 정보 저장 패턴들(352)의 측면들 상에 절연성의 몰딩 패턴들(330, 342, 348)이 형성될 수 있다. 상기 몰딩 패턴들(330, 342, 348)은 상기 하부 전극들(333c) 및 상기 정보 저장 패턴들(352)을 한정하는 제1 내지 제3 몰딩 패턴들(330, 342, 348)을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 몰딩 패턴들(330, 342)은 상기 하부 전극들(333c) 및 상기 정보 저장 패턴들(352)을 사이에 두고 서로 마주보도록 제공될 수 있고, 상기 제3 몰딩 패턴들(348)은 상기 제1 및 제2 몰딩 패턴들(330, 342) 사이에 위치할 수 있다. 그리고, 상기 제3 몰딩 패턴들(348)은 서로 이격될 수 있다. 따라서, 상기 하부 전극들(333c) 및 상기 정보 저장 패턴들(352)은 상기 제1 내지 제3 몰딩 패턴들(330, 342, 348)에 의하여 둘러싸일 수 있다. 상기 제2 몰딩 패턴(342)과 상기 정보 저장 패턴(352) 사이에 개재된 절연성 패턴(336b)이 형성될 수 있다.
상기 정보 저장 패턴들(352) 상에 차례로 적층된 하부 도전 패턴들(355a) 및 상부 도전 패턴들(381a)이 형성될 수 있다. 상기 하부 도전 패턴들(355a) 및 상기 상부 도전 패턴들(381a)은 배선 구조체들(384a)을 구성할 수 있다. 상기 배선 구조체들(384a)은, 평면상에서, 라인 형상일 수 있다. 상기 배선 구조체들(384a)에서, 상기 하부 도전 패턴들(355a)은 상부 전극들로 정의될 수 있고, 상기 상부 도전 패턴들(381a)은 비트라인들로 정의될 수 있다. 상기 하부 도전 패턴들(355a)은 상기 상부 도전 패턴들(381a)의 측면 보다 완만한 경사진 측면을 가질 수 있다. 상기 하부 도전 패턴들(355a)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN, 또는 Ni 중 어느 하나를 포함할 수 있다. 상기 상부 도전 패턴들(381a)은 상기 하부 도전 패턴들(355a) 보다 낮은 비저항을 갖는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 도전 패턴들(381a)은 알루미늄 또는 구리를 포함할 수 있다.
상기 상부 도전 패턴들(381a)의 각각은 제2 상부 도전 패턴(378a) 및 상기 제2 상부 도전 패턴(378a)의 측면 및 바닥면을 덮는 제1 상부 도전 패턴(375a)을 포함할 수 있다. 상기 제2 상부 도전 패턴(378a)은 상기 하부 도전 패턴들(355a) 보다 낮은 비저항을 갖는 물질, 예를 들어 구리 또는 알루미늄으로 형성될 수 있고, 상기 제1 상부 도전 패턴(375a)은 고융점 금속(refractory metal, ex, Ta 등) 또는 금속 질화물(ex, TiN 등)로 형성될 수 있다.
상기 배선 구조체들(384a) 사이에 개재된 층간 절연 패턴들(366)이 형성될 수 있다. 상기 층간 절연 패턴들(366)은 상기 몰딩 패턴들(330, 342) 내로 연장된 부분을 포함할 수 있다. 상기 몰딩 패턴들(330, 342, 348) 중 서로 마주 보는 제1 및 제2 몰딩 패턴들(330, 342)의 상부면에 리세스된 영역들(362a, 362b)이 형성될 수 있다. 상기 층간 절연 패턴들(366)의 하부 끝 부분들은 상기 리세스된 영역들(362a, 362b)을 채울 수 있다. 상기 층간 절연 패턴들(366)의 각각은 하부면 보다 상부면의 폭이 클 수 있다. 상기 층간 절연 패턴들(366)은 상기 리세스된 영역들(362a, 362b) 내에 위치하는 부분에서의 폭 보다 상기 상부 도전 패턴들(381a) 사이에 위치하는 부분에서의 폭이 클 수 있다. 상기 층간 절연 패턴들(366) 내에 에어 갭들(364)이 형성될 수 있다.
상기 층간 절연 패턴들(366) 및 상기 배선 구조체들(384a)을 덮는 상부 절연 막(390)이 형성될 수 있다.
다른 실시예에서, 상기 상부 도전 패턴들(381a)은 도 21에서와 같이 변형될 수 이다. 도 21을 참조하면, 상기 하부 도전 패턴들(355a) 상에 상기 하부 도전 패턴들(355a)의 상부면 및 상부 측면과 직접적으로 접촉하는 상부 도전 패턴들(381b)이 형성될 수 있다. 상기 상부 도전 패턴들(381b)은 상기 상부 도전 패턴들(381b)의 각각은 제2 상부 도전 패턴(378b) 및 상기 제2 상부 도전 패턴(378b)의 측면 및 바닥면을 덮는 제1 상부 도전 패턴(375b)을 포함할 수 있다. 따라서, 변형된 상부 도전 패턴들(381b)과 상기 하부 도전 패턴들(355a)을 포함하는 배선 구조체들(384b)이 형성될 수 있다.
또 다른 실시예에서, 상기 배선 구조체들(384a)은 도 22에서와 같이 변형될 수 있다. 도 22를 참조하면, 상기 하부 도전 패턴들(355a), 상기 하부 도전 패턴들(355a) 상에 형성되며 상/하부 폭이 서로 다른 상부 도전 패턴들(381c), 상기 하부 도전 패턴들(355a) 상에 형성되며 상기 상부 도전 패턴들(381c)의 측면들을 덮는 스페이서들(372)을 포함하는 배선 구조체들(384c)이 형성될 수 있다. 상기 배선 구조체들(384c)의 각각은 상기 상부 도전 패턴(381c) 및 상기 스페이서(372)가 위치하는 부분에서, 하부면의 폭이 상부면의 폭 보다 클 수 있다. 상기 배선 구조체들(384c)의 각각은 상기 상부 도전 패턴(381c) 및 상기 스페이서(372)가 위치하는 부분에서, 상부면으로부터 하부면으로 갈수록 점점 폭이 증가할 수 있다. 상기 스페이서들(372)의 각각은 상부 영역으로부터 하부 영역으로 갈수록 폭이 증가할 수 있다. 상기 상부 도전 패턴들(381c)의 각각은 제2 상부 도전 패턴(378c) 및 상기 제2 상부 도전 패턴(378c)의 측면 및 바닥면을 덮는 제1 상부 도전 패턴(375c)을 포함할 수 있다. 상기 스페이서들(372)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물(SiON) 등과 같은 절연성 물질로 형성될 수 있다. 이와는 달리, 상기 스페이서들(372)은 금속 또는 금속 질화물 등과 같은 도전성 물질로 형성할 수 있다. 상기 변형된 배선 구조체들(384c) 사이에 층간 절연 패턴들(367a)이 형성될 수 있다. 상기 희생 마스크 패턴들(358a)과 동일한 레벨에 위치하는 상기 층간 절연 패턴들(367a)의 부분들은 상부 영역으로부터 하부 영역으로 갈수록 폭이 점점 좁아지도록 경사진 측면을 가질 수 있다.
다음으로, 도 19 및 도 23a 내지 도 23m을 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 23a 내지 도 23m에서, A로 표시된 부분은 도 19의 II-II'선을 따라 취해진 영역을 나타낸 영역이고, B로 표시된 부분은 도 19의 III-III'선을 따라 취해진 영역을 나타낸 영역이다.
도 19 및 도 23a를 참조하면, 기판(300)을 준비할 수 있다. 상기 기판(300)은 반도체 기판일 수 있다. 상기 기판(300) 내에 활성 영역들(303a)을 한정하는 소자분리 영역들(303s)을 형성할 수 있다. 상기 활성 영역들(303a)은, 평면상에서, 라인 형상일 수 있다.
상기 활성 영역들(303a) 내에 상기 활성 영역들(303a)과 다른 도전형을 갖는 하부 불순물 영역들(306)을 형성할 수 있다. 예를 들어, 상기 활성 영역들(303a)은 P형의 도전형일 수 있고, 상기 하부 불순물 영역들(306)은 N형의 도전형 일 수 있다. 상기 하부 불순물 영역들(306)은, 평면 상에서, 라인 형상일 수 있다. 상기 불순물 영역들(306)은 메모리 소자의 워드라인들로 정의될 수 있다.
상기 하부 불순물 영역들(306)을 갖는 기판 상에 층간 절연 막(309)을 형성할 수 있다. 상기 층간 절연 막(309)을 관통하며 상기 복수의 홀들(309a)을 형성할 수 있다.
상기 홀들(309a) 내에 반도체 패턴들(316)을 형성할 수 있다. 상기 반도체 패턴들(316)은 결정질 실리콘으로 형성할 수 있다. 상기 반도체 패턴들(316) 내에 상부 반도체 영역(315) 및 하부 반도체 영역(312)을 형성할 수 있다. 상기 반도체 패턴들(316) 내의 상기 상부 반도체 영역(315) 및 상기 하부 반도체 영역(312)은 스위칭 소자일 수 있다. 예를 들어, 상기 상부 반도체 영역(315) 및 상기 하부 반도체 영역(312)은 P-N 다이오드 등과 같은 스위칭 소자일 수 있다. 예를 들어, 상기 상부 반도체 영역(315)은 P형의 반도체 영역일 수 있고, 상기 하부 반도체 영역(312)은 N형의 반도체 영역일 수 있다. 상기 반도체 패턴들(316)의 하부 영역들 내에 상기 하부 반도체 영역(312)이 형성될 수 있고, 상기 상부 반도체 영역(312)은 반도체 패턴들(316)의 상부 영역들 내에 형성될 수 있다.
상기 반도체 패턴들(316) 상에 도전성의 콘택 구조체들(327)을 형성할 수 있다. 상기 콘택 구조체들(327)은 콘택 패턴(324) 및 상기 콘택 패턴(324)의 측면 및 바닥 면을 덮는 장벽 막(321)을 포함할 수 있다.
몇몇 실시예들에서, 상기 반도체 패턴들(316) 및 상기 콘택 구조체들(327)은 차례로 적층되어 상기 홀들(309a)을 채울 수 있다.
상기 콘택 구조체들(327)과 상기 반도체 패턴들(316) 사이에 금속-반도체 화합물, 예를 들어 금속 실리사이드 막(318)을 형성할 수 있다. 예를 들어, 상기 반도체 패턴들(316) 상에 금속 실리사이드 막(318)을 형성한 후에, 상기 콘택 구조체들(327)를 형성할 수 있다.
상기 콘택 구조체들(327)을 갖는 기판 상에 제1 몰딩 패턴들(330)을 형성할 수 있다. 상기 제1 몰딩 패턴들(330)은 라인 형상일 수 있다. 상기 제1 몰딩 패턴들(330)의 양 측면들은 서로 인접하는 한 쌍의 콘택 구조체들(327) 상에 위치할 수 있다. 상기 제1 몰딩 패턴들(330)의 일부분은 서로 인접하는 한 쌍의 콘택 구조체들(327)을 부분적으로 덮을 수 있다. 상기 제1 몰딩 패턴들(330)의 각각은 서로 인저하는 한 쌍의 콘택 구조체들(327) 사이의 이격 거리 보다 큰 폭을 가질 수 있다.
상기 제1 몰딩 패턴들(330)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제1 몰딩 패턴들(330)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산-질화물로 형성될 수 있다.
도 19 및 도 23b를 참조하면, 상기 제1 몰딩 패턴들(330)을 갖는 기판 상에 도전 막(333)을 콘포멀하게 형성할 수 있다. 상기 도전 막(333) 상에 절연 막(336)을 콘포멀하게 형성할 수 있다. 상기 도전 막(333)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN 또는 Ni 중 어느 하나를 포함하도록 형성할 수 있다. 상기 절연 막(336)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산-질화물로 형성할 수 있다.
도 19 및 도 23c를 참조하면, 상기 도전 막(333) 및 상기 절연 막(336)을 이방성 식각하여 도전 패턴(333a) 및 절연 패턴(336a)을 형성할 수 있다.
도 19 및 도 23d를 참조하면, 상기 도전 패턴(333a) 및 상기 절연 패턴(336a)을 갖는 기판 상에 제2 몰딩 막을 형성하고, 상기 도전 패턴(333a) 및 상기 절연 패턴(336a)이 노출될 때까지 상기 제2 몰딩 막을 평탄화형 제2 몰딩 패턴들(342)을 형성할 수 있다. 상기 제2 몰딩 패턴들(342)은 상기 제1 몰딩 패턴들(330) 사이에 형성될 수 있다. 상기 도전 패턴(333a) 및 상기 절연 패턴(336a)은 상기 제2 몰딩 패턴들(342)과 상기 제1 몰딩 패턴들(330) 사이에 개재될 수 있다. 상기 제2 몰딩 패턴들(342)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제2 몰딩 패턴들(342)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산-질화물로 형성될 수 있다. 상기 제2 몰딩 패턴들(342)은 라인 형상일 수 있다.
상기 제2 몰딩 패턴들(342)은 상기 제1 몰딩 패턴들(330) 보다 작은 폭을 가질 수 있다.
도 19 및 도 23e를 참조하면, 도전 패턴(333a)을 패터닝하여 서로 이격된 전극 패턴들(333b)을 형성할 수 있다. 상기 전극 패턴들(333b)은 상기 콘택 구조체들(327)과 전기적으로 연결될 수 있다. 상기 전극 패턴들(333b)은 상기 콘택 구조체들(327)과 일대일로 대응하도록 전기적으로 연결될 수 있다.
도 19 및 도 23f를 참조하면, 상기 도전 패턴(333)이 패터닝되면서 제거된 공간 내에 제3 몰딩 패턴들(348)이 형성될 수 있다. 상기 제3 몰딩 패턴들(348)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제3 몰딩 패턴들(348)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산-질화물로 형성될 수 있다.
도 19 및 도 23g를 참조하면, 상기 전극 패턴들(333b)을 부분 식각하여 하부 전극들(333c)을 형성할 수 있다. 이어서, 상기 하부 전극들(333c) 상에 정보 저장 패턴들(352)을 형성할 수 있다. 상기 정보 저장 패턴들(352)은 상기 전극 패턴들(333b)이 부분 식각되어 제거된 공간을 채우도록 형성될 수 있다. 상기 정보 저장 패턴들(352)은 상변화 물질을 포함할 수 있다. 예를 들어, 상기 정보 저장 패턴들(352)은 GeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 또는 InSbTe를 포함할 수 있다. 또는, 상기 정보 저장 패턴들(352)은 GeSbTe막, GeTeAs막, SnTeSn막, GeTe막, SbTe막, SeTeSn막, GeTeSe막, SbSeBi막, GeBiTe막, GeTeTi막, InSe막, GaTeSe막, 및 InSbTe막으로 이루어진 일군에서 선택된 하나에 C, N, Si, O, 및 N으로 이루어진 일군에서 선택된 하나가 포함된 물질 막일 수 있다.
상기 전극 패턴들(33c), 상기 정보 저장 패턴들(352), 상기 절연성 패턴들(336b), 상기 제1 몰딩 패턴(330), 상기 제2 몰딩 패턴(342) 및 상기 제3 몰딩 패턴(348)은 하부 구조체를 구성할 수 있다.
도 1 및 도 23h를 참조하면, 상기 하부 구조체를 갖는 기판 상에 하부 도전 막(355)을 형성할 수 있다. 상기 하부 도전 막(355)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN, 또는 Ni 중 어느 하나를 포함할 수 있다.
상기 하부 도전 막(355) 상에 희생 마스크 패턴들(358)을 형성할 수 있다. 상기 희생 마스크 패턴들(358)은 상기 하부 도전 막(355)의 두께 보다 큰 수직 두께를 가질 수 있다. 상기 희생 마스크 패턴들(358)은 상기 워드 라인들(306)과 교차하는 방향상을 갖는 라인 형상일 수 있다. 상기 희생 마스크 패턴들(358)은 실리콘 질화물로 형성할 수 있다.
도 19 및 도 23i를 참조하면, 상기 희생 마스크 패턴들(358)을 식각 마스크로 이용하여 상기 하부 도전 막(355)을 식각하여 하부 도전 패턴들(355a)을 형성할 수 있다. 더 나아가, 상기 희생 마스크 패턴들(358)을 식각 마스크로 이용하여 상기 하부 도전 패턴들(355a) 양 옆의 상기 제1 몰딩 패턴들(330) 및 상기 제2 몰딩 패턴들(342)을 부분식각하여, 상기 제1 및 제2 몰딩 패턴들(330, 342) 내에 제1 및 제2 리세스된 영역들(362a, 362b)을 각각 형성할 수 있다. 따라서, 상기 희생 마스크 패턴들(358) 사이에 위치하며 상기 제1 및 제2 리세스된 영역들(362a) 까지 연장된 그루브들(359)이 형성될 수 있다. 상기 그루브들(359)은, 평면상에서, 라인 형상일 수 있다.
상기 희생 마스크 패턴들(358) 사이의 이격 거리(S1)는 상기 리세스된 영역들(362a, 362b) 각각의 폭(S2) 보다 클 수 있다. 상기 그루브들(359)의 각각은 상기 희생 마스크 패턴들(358) 사이에서 제1 폭(S1)을 갖고, 상기 리세스된 영역들(362a)까지 연장된 부분에서 상기 제1 폭(S1) 보다 작은 제2 폭(S2)을 가질 수 있다.
도 19 및 도 23j를 참조하면, 상기 그루브들(359)을 갖는 기판 상에 층간 절연 막(366)을 형성할 수 있다. 상기 층간 절연 막(366)은 실리콘 산화물 또는 저-유전체로 형성할 수 있다. 상기 그루부들(359) 내에 위치하는 상기 층간 절연 막(366) 내에 에어 갭들(364)이 형성될 수 있다. 상기 에어 갭들(364)은 상기 희생 마스크 패턴들(358)의 상부면들 보다 낮은 레벨에 위치할 수 있다.
도 19 및 도 23k를 참조하면, 상기 희생 마스크 패턴들(358)이 노출될 때까지 상기 층간 절연 막(366)을 평탄화하여 층간 절연 패턴들(366a)을 형성할 수 있다. 상기 에어 갭들(364)은 상기 층간 절연 패턴들(366a) 내에 잔존할 수 있다.
도 19 및 도 23l을 참조하면, 상기 노출된 희생 마스크 패턴들(358)을 제거하여 상기 하부 도전 패턴들(355a)을 노출시키는 개구부들(369)을 형성할 수 있다.
다른 실시예에서, 상기 개구부들(369)의 폭을 증가시키기 위하여 상기 층간 절연 패턴들(369)을 등방성 식각할 수 있다. 그 결과, 도 21에서와 같이, 확장된 개구부들(369a)이 형성될 수 있다. 상기 확장된 개구부들(369a)은 상기 하부 도전 패턴들(355a)의 상부면 및 상부 측면을 노출시킬 수 있다.
도 19 및 도 23m을 참조하면, 상기 개구부들(369)을 갖는 기판 상에 상부 도전 막을 형성할 수 있다. 상기 상부 도전 막을 형성하는 것은 제1 상부 도전 막을 콘포멀하게 형성하고, 상기 제1 상부 도전 막 상에 상기 개구부들(369)을 채우는 제2 상부 도전 막을 형성하는 것을 포함할 수 있다.
이어서, 상기 층간 절연 패턴들(366a)이 노출될 때까지 상기 상부 도전 막을 평탄화하여 상부 도전 패턴들(381a)을 형성할 수 있다. 상기 상부 도전 패턴들(381a)은 상기 하부 도전 패턴들(355a)을 형성한 이후에, 포토 공정이 이용되지 않으면서 형성될 수 있다. 상기 상부 도전 패턴들(381a)은 상술한 바와 같이 상기 하부 도전 패턴들(355a)을 형성하기 위한 상기 희생 마스크 패턴들(381)을 이용하여 상기 개구부들(도 23L의 369)을 형성하고, 상기 개구부들(도 23L의 369) 내에 도전 막을 채우는 것을 포함하는 다마신 공정으로 형성함으로써, 상기 하부 도전 패턴들(355a)을 형성한 이후에 추가적인 포토 공정 없이 형성할 수 있다.
상기 상부 도전 패턴들(381a)은 상기 하부 도전 패턴들(355a) 보다 큰 수직 두께를 갖도록 형성될 수 있다. 상기 상부 도전 패턴들(381a)은 상기 하부 도전 패턴들(355a) 보다 낮은 비저항의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 도전 패턴들(355a)은 타이타늄 질화물 등과 같은 금속 질화물로 형성할 수 있고, 상기 상부 도전 패턴들(381a)은 구리, 텅스텐 또는 알루미늄 등과 같이 상기 하부 도전 패턴들(355a) 보다 낮은 비저항을 갖는 금속 물질로 형성할 수 있다. 상기 상부 도전 패턴들(381a)은 상기 개구부들(369)의 바닥면 및 측벽을 덮는 제1 상부 도전 패턴(375a) 및 상기 제1 상부 도전 패턴(375a) 상에 형성되며 상기 개구부들(369)을 채우는 제2 상부 도전 패턴(378a)을 포함할 수 있다. 상기 상부 도전 패턴들(381a) 및 상기 하부 도전 패턴들(355a)은 배선 구조체들(384a)을 형성할 수 있다. 상기 배선 구조체들(384a)은 상기 배선 구조체들(384a) 사이의 이격 거리 보다 큰 수직 두께를 가질 수 있다. 상기 상부 도전 패턴들(381a)은 상기 배선 구조체들(384a) 사이의 이격 거리 보다 큰 수직 두께를 가질 수 있다.
상기 배선 구조체들(384a)에서, 상기 하부 도전 패턴들(355a)은 메모리 소자의 상부 전극들일 수 있다. 상기 상부 도전 패턴들(378a)은 도전성 라인들일 수 있다. 상기 상부 도전 패턴들(378a)은 메모리 소자의 비트라인들일 수 있다. 따라서, 상기 워드라인들(306), 상기 워드라인들(306) 상에 형성되며 스위칭 소자 역할을 상기 다이오드들(316), 상기 다이오드들(316) 상의 콘택 구조체들(327), 상기 콘택 구조체들(327) 상의 하부 전극들(333c), 상기 하부 전극들(333c) 상의 정보 저장 패턴들(352), 상기 정보 저장 패턴들(352) 상의 상기 상부 전극들(355a), 상기 상부 전극들(355a) 상의 상기 비트라인들(381a)은 수직적으로 정렬될 수 있으며 메모리 소자를 구성할 수 있다. 상기 정보 저장 패턴들(352)이 상변화 물질로 형성되는 경우에, 상기 메모리 소자는 상변화 메모리 소자일 수 있다.
상기 하부 전극들(333c) 및 상기 상부 전극들(355a)에서, 하부 및 상부 용어들은 전극들(333c, 355a)의 상대적인 위치를 구별하기 위해 사용되는 것으로써, 하부 및 상부에 의하여 본 발명의 기술적 사상을 한정하려는 의도가 아니다. 예를 들어, 상기 하부 전극들(333c)은 제1 전극들(333c)로 명명될 수 있고, 상기 상부 전극들(355a)은 제2 전극들(355a)로 명명될 수 있다.
다른 실시예에서, 도 21를 참조하면, 확장된 개구부들(369a)을 갖는 기판 상에 상부 도전 막을 형성하고, 상기 상부 도전 막을 평탄화하여 상기 확장된 개구부들(369a) 내에 폭이 증가된 상부 도전 패턴들(384b)을 형성할 수 있다. 상기 상부 도전 패턴들(384b)은 상기 하부 도전 패턴들(355a)의 상부면 및 상부 측면과 직접적으로 접촉하며 전기적으로 연결될 수 있다. 상기 상부 도전 패턴들(384b)은 상기 확장된 개구부들(369a)의 바닥면 및 측벽을 덮는 제1 상부 도전 패턴(375b) 및 상기 제1 상부 도전 패턴(375b) 상에 형성되며 상기 개구부들(369a)을 채우는 제2 상부 도전 패턴들(378b)을 포함할 수 있다.
다시, 도 20을 참조하면, 상기 배선 구조체들(384a)을 갖는 기판 상에 상부 절연 막(390)을 형성할 수 있다. 상기 상부 절연 막(390)은 실리콘 산화물로 형성될 수 있다.
다음으로, 도 19 및 도 24a 내지 도 24e을 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 24a 내지 도 24e에서, A로 표시된 부분은 도 19의 II-II'선을 따라 취해진 영역을 나타낸 영역이고, B로 표시된 부분은 도 19의 III-III'선을 따라 취해진 영역을 나타낸 영역이다.
도 19 및 도 24a를 참조하면, 도 23a 내지 도 23g에서 설명한 것과 실질적으로 동일한 방법으로 형성된 기판을 준비할 수 있다. 예를 들어, 도 23g에서 설명한 상기 하부 전극들(333c) 및 상기 정보 저장 패턴들(352)을 갖는 기판을 준비할 수 있다. 그리고, 상기 기판은 상기 하부 전극들(333c) 및 상기 정보 저장 패턴들(352)의 측면들 상에 형성된 상기 제1 및 제2 몰딩 패턴들(330, 342)을 포함할 수 있다.
도 23f에서와 마찬가지로, 상기 하부 전극들(333c) 및 상기 정보 저장 패턴들(352)을 갖는 기판 상에 하부 도전 막(355)을 형성할 수 있다.
상기 하부 도전 막(355) 상에 상부와 하부의 폭이 다른 희생 마스크 패턴들(358a)을 형성할 수 있다. 상기 희생 마스크 패턴들(358a)은, 도 15a에서 설명한 상기 희생 마스크 패턴들(120)과 동일한 형상일 수 있다. 예를 들어, 상기 희생 마스크 패턴들(358a)은 상부면으로부터 하부면으로 갈수록 점점 폭이 커지는 형상일 수 있다.
도 19 및 도 24b를 참조하면, 상기 희생 마스크 패턴들(358a)을 식각 마스크로 이용하여, 상기 하부 도전 막(355)을 식각하여 하부 도전 패턴들(355a)을 형성함과 아울러, 상기 제1 및 제2 몰딩 패턴들(330, 342)을 부분식각하여 상기 제1 및 제2 몰딩 패턴들(330, 342) 내에 제1 및 제2 리세스된 영역들(362a, 362b)을 각각 형성할 수 있다.
이어서, 상기 하부 도전 패턴들(355a), 및 상기 제1 및 제2 리세스된 영역들(362a, 362b)을 갖는 기판 상에 층간 절연 막(367)을 형성할 수 있다. 상기 층간 절연 막(367)의 내부에 에어 갭(365)이 형성될 수 있다. 상기 에어 갭(365)은 상기 희생 마스크 패턴들(358a)의 상부면들 보다 낮은 레벨에 위치할 수 있다.
도 19 및 도 24c를 참조하면, 상기 희생 마스크 패턴들(358a)이 노출될 때까지 상기 층간 절연 막(367)을 평탄화할 수 있다. 상기 평탄화된 층간 절연 막은 층간 절연 패턴들(367a)로 정의될 수 있다. 상기 희생 마스크 패턴들(358a)과 동일한 레벨에 위치하는 상기 층간 절연 패턴들(367a)의 부분들은 상부 영역으로부터 하부 영역으로 갈수록 폭이 점점 좁아지도록 경사진 측면을 가질 수 있다.
이어서, 상기 노출된 희생 마스크 패턴들(358a)을 제거하여 개구부들(370)을 형성할 수 있다. 상기 개구부들(370)은 상기 희생 마스크 패턴들(358a)과 실질적으로 동일한 모양일 수 있다. 예를 들어, 상기 개구부들(370)의 각각은 상부 영역으로부터 하부 영역으로 갈수록 점점 폭이 커질 수 있다.
도 19 및 도 24d를 참조하면, 상기 개구부들(370)의 측벽들 상에 스페이서들(372)을 형성할 수 있다. 상기 스페이서들(372) 의 각각은, 도 15f에서 설명한 것과 같이, 상부 끝부분에서 폭 보다 하부 끝 부분에서의 폭이 클 수 있다. 상기 스페이서들(372)의 각각은 상부 영역으로부터 하부 영역으로 갈수록 폭이 증가할 수 있다.
몇몇 실시예들에서, 상기 스페이서들(372)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 스페이서들(372)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물(SiON)으로 형성할 수 있다.
다른 실시예에서, 상기 스페이서들(372)은 도전성 물질로 형성할 수 있다. 예를 들어, 상기 스페이서들(372)은 금속 또는 금속 질화물 등으로 형성할 수 있다. 예를 들어, 상기 스페이서들(372)은 탄탈륨, 타이타늄, 탄타륨 질화물 또는 타이타늄 질화물 등으로 형성할 수 있다.
도 19 및 도 24e를 참조하면, 상기 스페이서들(372)을 갖는 기판 상에 상부 도전 막(381)을 형성할 수 있다. 상기 상부 도전 막(381)을 형성하는 것은 상기 스페이서들(372)을 갖는 기판 상에 제1 상부 도전 막(375)을 콘포멀하게 형성하고, 상기 제1 상부 도전 막(375) 상에 상기 개구부들(370)을 채우는 제2 상부 도전 막(378)을 형성하는 것을 포함할 수 있다.
다시 도 22를 참조하면, 상기 층간 절연 패턴들(367a)이 노출될 때까지 상기 상부 도전 막(381)을 평탄화하여 상부 도전 패턴들(381c)을 형성할 수 있다. 상기 상부 도전 패턴들(381c)의 각각은 제2 상부 도전 패턴(378c) 및 상기 제2 상부 도전 패턴(378c)의 하부면 및 측면을 덮는 제1 상부 도전 패턴(375c)을 포함할 수 있다. 상기 상부 도전 패턴들(381c)은 도전성 라인들일 수 있다.
다음으로, 도 25 및 도 26을 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자에 대하여 설명하기로 한다. 도 25는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 평면도이고, 도 26은 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 단면도이다. 도 26에서, CR로 표시된 부분은 셀 어레이 영역을 나타낸 부분이고, PR로 표시된 부분은 주변 회로 영역을 나타낸 부분이다. 또한, 도 26에서, D로 표시된 부분은 도 24의 IV-IV'선을 따라 취해진 영역을 나타낸 부분이고, E로 표시된 부분은 도 24의 V-V'선을 따라 취해진 영역을 나타낸 부분이고, F로 표시된 부분은 도 24의 VI-VI'선을 따라 취해진 영역을 나타낸 부분이다.
도 25 및 도 26을 참조하면, 기판(400)이 제공될 수 있다. 상기 기판(400)은 반도체 기판일 수 있다. 상기 기판(400) 내에 셀 활성 영역들(403a) 및 주변 활성 영역(403p)을 한정하는 소자분리 영역(403s)이 형성될 수 있다. 상기 셀 활성 영역(403a) 내에 제1 소스/드레인 영역(421) 및 제2 소스/드레인 영역(421b)이 형성될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(421) 사이의 상기 셀 활성 영역(403a)을 가로지르며 상기 소자분리 영역(403s) 내로 연장된 셀 게이트 트렌치(406)가 형성될 수 있다. 상기 셀 게이트 트렌치(406) 내에 셀 게이트 구조체(418)가 형성될 수 있다. 상기 셀 게이트 구조체(418)는 셀 게이트 전극(412), 상기 셀 게이트 전극(412) 상의 셀 게이트 캐핑 패턴(415), 및 상기 셀 게이트 전극(412)과 상기 셀 활성 영역(403a) 사이의 셀 게이트 유전체(409)를 포함할 수 있다.
상기 셀 게이트 구조체(418)을 갖는 기판의 상기 셀 어레이 영역(CR) 상에 하부 절연 막(434)이 형성될 수 있다. 상기 하부 절연 막(434)은 차례로 적층된 제1 및 제2 하부 절연 막들(430, 433)을 포함할 수 있다.
상기 하부 절연 막(434) 상에 셀 비트라인 구조체들(478c)이 형성될 수 있다. 상기 셀 비트라인 구조체들(478c)은 서로 이격된 라인 형상일 수 있다. 상기 셀 비트라인 구조체들(478c)의 각각은 셀 상부 도전 패턴(472c), 셀 캐핑 패턴(475c) 및 셀 스페이서(451c)를 포함할 수 있다. 상기 셀 상부 도전 패턴(472c)은 메모리 소자의 비트라인일 수 있다.
상기 셀 상부 도전 패턴(472c) 및 상기 셀 캐핑 패턴(475c)은 차례로 적층될 수 있다. 상기 셀 스페이서(451c)는 상기 셀 상부 도전 패턴(472c)의 측면 및 상기 셀 캐핑 패턴(475c)의 측면을 덮을 수 있다. 더 나아가, 상기 셀 스페이서(451c)는 상기 셀 상부 도전 패턴(472c) 보다 낮은 레벨에 위치하는 부분으로 연장될 수 있다.
상기 하부 절연 막(434)을 관통하며 상기 제1 소스/드레인 영역들(421a)과 상기 셀 비트라인 구조체들(478c) 사이에 개재되어, 상기 제1 소스/드레인 영역들(421a) 및 상기 셀 비트라인 구조체들(478c)에 전기적으로 연결된 콘택 패턴들(442)이 형성될 수 있다. 상기 콘택 패턴들(442)과 상기 하부 절연 막(434) 사이에 절연성의 콘택 스페이서들(439)이 형성될 수 있다.
상기 셀 비트라인 구조체들(478c)에서, 상기 셀 스페이서들(451c)의 하부 끝 부분은 상기 셀 상부 도전 패턴들(472c)의 하부면들 보다 낮은 레벨에 위치하며 상기 콘택 패턴들(442)의 상부면들 보다 낮은 레벨에 위치할 수 있다. 상기 셀 비트라인 구조체들(478c)에서, 상기 셀 스페이서들(451c)의 일 부분은 상기 콘택 스페이서들(439)의 일 부분과 동일한 레벨에 위치할 수 있다. 상기 셀 상부 도전 패턴들(427c)의 각각은 제2 셀 상부 도전 패턴(469c) 및 상기 제2 셀 상부 도전 패턴(469c)의 측면 및 바닥면을 덮는 제1 셀 상부 도전 패턴(466c)을 포함할 수 있다.
상기 주변 회로 영역(PR)에서, 라인 형상의 주변 게이트 구조체(478p)가 형성될 수 있다. 상기 주변 게이트 구조체(478p)는 차례로 적층된 주변 하부 게이트 전극(427a), 주변 상부 게이트 전극(472p) 및 절연성의 주변 게이트 캐핑 패턴(475p)을 포함할 수 있다. 상기 주변 게이트 구조체(478p)는 상기 주변 하부 게이트 전극(427a)의 측면, 상기 주변 상부 게이트 전극(472p)의 측면 및 상기 주변 게이트 캐핑 패턴(475p)의 측면을 덮는 절연성의 주변 스페이서(451p)를 포함할 수 있다. 또한, 상기 주변 게이트 구조체(478p)는 상기 주변 하부 게이트 전극(427a)과 상기 주변 활성 영역(403p) 사이에 개재된 주변 게이트 유전체(424)를 포함할 수 있다. 상기 주변 상부 도전 패턴(427p)은 제2 주변 상부 도전 패턴(469p) 및 상기 제2 주변 상부 도전 패턴(469p)의 측면 및 바닥면을 덮는 제1 주변 상부 도전 패턴(466p)을 포함할 수 있다.
상기 주변 상부 게이트 전극(472p)은 상기 셀 상부 도전 패턴(472c)과 동일한 물질로 형성될 수 있다. 상기 주변 상부 게이트 전극(472P)은 상기 주변 하부 게이트 전극(427a) 보다 낮은 비저항의 도전성 물질을 포함할 수 있다. 예를 들어, 상기 주변 하부 게이트 전극(427a)은 폴리 실리콘으로 형성될 수 있고, 상기 셀 상부 도전 패턴들(427c)과 상기 주변 상부 도전 패턴(472p)은 텅스텐 또는 구리를 포함할 수 있다. 예를 들어, 상기 셀 상부 도전 패턴들(427c)과 상기 주변 상부 도전 패턴(472p)은 상기 제1 셀 및 주변 상부 도전 패턴들(466c, 466p)은 고융점 금속(refractory metal) 계열 또는 금속 질화물로 형성할 수 있고, 상기 제2 셀 및 주변 상부 도전 패턴들(469c, 469p)은 텅스텐 또는 구리로 형성할 수 있다.
상기 주변 게이트 구조체(478p) 양 옆의 상기 주변 활성 영역(403p) 내에 주변 소스/드레인 영역들(454)이 형성될 수 있다.
상기 셀 비트라인 구조체들(478c)의 측면들 및 상기 주변 게이트 구조체(478p)의 측면 상에 층간 절연 패턴들(457)이 형성될 수 있다.
상기 셀 어레이 영역(CR)의 기판 상에서, 상기 층간 절연 패턴들(457) 및 상기 하부 절연 막(434)을 관통하며, 상기 제2 소스/드레인 영역들(421b)과 전기적으로 연결된 셀 콘택 플러그들(484c)이 형성될 수 있다. 상기 셀 어레이 영역(CR)에서, 상기 셀 콘택 플러그들(484c) 상에 상기 셀 콘택 플러그들(484c)과 전기적으로 연결된 셀 커패시터들(487)이 형성될 수 있다.
상기 주변 회로 영역(PR)에서, 상기 층간 절연 패턴들(457)을 관통하며 상기 주변 소스/드레인 영역들(454)과 전기적으로 연결된 주변 콘택 플러그들(484p)이 형성될 수 있다.
다음으로, 도 25, 및 도 27a 내지 도 27k를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 25는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자를 나타낸 평면도이고, 도 27a 내지 도 27k는 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 27a 내지 도 27k에서, D로 표시된 부분은 도 24의 IV-IV'선을 따라 취해진 영역을 나타낸 부분이고, E로 표시된 부분은 도 24의 V-V'선을 따라 취해진 영역을 나타낸 부분이고, F로 표시된 부분은 도 24의 VI-VI'선을 따라 취해진 영역을 나타낸 부분이다.
도 25 및 도 27a를 참조하면, 기판(400)을 준비할 수 있다. 상기 기판(400)은 반도체 기판일 수 있다. 상기 기판(400) 내에 셀 활성 영역들(403a) 및 주변 활성 영역(403p)을 한정하는 소자분리 영역(403s)을 형성할 수 있다. 상기 소자분리 영역(403s)은 트렌치 소자분리 영역일 수 있다.
상기 셀 활성 영역(403a) 내에 제1 소스/드레인 영역(421) 및 제2 소스/드레인 영역(421b)을 형성할 수 있다. 상기 셀 활성 영역(403a)을 가로지르며 상기 소자분리 영역(403s) 내로 연장된 셀 게이트 트렌치(406)을 형성할 수 있다. 하나의 셀 활성 영역(403a) 내에서, 상기 제1 소스/드레인 영역(421) 및 상기 제2 소스/드레인 영역(421b)은 상기 셀 게이트 트렌치(406)을 사이에 두고 서로 마주볼 수 있다. 상기 셀 게이트 트렌치(406)는 상기 셀 활성 영역(403s)을 가로지르는 부분 보다 상기 소자분리 영역(403s) 내에서 낮은 하부면을 가질 수 있다. 상기 셀 게이트 트렌치(406) 내에 셀 게이트 구조체(418)가 형성될 수 있다. 상기 셀 게이트 구조체(418)은 상기 셀 게이트 트렌치(406)에 의하여 노출된 셀 활성 영역(403) 상에 셀 게이트 유전체(409)를 형성하고, 상기 셀 게이트 유전체(409) 상에 상기 셀 게이트 트렌치(406)을 부분적으로 채우는 셀 게이트 전극(412)를 형성하고, 상기 셀 게이트 전극(412) 상에 절연성의 셀 게이트 캐핑 패턴(415)을 형성하는 것을 포함할 수 있다. 상기 셀 게이트 전극(412)은 메모리 소자의 워드라인일 수 있다.
도 25 및 도 27b를 참조하면, 상기 셀 게이트 구조체(418)을 갖는 기판의 상기 셀 어레이 영역(CR) 상에 차례로 적층된 제1 하부 절연 막(430) 및 제2 하부 절연 막(433)을 형성할 수 있다. 상기 제1 하부 절연 막(430)은 실리콘 질화물 또는 실리콘 산-질화물로 형성될 수 있고, 상기 제2 하부 절연 막(433)은 실리콘 산화물로 형성될 수 있다.
상기 셀 게이트 구조체(418)를 갖는 기판의 상기 주변 회로 영역(PR)의 상기 주변 활성 영역(403p) 상에 주변 게이트 유전체(424)를 형성하고, 상기 주변 게이트 유전체(424) 상에 상기 주변 회로 영역(PR)의 기판을 덮는 주변 하부 게이트 도전 막(427)을 형성할 수 있다.
몇몇 실시예들에서, 상기 제2 하부 절연 막(433)을 형성한 후에, 상기 주변 하부 게이트 도전 막(427)을 형성할 수 있다. 이와는 달리, 상기 주변 하부 게이트 도전 막(427)을 형성한 후에, 상기 제2 하부 절연 막(433)을 형성할 수 있다.
도 25 및 도 27c를 참조하면, 상기 제2 하부 절연 막(433)을 패터닝하여 상기 셀 활성 영역(403)의 일부분, 예를 들어 상기 제1 소스/드레인 영역들(421a)을 노출시키는 콘택 홀들(436)을 형성할 수 있다. 상기 콘택 홀들(436)의 측벽들 상에 절연성의 콘택 스페이서들(439)을 형성할 수 있다. 상기 콘택 스페이서들(439)은 실리콘 산화물로 형성할 수 있다.
상기 콘택 홀들(436)을 채우는 콘택 패턴들(442)을 형성할 수 있다. 상기 콘택 패턴들(442)은 폴리 실리콘 등과 같은 도전성 물질로 형성할 수 있다.
도 25 및 도 27d를 참조하면, 상기 콘택 패턴들(442)을 갖는 기판 상에 셀 희생 마스크 패턴들(445) 및 주변 희생 마스크 패턴(446)을 형성할 수 있다. 상기 셀 희생 마스크 패턴들(445)은 상기 셀 어레이 영역(CR)의 기판 상에 형성될 수 있고, 상기 주변 희생 마스크 패턴(446)은 상기 주변 회로 영역(PR)의 기판 상에 형성될 수 있다. 상기 셀 희생 마스크 패턴들(445) 및 상기 주변 희생 마스크 패턴(446)은 라인 형상일 수 있다. 상기 셀 희생 마스크 패턴들(445)은 상기 콘택 패턴들(442)을 덮도록 형성될 수 있다.
상기 셀 및 주변 희생 마스크 패턴들(445)은 상기 제2 하부 절연 막(433) 및 상기 주변 하부 게이트 도전 막(427)에 대하여 식각 선택비를 갖는 물질, 예를 들어 비정질 탄소 막으로 형성할 수 있다.
도 25 및 도 27e를 참조하면, 상기 셀 및 주변 희생 마스크 패턴들(445, 446)을 식각마스크로 이용하여, 상기 셀 어레이 영역(CR)의 상기 제2 하부 절연 막(433)을 식각 또는 부분식각 함과 아울러, 상기 주변 회로 영역(PR)의 상기 주변 하부 게이트 도전 막(427)을 식각할 수 있다. 그 결과, 상기 셀 희생 마스크 패턴들(455) 양 옆의 상기 제2 하부 절연 막(433) 내에 리세스된 영역들(433a)이 형성됨과 아울러, 상기 주변 회로 영역(PR) 상에 주변 하부 게이트 전극(427a)이 형성될 수 있다.
상기 주변 하부 게이트 전극(427a) 양 옆에 위치하는 상기 주변 활성 영역(403p) 내에 불순물을 주입하여 저농도 주변 소스/드레인 영역(448)을 형성할 수 있다.
도 25 및 도 27f를 참조하면, 상기 주변 하부 게이트 전극(427a) 및 상기 리세스된 영역들(433a)을 갖는 기판 상에 절연성의 스페이서 막을 형성할 수 있다. 상기 스페이서 막을 이방성 식각하여, 상기 셀 희생 마스크 패턴들(445)의 측면들을 덮으며 상기 리세스된 영역들(433a)의 측벽들 상으로 연장된 셀 스페이서들(451c)을 형성함과 아울러, 상기 주변 희생 마스크 패턴(446)의 측면 및 상기 주변 하부 게이트 전극(427a)의 측면을 덮는 주변 스페이서들(451p)을 형성할 수 있다.
상기 셀 및 주변 스페이서들(451c, 451p)은 상기 셀 및 주변 희생 마스크 패턴들(445, 446)에 대하여 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 주변 희생 마스크 패턴(446) 및 상기 주변 스페이서(451p)을 이온 주입 마스크로 이용하여, 상기 주변 하부 게이트 전극(427a) 양 옆에 위치하는 상기 주변 활성 영역(403p) 내에 불순물을 주입하여 고농도 주변 소스/드레인 영역(453)을 형성할 수 있다. 따라서, 상기 주변 하부 게이트 전극(427a)의 양 옆에 위치하는 상기 주변 활성 영역(403p) 내에 LDD(lightly doped drain) 구조의 주변 소스/드레인 영역이 형성될 수 있다.
도 25 및 도 27g를 참조하면, 상기 셀 및 주변 스페이서들(451c, 451p)을 갖는 기판 상에 층간 절연 막을 형성할 수 있다. 이어서, 상기 층간 절연 막을 평탄화하여 상기 셀 및 주변 희생 마스크 패턴들(445, 446)이 노출시킬 수 있다. 상기 평탄화된 층간 절연 막은 층간 절연 패턴들(457)로 명명될 수 있다. 상기 층간 절연 패턴들(457)은 실리콘 산화물 또는 저-유전체로 형성될 수 있다.
도 25 및 도 27h를 참조하면, 상기 셀 희생 마스크 패턴들(445)을 제거하여 셀 개구부들(460c)를 형성함과 아울러, 상기 주변 희생 마스크 패턴(446)을 제거하여 주변 개구부(460p)를 형성할 수 있다. 상기 셀 및 주변 희생 마스크 패턴들(445, 446)은 동시에 제거될 수 있다.
도 25 및 도 27i를 참조하면, 상기 셀 및 주변 개구부들(460c, 460p)을 갖는 기판 상에 상부 도전 막을 형성할 수 있다. 이어서, 상기 층간 절연 패턴들(457)이 노출될 때까지 상기 상부 도전 막을 평탄화할 수 있다. 상기 평탄화된 상부 도전 막을 부분식각할 수 있다. 그 결과, 상기 셀 개구부들(460c)을 부분적으로 채우는 셀 상부 도전 패턴들(472c)이 형성될 수 있고, 상기 주변 개구부(460p)를 부분적으로 채우는 주변 상부 도전 패턴(472p)이 형성될 수 있다.
상기 셀 상부 도전 패턴들(427c)의 각각은 제2 셀 상부 도전 패턴(469c) 및 상기 제2 셀 상부 도전 패턴(469c)의 측면 및 바닥면을 덮는 제1 셀 상부 도전 패턴(466c)을 포함할 수 있고, 상기 주변 상부 도전 패턴(427a)은 제2 주변 상부 도전 패턴(469p) 및 상기 제2 주변 상부 도전 패턴(469p)의 측면 및 바닥면을 덮는 제1 주변 상부 도전 패턴(466p)을 포함할 수 있다.
상기 셀 상부 도전 패턴들(427c)과 상기 주변 상부 도전 패턴(472p)은 동일한 물질로 형성될 수 있다. 상기 셀 상부 도전 패턴들(427c)과 상기 주변 상부 도전 패턴(472p)은 상기 주변 하부 게이트 전극(427a) 보다 낮은 비저항을 갖는 도전성 물질로 형성될 수 있다. 예를 들어, 상기 주변 하부 게이트 전극(427a)은 폴리 실리콘으로 형성될 수 있고, 상기 셀 상부 도전 패턴들(427c)과 상기 주변 상부 도전 패턴(472p)은 텅스텐 또는 구리를 포함할 수 있다. 예를 들어, 상기 셀 상부 도전 패턴들(427c)과 상기 주변 상부 도전 패턴(472p)은 상기 제1 셀 및 주변 상부 도전 패턴들(466c, 466p)은 고융점 금속(refractory metal) 계열 또는 금속 질화물로 형성할 수 있고, 상기 제2 셀 및 주변 상부 도전 패턴들(469c, 469p)은 텅스텐 또는 구리로 형성할 수 있다.
도 25 및 도 27j를 참조하면, 상기 셀 상부 도전 패턴들(427c)과 상기 주변 상부 도전 패턴(472p)을 갖는 기판 상에 캐핑 절연 막을 형성할 수 있다. 상기 층간 절연 패턴들(457)이 노출될 때까지 상기 캐핑 절연 막을 평탄화하여, 상기 셀 상부 도전 패턴들(427c) 상에 셀 캐핑 패턴들(475c)을 형성함과 아울러, 상기 주변 상부 도전 패턴(427a) 상에 주변 게이트 캐핑 패턴(475p)을 형성할 수 있다.
상기 셀 캐핑 패턴들(475c) 및 상기 주변 게이트 캐핑 패턴(475p)은 상기 층간 절연 패턴들(457)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 층간 절연 패턴들(457)은 실리콘 산화물 또는 저-유전체로 형성할 수 있고, 상기 셀 캐핑 패턴들(475c) 및 상기 주변 게이트 캐핑 패턴(475p)은 실리콘 질화물로 형성할 수 있다.
상기 셀 어레이 영역(CR)에서, 상기 셀 상부 도전 패턴들(472c), 상기 셀 캐핑 패턴들(475c) 및 상기 셀 스페이서들(451c)은 비트라인 구조체(478c)를 형성할 수 있다. 상기 셀 상부 도전 패턴들(472c)은 메모리 소자의 비트라인들일 수 있다.
상기 주변 회로 영역(PR)에서, 상기 주변 하부 게이트 전극(427a), 상기 주변 상부 도전 패턴(472), 상기 주변 게이트 캐핑 패턴(475p) 및 상기 주변 스페이서(451p)는 주변 게이트 구조체(478p)를 형성할 수 있다.
도 25 및 도 27k를 참조하면, 상기 층간 절연 패턴들(457)을 패터닝하여, 상기 셀 어레이 영역(CR)에서, 상기 층간 절연 패턴들(457), 상기 제2 하부 절연 막(433) 및 상기 제1 하부 절연 막(430)을 차례로 관통하며 상기 제2 소스/드레인 영역들(421b)을 노출시키는 셀 콘택 홀들(481c)을 형성함과 아울러, 상기 주변 회로 영역(PR)에서, 상기 층간 절연 패턴들(457)을 관통하며 상기 주변 소스/드레인 영역들(454)을 노출시키는 주변 콘택 홀들(481p)을 형성할 수 있다.
다시 도 26을 참조하면, 상기 셀 콘택 홀들(481c)을 채우는 셀 콘택 플러그들(484c)을 형성함과 아울러, 상기 주변 콘택 홀들(481p)을 채우는 주변 콘택 플러그들(484p)을 형성할 수 있다.
도 28은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 메모리 카드를 개략적으로 나타낸 도면이다.
도 28을 참조하면, 메모리 카드(500)는 카드 기판(510), 상기 카드 기판(510) 상에 배치된 하나 또는 복수 개의 반도체 소자(530), 상기 카드 기판(510)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(530)과 전기적으로 각각 연결되는 접촉 단자들(520)을 포함한다. 여기서, 상기 반도체 소자(530)는 앞에서 설명한 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시 예에 따른 반도체 소자를 포함하는 메모리 칩 또는 반도체 패키지 일 수 있다. 상기 메모리 카드(500)는 전자 장치, 예를 들어 디지털 카메라, 컴퓨터, 휴대용 저장 장치 등과 같은 장치에 사용되기 위한 메모리 카드일 수 있다.
상기 카드 기판(510)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 카드 기판(510)의 양면이 모두 사용될 수 있다. 즉, 상기 카드 기판(510)의 앞면 및 뒷면에 모두 반도체 소자들(530)이 배치될 수 있다. 상기 카드 기판(510)의 앞면 및/또는 뒷면에 상기 반도체 소자(530)가 상기 카드 기판(510)에 전기적 및 기계적으로 연결될 수 있다.
상기 접촉 단자들(520)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 접촉 단자들(520)은 상기 메모리 카드(500)의 종류 및 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 접촉 단자들(520)의 개수는 특별한 의미를 갖지 않는다.
도 29는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 전자 시스템을 나타낸 블록도이다.
도 29를 참조하면, 전자장치(600)가 제공될 수 있다. 상기 전자 장치(600)는 프로세서(610), 메모리(620) 및 입출력 장치(I/O, 630)를 포함할 수 있다. 상기 프로세서(610), 메모리(620) 및 입출력 장치(630)는 버스(646)를 통하여 연결될 수 있다.
상기 메모리(620)는 상기 프로세서(610)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(620)는 프로세서(610)의 동작을 위한 코드 및 데이트를 저장할 수 있다. 상기 메모리(620)는 버스(646)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(620) 및 상기 프로세서(610) 중 어느 하나는 본 발명의 실시예들 중 어느 하나의 실시 예에 따른 반도체 소자를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(600)는 상기 메모리(620)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(600)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(600)의 보다 구체적인 실현 및 변형된 예에 대하여 도 30 및 도 31을 참조하여 설명하기로 한다.
도 30은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 30을 참조하면, 전자 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 711)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 디스크(SSD; 711)는 인터페이스(713), 제어기(controller; 715), 비-휘발성 메모리(non-volatile memory; 718), 및 버퍼 메모리(buffer memory; 719)를 포함할 수 있다. 상기 제어기(715), 상기 비-휘발성 메모리(718) 및 상기 버퍼 메모리(719) 중 어느 하나는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들 중 어느 하나를 포함할 수 있다.
상기 솔리드 스테이트 디스크(711)는 반도체 소자를 이용하여 정보를 저장하는 장치일 수 있다. 상기 솔리드 스테이트 디스크(711)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있다. 상기 솔리드 스테이트 디스크(711)는 노트북PC, 넷북, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(715)는 상기 인터페이스(713)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(715)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(718)는 상기 제어기(715)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(715)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(711)의 데이터 저장용량은 상기 비-휘발성 메모리(718)에 대응할 수 있다. 상기 버퍼 메모리(719)는 상기 제어기(715)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(713)는 호스트(Host; 2702)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(713)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(718)는 상기 제어기(715)를 경유하여 상기 인터페이스(713)에 접속될 수 있다.
상기 비-휘발성 메모리(718)는 상기 인터페이스(713)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(711)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(718)에 저장된 데이터는 보존되는 특성이 있다. 상기 버퍼 메모리(719)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(719)는 상기 비-휘발성 메모리(718)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(713)의 데이터 처리속도는 상기 비-휘발성 메모리(718)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(719)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(713)를 통하여 수신된 데이터는, 상기 제어기(715)를 경유하여 상기 버퍼 메모리(719)에 임시 저장된 후, 상기 비-휘발성 메모리(718)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(718)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(718)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(719)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(719)는 상기 솔리드 스테이트 디스크(711)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
도 31은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 전자 장치를 나타낸 시스템 블록도이다.
도 31을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자가 전자 시스템(800)에 적용될 수 있다. 상기 전자 시스템(800)은 바디(Body; 810), 마이크로 프로세서 유닛(Micro Processor Unit; 2820), 파워 유닛(Power Unit; 2830), 기능 유닛(Function Unit; 840), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 850)을 포함할 수 있다. 상기 바디(810)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2820), 상기 파워 유닛(2830), 상기 기능 유닛(840), 및 상기 디스플레이 컨트롤러 유닛(850)은 상기 바디(810)에 장착될 수 있다. 상기 바디(810)의 내부 혹은 상기 바디(810)의 외부에 디스플레이 유닛(860)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(860)은 상기 바디(810)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(850)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(830)은 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(820), 상기 기능 유닛(840), 상기 디스플레이 컨트롤러 유닛(850) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(820)은 상기 파워 유닛(830)으로부터 전압을 공급받아 상기 기능 유닛(840)과 상기 디스플레이 유닛(860)을 제어할 수 있다. 상기 기능 유닛(840)은 다양한 전자 시스템(800)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(800)이 휴대폰인 경우 상기 기능 유닛(840)은 다이얼링, 또는 외부 장치(External Apparatus; 870)와의 교신으로 상기 디스플레이 유닛(860)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(800)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(840)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(840)은 유선 혹은 무선의 통신 유닛(Communication Unit; 880)을 통해 상기 외부 장치(870)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(800)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(840)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 상기 마이크로 프로세서 유닛(820) 및 상기 기능 유닛(840) 중 적어도 어느 하나에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1 : 기판 5 : 하부 절연 막
8 : 제1 하부 도전 막 10 : 버퍼 도전 막
12 : 제2 하부 도전 막 15 : 하부 도전 막
8a : 제1 하부 도전 패턴 10a : 버퍼 도전 패턴
12a : 제2 하부 도전 패턴 15a : 하부 도전 패턴들
20, 120 : 희생 마스크 패턴들 22 : 리세스된 영역들
225 : 스페이서 35, 135 : 층간 절연 막
30, 31, 130, 131, 230, 231 : 에어 갭
35a,35b, 36a, 36b, 135a, 136a, 235, 236 : 층간 절연 패턴들
40, 140, 240 : 개구부들 40a : 확장된 개구부들
140a : 변형된 개구부들 145 : 스페이서 막
145a : 스페이서 52, 252 : 제1 상부 도전 막
54, 254 : 제2 상부 도전 막 57, 257 : 상부 도전 막
52a,, 52b 152a : 제1 상부 도전 패턴
54a, 54b, 154a : 제2 상부 도전 패턴
57a, 57b, 157a : 상부 도전 패턴들
260 : 배선 캐핑 패턴
65a, 65b, 165, 265 : 배선 구조체들
70 : 상부 절연 막
355 : 하부 도전 막 355a : 하부 도전 패턴
359 : 그루브 366 : 층간 절연 막
366a : 층간 절연 패턴 364 : 에어 갭
369 : 개구부 403a : 셀 활성 영역
403p : 주변 활성 영역 403s : 소자분리 영역
418 : 셀 게이트 구조체 421a : 제1 소스/드레인 영역
421b : 제2 소스/드레인 영역 430 : 제1 하부 절연 막
433 : 제2 하부 절연 막 434 : 하부 절연 막
424 : 주변 게이트 유전체 427 : 주변 하부 게이트 도전 막
427a : 주변 하부 게이트 전극 439 : 콘택 스페이서
442 : 콘택 패턴 445 : 셀 희생 마스크 패턴
446 : 주변 희생 마스크 패턴 451c : 셀 스페이서
451p : 주변 스페이서 454 : 주변 소스/드레인 영역
457 : 층간 절연 패턴 460c : 셀 개구부
460p : 주변 개구부 472c : 셀 상부 도전 패턴
472p : 주변 상부 도전 패턴 475c : 셀 캐핑 패턴
475p : 주변 캐핑 패턴 478c : 셀 비트라인 구조체
478p : 주변 게이트 구조체 481c : 셀 콘택 홀
481p : 주변 콘택 홀 484c : 셀 콘택 플러그
484p : 주변 콘택 플러그

Claims (10)

  1. 기판 상에 스위칭 소자들을 형성하고,
    상기 스위칭 소자들을 갖는 기판 상에 하부 구조체를 형성하고,
    상기 하부 구조체 상에 하부 도전 막을 형성하고,
    상기 하부 도전 막 상에 희생 마스크 패턴들을 형성하고,
    상기 희생 마스크 패턴들을 식각 마스크로 이용하여 상기 하부 도전 막을 식각하여 하부 도전 패턴들을 형성하고,
    상기 하부 도전 패턴들을 갖는 기판 상에 층간 절연 막을 형성하고,
    상기 희생 마스크 패턴들이 노출될 때까지 상기 층간 절연 막을 평탄화하여 층간 절연 패턴들을 형성하고,
    상기 노출된 상기 희생 마스크 패턴들을 제거하여 상기 하부 도전 패턴들을 노출시키는 개구부들을 형성하고,
    상기 개구부들 내에 상기 하부 도전 패턴들과 자기-정렬된(self-aligned) 상부 도전성 패턴들을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연 막은 상기 희생 마스크 패턴들의 상부면들보다 낮은 레벨에 위치하며 상기 희생 마스크 패턴들과 이격된 에어 갭을 갖도록 형성되는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 상부 도전 패턴들은 상기 하부 도전 패턴들 보다 낮은 비저항의 도전성 물질을 포함하면서 상기 하부 도전 패턴들 보다 큰 수직 두께를 갖도록 형성되는 반도체 소자의 제조방법.
  4. 기판 상에 하부 절연 막을 형성하고,
    상기 하부 절연 막 상에 하부 도전 막을 형성하고,
    상기 하부 도전 막 상에 상기 하부 도전 막의 수직 두께 보다 큰 수직 두께를 갖는 희생 마스크 패턴들을 형성하고,
    상기 희생 마스크 패턴들을 식각 마스크로 이용하여 상기 하부 도전 막을 식각하여 하부 도전 패턴들을 형성하고,
    상기 희생 마스크 패턴들 및 상기 희생 마스크 패턴들을 갖는 기판 상에 층간 절연 막을 형성하고,
    상기 층간 절연 막을 평탄화하여 상기 희생 마스크 패턴들을 노출시키는 층간 절연 패턴들을 형성하고,
    상기 노출된 상기 희생 마스크 패턴들을 제거하여 개구부들을 형성하고,
    상기 개구부들 내에 상부 도전 패턴들을 형성하여 차례로 적층된 상기 하부 도전 패턴들 및 상기 상부 도전 패턴들을 포함하는 배선 구조체들을 형성하는 것을 포함하되,
    상기 배선 구조체들은 상기 배선 구조체들 사이의 이격 거리 보다 큰 수직 두께를 갖는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 상부 도전 패턴들은 상기 배선 구조체들 사이의 이격 거리 보다 큰 수직 두께를 갖는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 개구부들의 측벽들 상에 스페이서들을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 스페이서들의 각각은 상부 영역 보다 하부 영역의 폭이 크도록 형성되는 반도체 소자의 제조 방법.
  8. 제 4 항에 있어서,
    상기 희생 마스크 패턴을 제거한 후에, 층간 절연 패턴들을 등방성 식각하여 상기 하부 도전 패턴들의 상부 측면들을 노출시키는 확장된 개구부들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제 4 항에 있어서,
    상기 하부 도전 패턴들을 형성한 후에,
    상기 희생 마스크 패턴들의 측면들 및 상기 하부 도전 패턴들의 측면들 상에 절연성 스페이서들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 상부 도전 패턴들 상에 캐핑 패턴들을 형성하는 것을 더 포함하되,
    상기 상부 도전 패턴들은 상기 개구부들을 부분적으로 채우도록 형성되고,
    상기 캐핑 패턴들은 상기 개구부들의 나머지 부분들 내에 형성되는 반도체 소자의 제조방법.
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