KR20140088826A - 다이오드를 갖는 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
기판 상에 하부 배선이 형성된다. 상기 하부 배선 상에 다이오드가 형성된다. 상기 다이오드의 측면들에 가깝고 서로 떨어진 한 쌍의 절연 패턴들이 형성된다. 상기 다이오드 상에 데이터 저장 요소가 형성된다. 상기 다이오드의 상단은 상기 절연 패턴들보다 높은 레벨에 돌출된다.
Description
본 발명은 다이오드를 갖는 비-휘발성 메모리소자 및 그 형성 방법에 관한 것이다.
피램(Phase-change Random Access Memory; PRAM)과 같은 비-휘발성 메모리소자에 있어서, 다이오드의 전기적 특성을 개선하고 고집적화를 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 우수하고 고집적화에 유리한 다이오드를 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 전기적 특성이 우수하고 고집적화에 유리한 다이오드를 갖는 반도체 소자의 제조 방법들을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 하부 배선을 포함한다. 상기 하부 배선 상에 다이오드가 형성된다. 상기 다이오드의 측면들에 가깝고 서로 떨어진 한 쌍의 제1 절연 패턴들이 형성된다. 상기 다이오드상에 데이터 저장 요소가 형성된다. 상기 다이오드의 상단은 상기 제1 절연 패턴들보다 높은 레벨에 돌출된다.
상기 제1 절연 패턴들은 상기 하부 배선을 가로지를 수 있다.
상기 제1 절연 패턴들의 각각은 상부의 수평 폭이 하부보다 좁을 수 있다.
상기 제1 절연 패턴들은 상기 하부 배선 상을 가로지를 수 있다. 상기 다이오드의 하단은 상기 하부 배선의 상단보다 낮은 레벨에 형성될 수 있다.
상기 다이오드는 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용하여 형성된 반도체 막을 포함할 수 있다.
상기 다이오드는 상기 제1 절연 패턴들 사이에 형성된 하부(lower part) 및 상기 제1 절연 패턴들보다 높은 레벨에 돌출된 상부(upper part)를 포함할 수 있다. 상기 하부(lower part) 및 상기 상부(upper part)의 측면들은 서로 어긋날 수 있다.
상기 하부(lower part)는 역-사다리꼴이고, 상기 상부(upper part)는 사다리꼴일 수 있다.
상기 상부(upper part)는 상기 제1 절연 패턴들의 상부표면에 접촉될 수 있다.
상기 제1 절연 패턴들을 가로지르고 서로 대향하는 한 쌍의 제2 절연 패턴들이 형성될 수 있다. 상기 다이오드는 상기 제2 절연 패턴들 사이에 형성될 수 있다. 상기 다이오드는 서로 대향하고 상기 제1 절연 패턴들에 가까운 제1 및 제2 측면들과 서로 대향하고 상기 제2 절연 패턴들에 가까운 제3 및 제4 측면들을 포함할 수 있다. 상기 제1 및 제2 측면들은 상기 제3 및 제4 측면들과 다른 경사를 보일 수 있다. 상기 제1 측면은 하부 측면 및 상기 하부 측면 상의 상부 측면을 포함할 수 있다. 상기 하부 측면은 상기 제1 절연 패턴들 중 하나의 측면에 접촉될 수 있다. 상기 상부 측면은 상기 제1 절연 패턴들보다 높은 레벨에 형성될 수 있다. 상기 제2 절연 패턴들의 각각은 상부의 수평 폭이 하부보다 클 수 있다.
상기 제1 절연 패턴들 상에 형성되고 상기 제1 및 제2 측면들과 가까운 제3 절연 패턴들을 포함할 수 있다. 상기 제3 절연 패턴들의 측면들은 상기 제1 절연 패턴들과 다른 경사를 보일 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상의 하부 배선을 포함한다. 상기 하부 배선 상에 서로 대향하는 한 쌍의 제1 절연 패턴들이 형성된다. 상기 제1 절연 패턴들 사이에 반도체 패턴이 형성된다. 상기 제1 절연 패턴들과 교차하고 서로 대향하는 한 쌍의 제2 절연 패턴들이 형성된다. 상기 반도체 패턴 상에 상부 배선이 형성된다. 상기 반도체 패턴은 상기 제1 절연 패턴들과 접촉되고 서로 대향하는 제1 및 제2 측면들과 상기 제2 절연 패턴들과 접촉되고 서로 대향하는 제3 및 제4 측면들을 포함한다. 상기 제1 및 제2 측면들은 상기 제3 및 제4 측면들과 다른 경사를 갖는다.
상기 제1 절연 패턴들의 각각은 상부의 수평 폭이 하부보다 좁을 수 있다. 상기 제2 절연 패턴들의 각각은 상부의 수평 폭이 하부보다 클 수 있다.
상기 제1 및 제2 측면들을 가로지르는 제1 단면도 상에서 보여질 때 상기 반도체 패턴은 상부의 수평 폭이 하부보다 클 수 있다. 상기 제3 및 제4 측면들을 가로지르는 제2 단면도 상에서 보여질 때 상기 반도체 패턴은 상부의 수평 폭이 하부보다 좁을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 워드 라인, 상기 워드 라인 상에 한쌍의 제1 절연 패턴들, 및 상기 제1 절연 패턴들 사이의 다이오드가 제공될 수 있다. 상기 다이오드를 형성하기 위한 패터닝 공정이 수행되는 동안 상기 제1 절연 패턴들은 Si-fence의 발생을 방지하는 역할을 할 수 있다. 전기적 특성이 우수하고 고집적화에 유리한 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 주요 구성을 보여주는 사시도 이다.
도 2는 도 1 의 이해를 돕기 위한 분해사시도 이다.
도 3은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이다.
도 4 내지 도 6은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들 이다.
도 7은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 주요 구성을 보여주는 사시도 이다.
도 8은 도 7 의 이해를 돕기 위한 분해사시도 이다.
도 9는 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도 이다.
도 10 및 도 11은 도 9의 일부분을 상세히 보여주는 부분 확대도들 이다.
도 12 내지 도 15는 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들 이다.
도 16은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 16의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'을 따라 취해진 단면도 이다.
도 18 내지 도 22a, 도 22c, 도 22d, 도 23 내지 도 28은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 22b는 도 22a의 이해를 돕기 위한 사시도 이고, 도 22e는 도 22d의 이해를 돕기 위한 사시도 이다.
도 29 내지 도 36은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 37 내지 도 41은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 42 내지 도 50은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 16의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 51 내지 도 56은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
도 2는 도 1 의 이해를 돕기 위한 분해사시도 이다.
도 3은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이다.
도 4 내지 도 6은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들 이다.
도 7은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 주요 구성을 보여주는 사시도 이다.
도 8은 도 7 의 이해를 돕기 위한 분해사시도 이다.
도 9는 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도 이다.
도 10 및 도 11은 도 9의 일부분을 상세히 보여주는 부분 확대도들 이다.
도 12 내지 도 15는 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들 이다.
도 16은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 16의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'을 따라 취해진 단면도 이다.
도 18 내지 도 22a, 도 22c, 도 22d, 도 23 내지 도 28은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 22b는 도 22a의 이해를 돕기 위한 사시도 이고, 도 22e는 도 22d의 이해를 돕기 위한 사시도 이다.
도 29 내지 도 36은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 37 내지 도 41은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 42 내지 도 50은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 16의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 51 내지 도 56은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 주요 구성을 보여주는 사시도 이고, 도 2는 도 1 의 이해를 돕기 위한 분해사시도 이다. 도 3은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이다. 도 4 내지 도 6은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들 이다. 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자는 상-변화 메모리 소자일 수 있다.
도 1 및 도 2를 참조하면, 기판(21) 상에 활성 영역(22)이 한정될 수 있다. 상기 활성 영역(22) 상에 워드 라인(25)이 형성될 수 있다. 상기 워드 라인(25) 상을 가로지르는 한 쌍의 제1 절연 패턴들(34)이 형성될 수 있다. 상기 워드 라인(25) 및 상기 제1 절연 패턴들(34) 사이에 제1 절연 막(23)이 개재될 수 있다. 상기 제1 절연 패턴들(34) 사이에 상기 워드 라인(25)에 접촉된 다이오드(37A)가 형성될 수 있다. 상기 다이오드(37A) 상에 금속 실리사이드 패턴(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴(43) 상에 장벽 금속 패턴(44) 및 도전성 패턴(45)이 차례로 형성될 수 있다. 상기 도전성 패턴(45) 상에 데이터 저장 요소(49, 51, 53)가 형성될 수 있다. 상기 데이터 저장 요소(49, 51, 53)는 전극 구조체(49, 51) 및 상기 전극 구조체(49, 51) 상의 상변화 패턴(53)을 포함할 수 있다. 상기 전극 구조체(49, 51)는 하부 전극(49) 및 저항성 패턴(51)을 포함할 수 있다. 상기 상변화 패턴(53) 상에 상부 전극(55)이 형성될 수 있다. 상기 상부 전극(55) 상에 비트 라인(57)이 형성될 수 있다.
상기 기판(21)은 p형 불순물들을 함유하는 실리콘 웨이퍼일 수 있다. 상기 활성 영역(22)은 p형 불순물들을 함유하는 단결정 실리콘일 수 있다. 상기 워드 라인(25)은 n형 불순물들을 함유하는 단결정 실리콘일 수 있다. 상기 워드 라인(25) 및 상기 활성 영역(22)의 측면들은 수직 정렬될 수 있다. 상기 워드 라인(25)은 상기 활성 영역(22) 상에 자기-정렬될(self-aligned) 수 있다. 상기 워드 라인(25)의 수직 높이는 수평 폭보다 크게 형성될 수 있다.
상기 다이오드(37A)는 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용한 반도체 막일 수 있다. 상기 다이오드(37A)는 제1 영역(37N) 및 제2 영역(37P)을 포함할 수 있다. 상기 제2 영역(37P)은 상기 제1 영역(37N) 상에 형성될 수 있다. 상기 제1 영역(37N)은 n형 불순물들을 포함할 수 있다. 상기 제1 영역(37N) 내에서 n형 불순물들의 농도는 상기 워드 라인(25)보다 낮을 수 있다. 상기 제2 영역(37P)은 p형 불순물들을 포함할 수 있다. 예를 들면, 상기 제2 영역(37P)은 p형 불순물들을 포함하는 단 결정 실리콘이고, 상기 제1 영역(37N)은 n형 불순물들을 포함하는 단 결정 실리콘일 수 있다. 상기 다이오드(37A)의 상단은 상기 제1 절연 패턴들(34)보다 높은 레벨에 형성될 수 있다. 상기 제1 절연 패턴들(34)은 상기 다이오드(37A)의 측면들에 접촉될 수 있다. 상기 다이오드(37A)의 측면들은 상기 제1 절연 패턴들(34)에 의하여 한정될 수 있다.
다른 실시 예에서, 상기 워드 라인(25)은 하부 배선 또는 하부 반도체 패턴으로 지칭될 수 있으며, 상기 비트 라인(57)은 상부 배선으로 지칭될 수 있다.
도 3을 참조하면, 비-휘발성 메모리의 셀 어레이 영역에 서로 평행하게 정렬된 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25)의 상부를 가로지르는 상부 전극들(55)이 형성될 수 있다. 상기 상부 전극들(55) 상에 비트 라인들(57)이 형성될 수 있다. 상기 비트 라인들(57)은 상기 워드 라인들(25)과 직교할 수 있다. 상기 워드 라인들(25) 및 상기 비트 라인들(57)의 교차점들에 상변화 패턴들(53) 및 다이오드들(37A, 37B, 37C, 37D)이 형성될 수 있다. 상기 다이오드들(37A, 37B, 37C, 37D)은 서로 평행한 제1 절연 패턴들(34, 34A, 34B) 사이에 형성될 수 있다. 상기 제1 절연 패턴들(34, 34A, 34B)은 상기 워드 라인들(25)의 상부를 가로지를 수 있다.
도 3 및 도 4를 참조하면, 기판(21) 상에 서로 평행한 활성 영역들(22)이 한정될 수 있다. 상기 활성 영역들(22) 상에 워드 라인들(25)이 형성될 수 있다. 상기 활성 영역들(22) 및 상기 워드 라인들(25)은 제1 절연 막(23) 및 제2 절연 막(24)에 의하여 한정될 수 있다. 상기 제1 절연 막(23)은 상기 제2 절연 막(24)의 측면 및 바닥을 감쌀 수 있다.
상기 워드 라인들(25) 상을 가로지르고 서로 평행한 제1 절연 패턴들(34)이 형성될 수 있다. 상기 워드 라인들(25) 및 상기 제1 절연 패턴들(34) 사이에 상기 제1 절연 막(23)이 보존될 수 있다. 상기 제1 절연 패턴들(34) 사이에 상기 워드 라인들(25)에 접촉된 다이오드들(37A)이 형성될 수 있다. 상기 다이오드들(37A)상에 금속 실리사이드 패턴들(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(43) 상에 장벽 금속 패턴들(44) 및 도전성 패턴들(45)이 차례로 형성될 수 있다. 상기 제1 절연 패턴들(34)을 가로지르고 서로 평행한 제2 절연 패턴들(39)이 형성될 수 있다. 상기 제1 절연 패턴들(34) 상에 제3 절연 패턴들(41)이 형성될 수 있다. 상기 제3 절연 패턴들(41)은 상기 제2 절연 패턴들(39) 사이에 형성될 수 있다. 상기 다이오드들(37A)의 측면들은 상기 제1 절연 패턴들(34), 상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41)에 접촉될 수 있다. 상기 다이오드들(37A)의 측면들은 상기 제1 절연 패턴들(34), 상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41)에 의하여 한정될 수 있다. 상기 다이오드들(37A)의 각각은 제1 영역(37N) 및 제2 영역(37P)을 포함할 수 있다.
상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41) 상에 몰딩 막(47)이 형성될 수 있다. 상기 몰딩 막(47)을 관통하는 데이터 저장 요소들(49, 51, 53)이 형성될 수 있다. 상기 데이터 저장 요소들(49, 51, 53)의 각각은 전극 구조체(49, 51) 및 상기 전극 구조체(49, 51) 상의 상변화 패턴(53)을 포함할 수 있다. 상기 전극 구조체(49, 51)는 하부 전극(49) 및 저항성 패턴(51)을 포함할 수 있다. 상기 몰딩 막(47) 상에 상부 절연 막(59)이 형성될 수 있다. 상기 상부 절연 막(59) 내에 상기 데이터 저장 요소들(49, 51, 53)에 접속된 상부 전극들(55)이 형성될 수 있다. 상기 상부 전극들(55) 상에 비트 라인들(57)이 형성될 수 있다.
본 발명의 실시 예들에 따르면, 상기 제1 절연 패턴들(34)은 상기 다이오드들(37A)을 형성하기 위한 패터닝 공정이 수행되는 동안 Si-fence의 발생을 방지하는 역할을 할 수 있다.
도 3 및 도 5를 참조하면, 다이오드들(37B)의 각각은 상부의 수평 폭이 하부보다 클 수 있다. 상기 다이오드들(37B)의 몇몇 측면들은 불연속적일 수 있다. 상기 다이오드들(37B)의 각각은 워드 라인들(25)보다 큰 수평 폭을 보일 수 있다.
도 3 및 도 6을 참조하면, 다이오드들(37C)의 각각은 워드 라인들(25) 및 제1 절연 패턴들(34) 사이에 신장될 수 있다. 상기 다이오드들(37C)의 각각은 상기 워드 라인들(25)의 상부표면 및 측면들에 접촉될 수 있다. 상기 다이오드들(37C)의 하단들은 상기 워드 라인들(25)의 상단들보다 낮은 레벨에 형성될 수 있다.
도 7은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 주요 구성을 보여주는 사시도 이고, 도 8은 도 7 의 이해를 돕기 위한 분해사시도 이다. 도 9는 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도 이다. 도 10 및 도 11은 도 9의 일부분을 상세히 보여주는 부분 확대도들 이다.
도 7 및 도 8을 참조하면, 기판(21) 상에 활성 영역(22)이 한정될 수 있다. 상기 활성 영역(22) 상에 워드 라인(25)이 형성될 수 있다. 상기 워드 라인(25) 상을 가로지르는 한 쌍의 제1 절연 패턴들(34)이 형성될 수 있다. 상기 워드 라인(25) 및 상기 제1 절연 패턴들(34) 사이에 제1 절연 막(23)이 개재될 수 있다. 상기 제1 절연 패턴들(34) 사이에 상기 워드 라인(25)에 접촉된 다이오드(37D)가 형성될 수 있다. 상기 다이오드(37D) 상에 금속 실리사이드 패턴(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴(43) 상에 장벽 금속 패턴(44) 및 도전성 패턴(45)이 차례로 형성될 수 있다. 상기 도전성 패턴(45) 상에 데이터 저장 요소(49, 51, 53)가 형성될 수 있다. 상기 상변화 패턴(53) 상에 상부 전극(55) 및 비트 라인(57)이 형성될 수 있다.
상기 제1 절연 패턴들(34)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리꼴을 보일 수 있다. 상기 다이오드(37D)는 역-사다리꼴을 보이는 하부(lower part; 37D1) 및 사다리꼴을 보이는 상부(upper part; 37D2)를 포함할 수 있다. 상기 하부(37D1)는 상기 제1 절연 패턴들(34) 사이에 한정될 수 있다. 상기 상부(37D2)는 상기 제1 절연 패턴들(34)보다 높은 레벨에 형성될 수 있다. 상기 상부(37D2)의 수평 폭은 상기 하부(37D1)보다 클 수 있다. 상기 상부(37D2)의 일부분은 상기 제1 절연 패턴들(34)의 상부 표면에 접촉될 수 있다. 상기 제1 절연 패턴들(34)의 일부분은 상기 상부(37D2)와 중첩될 수 있다.
도 9 내지 도 11을 참조하면, 기판(21) 상에 제1 절연 막(23) 및 제2 절연 막(24)에 의하여 한정된 활성 영역들(22) 및 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25) 상을 가로지르고 서로 평행한 제1 절연 패턴들(34)이 형성될 수 있다. 상기 워드 라인들(25) 및 상기 제1 절연 패턴들(34) 사이에 상기 제1 절연 막(23)이 보존될 수 있다. 상기 제1 절연 패턴들(34) 사이에 상기 워드 라인들(25)에 접촉된 다이오드들(37D)이 형성될 수 있다. 상기 다이오드들(37D) 상에 금속 실리사이드 패턴들(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(43) 상에 장벽 금속 패턴들(44) 및 도전성 패턴들(45)이 차례로 형성될 수 있다. 상기 제1 절연 패턴들(34)을 가로지르고 서로 평행한 제2 절연 패턴들(39)이 형성될 수 있다. 상기 제1 절연 패턴들(34) 상에 제3 절연 패턴들(41)이 형성될 수 있다. 상기 제3 절연 패턴들(41)은 상기 제2 절연 패턴들(39) 사이에 형성될 수 있다. 상기 다이오드들(37D)의 측면들은 상기 제1 절연 패턴들(34), 상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41)에 접촉될 수 있다. 상기 다이오드들(37D)의 측면들은 상기 제1 절연 패턴들(34), 상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41)에 의하여 한정될 수 있다.
상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41) 상에 몰딩 막(47)이 형성될 수 있다. 상기 몰딩 막(47)을 관통하는 데이터 저장 요소들(49, 51, 53)이 형성될 수 있다. 상기 몰딩 막(47) 상에 상부 절연 막(59)이 형성될 수 있다. 상기 상부 절연 막(59) 내에 상기 데이터 저장 요소들(49, 51, 53)에 접속된 상부 전극들(55) 및 비트 라인들(57)이 형성될 수 있다.
상기 제1 절연 패턴들(34)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리꼴을 보일 수 있다. 상기 제2 절연 패턴들(39)의 각각은 상부의 수평 폭이 하부보다 넓은 역-사다리꼴을 보일 수 있다. 상기 제3 절연 패턴들(41)의 측면들은 상기 제1 절연 패턴들(34)과 다른 경사를 보일 수 있다. 상기 다이오드들(37D)의 각각은 역-사다리꼴을 보이는 하부(lower part; 37D1) 및 사다리꼴을 보이는 상부(upper part; 37D2)를 포함할 수 있다. 상기 다이오드들(37D)의 각각은 제1 측면(S1), 상기 제1 측면(S1)과 대향하는 제2 측면(S2), 상기 제1 측면(S1) 및 상기 제2 측면(S2) 사이의 제3 측면(S3), 및 상기 제3 측면(S3)과 대향하는 제4 측면(S4)을 포함할 수 있다. 상기 제1 측면(S1)은 제1 하부 측면(S1L) 및 제1 상부 측면(S1U)을 포함할 수 있으며, 상기 제2 측면(S2)은 제2 하부 측면(S2L) 및 제2 상부 측면(S2U)을 포함할 수 있다. 상기 제1 하부 측면(S1L) 및 상기 제2 하부 측면(S2L)은 상기 하부(37D1)에 정의될 수 있으며, 상기 제1 상부 측면(S1U) 및 상기 제2 상부 측면(S2U)은 상기 상부(37D2)에 정의될 수 있다.
상기 제1 측면(S1) 및 상기 제2 측면(S2)은 상기 워드 라인들(25)상에 정렬될 수 있으며, 상기 제3 측면(S3) 및 상기 제4 측면(S4)은 상기 제2 절연 막(24) 상에 정렬될 수 있다. 상기 제1 하부 측면(S1L) 및 상기 제2 하부 측면(S2L)은 상기 제1 절연 패턴들(34)과 접촉될 수 있으며, 상기 제1 상부 측면(S1U) 및 상기 제2 상부 측면(S2U)은 상기 제3 절연 패턴들(41)과 접촉될 수 있다. 상기 제3 측면(S3) 및 상기 제4 측면(S4)은 상기 제2 절연 패턴들(39)과 접촉될 수 있다. 상기 제1 측면(S1) 및 상기 제2 측면(S2)은 상기 제3 측면(S3) 및 상기 제4 측면(S4)과 다른 프로파일을 보일 수 있다. 예를 들면, 상기 제1 상부 측면(S1U)은 상기 제3 측면(S3)과 유사한 경사를 보일 수 있으며, 상기 제1 하부 측면(S1L)은 상기 제1 상부 측면(S1U)과 다른 경사를 보일 수 있다. 상기 제1 하부 측면(S1L) 및 상기 제1 상부 측면(S1U)은 서로 어긋날 수 있다. 상기 제2 하부 측면(S2L) 및 상기 제2 상부 측면(S2U)은 서로 어긋날 수 있다.
도 12 내지 도 15는 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들 이다.
도 3 및 도 12를 참조하면, 기판(21) 상에 서로 평행한 활성 영역들(22)이 한정될 수 있다. 상기 활성 영역들(22) 상에 워드 라인들(25)이 형성될 수 있다. 상기 활성 영역들(22) 및 상기 워드 라인들(25)은 제2 절연 막(24)에 의하여 한정될 수 있다. 상기 워드 라인들(25) 상을 가로지르고 서로 평행한 제1 절연 패턴들(34A)이 형성될 수 있다. 상기 제1 절연 패턴들(34A) 사이에 상기 워드 라인들(25)에 접촉된 다이오드들(37A)이 형성될 수 있다. 상기 다이오드들(37A) 상에 금속 실리사이드 패턴들(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(43) 상에 장벽 금속 패턴들(44) 및 도전성 패턴들(45)이 차례로 형성될 수 있다. 상기 제1 절연 패턴들(34A)을 가로지르고 서로 평행한 제2 절연 패턴들(39)이 형성될 수 있다. 상기 제1 절연 패턴들(34A) 상에 제3 절연 패턴들(41)이 형성될 수 있다. 상기 제3 절연 패턴들(41)은 상기 제2 절연 패턴들(39) 사이에 형성될 수 있다. 상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41) 상에 몰딩 막(47)이 형성될 수 있다. 상기 몰딩 막(47)을 관통하는 데이터 저장 요소들(49, 51, 53)이 형성될 수 있다. 상기 몰딩 막(47) 상에 상부 절연 막(59)이 형성될 수 있다. 상기 상부 절연 막(59) 내에 상기 데이터 저장 요소들(49, 51, 53)에 접속된 상부 전극들(55) 및 비트 라인들(57)이 형성될 수 있다.
상기 제1 절연 패턴들(34A)은 상기 제2 절연 막(24)과 동일한 물질 막일 수 있다. 상기 제1 절연 패턴들(34A)은 상기 제2 절연 막(24)과 일체형일 수 있다. 상기 제1 절연 패턴들(34A)은 상기 제2 절연 막(24)과 연속될 수 있다.
도 3 및 도 13을 참조하면, 제1 절연 패턴들(34A)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리꼴을 보일 수 있다. 제2 절연 패턴들(39)의 각각은 상부의 수평 폭이 하부보다 넓은 역-사다리꼴을 보일 수 있다. 다이오드들(37D)의 측면들은 서로 다른 프로파일을 보일 수 있다. 워드 라인들(25)의 상부표면은 상기 제1 절연 패턴들(34A)의 사이에서 아래로 리세스될 수 있다. 상기 다이오드들(37D)의 바닥들은 상기 워드 라인들(25)의 상단들보다 낮은 레벨에 형성될 수 있다.
도 3 및 도 14를 참조하면, 기판(21) 상에 활성 영역들(22), 워드 라인들(25), 제1 절연 막(23), 제2 절연 막(24) 및 제1 절연 패턴들(34B)이 형성될 수 있다. 상기 제1 절연 패턴들(34B)은 서로 평행할 수 있다. 상기 제1 절연 패턴들(34B) 및 상기 워드 라인들(25) 사이에 상기 제1 절연 막(23)이 보존될 수 있다. 상기 제1 절연 패턴들(34B) 사이에 다이오드들(37A) 및 제2 절연 패턴들(39)이 형성될 수 있다.
상기 다이오드들(37A) 상에 금속 실리사이드 패턴들(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(43) 상에 장벽 금속 패턴들(44) 및 도전성 패턴들(45)이 차례로 형성될 수 있다. 상기 제1 절연 패턴들(34B) 및 상기 제2 절연 패턴들(39) 상에 몰딩 막(47)이 형성될 수 있다. 상기 몰딩 막(47)을 관통하는 데이터 저장 요소들(49, 51, 53)이 형성될 수 있다. 상기 몰딩 막(47) 상에 상부 절연 막(59)이 형성될 수 있다. 상기 상부 절연 막(59) 내에 상기 데이터 저장 요소들(49, 51, 53)에 접속된 상부 전극들(55) 및 비트 라인들(57)이 형성될 수 있다.
도 3 및 도 15를 참조하면, 제1 절연 패턴들(34B)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리꼴을 보일 수 있다. 제2 절연 패턴들(39)의 각각은 상부의 수평 폭이 하부보다 넓은 역-사다리꼴을 보일 수 있다. 다이오드들(37D)의 각각은 제1 측면(S1), 상기 제1 측면(S1)과 대향하는 제2 측면(S2), 상기 제1 측면(S1) 및 상기 제2 측면(S2) 사이의 제3 측면(S3), 및 상기 제3 측면(S3)과 대향하는 제4 측면(S4)을 포함할 수 있다. 상기 제1 측면(S1) 및 상기 제2 측면(S2)은 워드 라인들(25) 상에 정렬될 수 있으며, 상기 제3 측면(S3) 및 상기 제4 측면(S4)은 제2 절연 막(24) 상에 정렬될 수 있다. 상기 제1 측면(S1) 및 상기 제2 측면(S2)은 상기 제1 절연 패턴들(34B)에 접촉될 수 있으며, 상기 제3 측면(S3) 및 상기 제4 측면(S4)은 상기 제2 절연 패턴들(39)에 접촉될 수 있다.
상기 제1 측면(S1) 및 상기 제2 측면(S2)은 상기 제3 측면(S3) 및 상기 제4 측면(S4)과 다른 프로파일을 보일 수 있다. 예를 들면, 상기 다이오드들(37D)의 각각은 상기 제1 측면(S1) 및 상기 제2 측면(S2)을 포함하는 제1 방향에서 보여질 때 역-사다리꼴을 보일 수 있다. 상기 다이오드들(37D)의 각각은 상기 제1 방향과 교차하는 제2 방향에서 보여질 때 사다리꼴을 보일 수 있다. 상기 다이오드들(37D)의 각각은 상기 제3 측면(S3) 및 상기 제4 측면(S4)을 포함하는 상기 제2 방향에서 보여질 때 사다리꼴을 보일 수 있다.
도 16은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위한 레이아웃이고, 도 17은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자를 설명하기 위하여 도 16의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'을 따라 취해진 단면도 이다.
도 16을 참조하면, 비-휘발성 메모리의 셀 어레이 영역에 서로 평행하게 정렬된 워드 라인들(25)이 형성될 수 있다. 상기 워드 라인들(25)의 상부를 가로지르는 상부 전극들(55)이 형성될 수 있다. 상기 상부 전극들(55) 상에 비트 라인들(57)이 형성될 수 있다. 상기 비트 라인들(57)은 상기 워드 라인들(25)과 직교할 수 있다. 상기 워드 라인들(25) 및 상기 비트 라인들(57)의 교차점들에 상변화 패턴들(53) 및 다이오드들(37A)이 형성될 수 있다. 상기 다이오드들(37A)은 서로 평행한 제1 절연 패턴들(34D) 사이에 형성될 수 있다. 상기 제1 절연 패턴들(34D)은 상기 워드 라인들(25) 사이에 정렬될 수 있다.
도 16 및 도 17을 참조하면, 기판(21) 상에 활성 영역들(22) 및 워드 라인들(25)이 형성될 수 있다. 상기 활성 영역들(22) 및 상기 워드 라인들(25)은 제1 절연 막(23) 및 제2 절연 막(24)에 의하여 한정될 수 있다. 상기 제2 절연 막(24)은 상기 워드 라인들(25)보다 높은 레벨에 돌출될 수 있다. 상기 제2 절연 막(24)의 상기 워드 라인들(25)보다 높은 레벨에 돌출된 부분들은 제1 절연 패턴들(34D)의 역할을 할 수 있다. 상기 제1 절연 패턴들(34D)은 서로 평행할 수 있다. 상기 제1 절연 패턴들(34D)은 상기 워드 라인들(25) 사이에 정렬될 수 있다. 상기 제1 절연 패턴들(34D) 상에 제2 절연 패턴들(39)이 형성될 수 있다. 상기 제1 절연 패턴들(34D) 사이에 상기 워드 라인들(25)상에 접촉된 다이오드들(37A) 및 제3 절연 패턴들(41)이 형성될 수 있다. 상기 다이오드들(37A)의 각각은 상기 제1 절연 패턴들(34D), 상기 제2 절연 패턴들(39), 및 상기 제3 절연 패턴들(41)에 접촉될 수 있다.
상기 다이오드들(37A) 상에 금속 실리사이드 패턴들(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(43) 상에 장벽 금속 패턴들(44) 및 도전성 패턴들(45)이 차례로 형성될 수 있다. 상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41) 상에 몰딩 막(47)이 형성될 수 있다. 상기 몰딩 막(47)을 관통하는 데이터 저장 요소들(49, 51, 53)이 형성될 수 있다. 상기 몰딩 막(47) 상에 상부 절연 막(59)이 형성될 수 있다. 상기 상부 절연 막(59) 내에 상기 데이터 저장 요소들(49, 51, 53)에 접속된 상부 전극들(55) 및 비트 라인들(57)이 형성될 수 있다.
도 18 내지 도 22a, 도 22c, 도 22d, 도 23 내지 도 28은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이고, 도 22b는 도 22a의 이해를 돕기 위한 사시도 이고, 도 22e는 도 22d의 이해를 돕기 위한 사시도 이다. 도 3, 도 18 내지 도 28에 도시된 레이아웃, 단면도들, 및 사시도들은 상변화 메모리의 셀 어레이 영역에 해당될 수 있다.
도 3 및 도 18을 참조하면, 기판(21) 상에 활성 영역들(22) 및 워드라인들(25)을 한정하는 트렌치들(24T)이 형성될 수 있다.
상기 기판(21)은 단 결정 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(21)은 p형 불순물들을 함유하는 실리콘 웨이퍼일 수 있다. 상기 활성 영역들(22)은 상기 기판(21)의 소정 영역에 상기 트렌치들(24T)에 의하여 한정될 수 있다. 상기 활성 영역들(22)은 p형 불순물들을 함유하는 단결정 실리콘일 수 있다. 상기 활성 영역들(22)은 서로 평행할 수 있다.
상기 워드 라인들(25)은 상기 기판(21)에 n형 불순물들을 주입하여 형성될 수 있다. 상기 워드 라인들(25)은 n형 불순물들을 함유하는 단결정 실리콘일 수 있다. 상기 워드 라인들(25)은 상기 활성 영역들(22) 상에 형성될 수 있다. 상기 워드 라인들(25) 및 상기 활성 영역들(22)의 측면들은 수직 정렬될 수 있다. 상기 워드 라인들(25)은 상기 활성 영역들(22) 상에 자기-정렬될(self-aligned) 수 있다. 상기 워드 라인들(25) 각각의 수직 높이는 수평 폭보다 크게 형성될 수 있다.
도 3 및 도 19를 참조하면, 상기 트렌치들(24T)을 매립하고 상기 기판(21)을 덮는 제1 절연 막(23) 및 제2 절연 막(24)이 차례로 형성될 수 있다. 상기 제1 절연 막(23)은 상기 트렌치들(24T)의 내벽들을 컨포말하게 덮고 상기 워드 라인들(25)의 상부 표면을 덮을 수 있다. 상기 제2 절연 막(24)은 상기 트렌치들(24T)을 완전히 채울 수 있다. 상기 제1 절연 막(23) 및 상기 제2 절연 막(24)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 절연 막(23)은 상기 제2 절연 막(24)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연 막(23)은 실리콘 산화물일 수 있으며, 상기 제2 절연 막(24)은 실리콘 질화물일 수 있다.
도 3 및 도 20을 참조하면, 상기 제2 절연 막(24)을 평탄화하여 상기 제1 절연 막(23)이 노출될 수 있다. 상기 제2 절연 막(24)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing;CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 상기 제2 절연 막(24)은 상기 트렌치들(24T) 내에 보존될 수 있다.
도 3 및 도 21을 참조하면, 상기 제1 절연 막(23) 및 상기 제2 절연 막(24) 상에 제1 절연 패턴들(34)이 형성될 수 있다. 상기 제1 절연 패턴들(34)은 박막 형성 공정 및 패터닝 공정을 이용하여 형성될 수 있다. 상기 제1 절연 패턴들(34)은 서로 평행할 수 있다. 상기 제1 절연 패턴들(34)은 상기 워드 라인들(25) 상을 가로지를 수 있다. 상기 제1 절연 패턴들(34) 사이에 상기 제1 절연 막(23) 및 상기 제2 절연 막(24)이 노출될 수 있다.
상기 제1 절연 패턴들(34)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 절연 패턴들(34)은 상기 제1 절연 막(23)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연 막(23)은 실리콘 산화물일 수 있으며, 상기 제1 절연 패턴들(34)은 실리콘 질화물일 수 있다.
도 3, 도 22a 및 도 22b를 참조하면, 상기 제1 절연 막(23)을 제거하여 상기 제1 절연 패턴들(34) 사이에 상기 워드 라인들(25)이 노출될 수 있다. 상기 제1 절연 막(23)은 상기 제1 절연 패턴들(34) 및 상기 워드 라인들(25)사이에 보존될 수 있다. 상기 제1 절연 패턴들(34)의 각각은 상부와 하부의 수평 폭이 실질적으로 동일한 사각형을 보일 수 있다.
도 22c를 참조하면, 상기 제1 절연 막(23)을 제거하는 공정은 과-식각(over-etch) 공정을 포함할 수 있다. 상기 제1 절연 패턴들(34)의 하부에 언더-컷(under-cut)이 형성될 수 있다. 상기 워드 라인들(25)의 상부표면 및 측면들이 부분적으로 노출될 수 있다.
도 22d 및 도 22e를 참조하면, 상기 제1 절연 패턴들(34)을 형성하는 공정은 이방성 식각 공정을 포함할 수 있다. 상기 제1 절연 패턴들(34)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리꼴을 보일 수 있다.
도 3 및 도 23을 참조하면, 상기 제1 절연 패턴들(34) 사이를 채우고 상기 제1 절연 패턴들(34) 상을 덮는 다이오드 막(37E)이 형성될 수 있다. 상기 다이오드 막(37E)은 상기 워드 라인들(25)에 접촉될 수 있다. 상기 다이오드 막(37E)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용한 반도체 막일 수 있다. 상기 다이오드 막(37E)은 단 결정 실리콘일 수 있다. 상기 다이오드 막(37E)은 상기 제1 절연 패턴들(34)의 측면들 및 상부표면들에 접촉될 수 있다.
상기 다이오드 막(37E)은 제1 영역(37N) 및 제2 영역(37P)을 포함할 수 있다. 상기 제2 영역(37P)은 상기 제1 영역(37N) 상에 형성될 수 있다. 상기 제1 영역(37N)은 n형 불순물들을 포함할 수 있다. 상기 제1 영역(37N) 내에서 n형 불순물들의 농도는 상기 워드 라인들(25)보다 낮을 수 있다. 상기 제2 영역(37P)은 p형 불순물들을 포함할 수 있다. 예를 들면, 상기 제2 영역(37P)은 p형 불순물들을 포함하는 단 결정 실리콘이고, 상기 제1 영역(37N)은 n형 불순물들을 포함하는 단 결정 실리콘일 수 있다. 상기 제1 영역(37N)의 상단은 상기 제1 절연 패턴들(34)의 상부표면들보다 낮은 레벨에 형성될 수 있다.
다른 실시 예에서, 상기 제1 영역(37N)의 상단은 상기 제1 절연 패턴들(34)의 상부표면들보다 높은 레벨에 형성될 수 있다. 상기 제1 영역(37N)은 생략될 수 있다. 상기 제1 영역(37N)이 생략된 경우, 상기 제2 영역(37P)은 상기 워드 라인들(25)에 접촉될 수 있다.
도 3 및 도 24a를 참조하면, 상기 다이오드 막(37E)을 패터닝하여 다이오드 라인들(37L)이 형성될 수 있다. 상기 다이오드 라인들(37L) 사이에 그루브들(37G)이 형성될 수 있다. 상기 다이오드 라인들(37L)은 서로 평행할 수 있다. 상기 다이오드 라인들(37L)은 상기 제1 절연 패턴들(34)을 가로지를 수 있다. 상기 다이오드 라인들(37L)은 상기 워드 라인들(25)과 평행할 수 있다. 상기 그루브들(37G)의 바닥에 상기 제1 절연 패턴들(34) 및 상기 제2 절연 막(24)이 노출될 수 있다.
도 24b를 참조하면, 상기 다이오드 라인들(37L)을 형성하는 것은 이방성 식각 공정을 포함할 수 있다. 상기 다이오드 라인들(37L)은 상기 워드 라인들(25)과 다른 수평 폭을 보일 수 있다. 상기 다이오드 라인들(37L)은 상기 워드 라인들(25)보다 큰 폭을 보일 수 있다.
도 24c를 참조하면, 상기 다이오드 라인들(37L)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리꼴을 보일 수 있다. 상기 다이오드 라인들(37L)의 하부표면은 상기 워드 라인들(25)보다 큰 폭을 보일 수 있다. 상기 그루브들(37G)의 각각은 상부의 수평 폭이 하부보다 넓은 역-사다리꼴을 보일 수 있다.
도 3 및 도 25를 참조하면, 상기 그루브들(37G)을 채우는 제2 절연 패턴들(39)이 형성될 수 있다. 상기 제2 절연 패턴들(39)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing;CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 제2 절연 패턴들(39)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제2 절연 패턴들(39) 및 상기 다이오드 라인들(37L)의 상단들은 실질적으로 동일 평면상에 노출될 수 있다.
몇몇 실시 예에서, 상기 제2 절연 패턴들(39)의 각각은 상부의 수평 폭이 하부보다 넓은 역-사다리꼴을 보일 수 있다.
도 3 및 도 26a를 참조하면, 상기 다이오드 라인들(37L)을 패터닝하여 다이오드들(37A)이 형성될 수 있다. 상기 다이오드들(37A) 사이에 상부 트렌치들(37T)이 형성될 수 있다. 상기 다이오드들(37A)은 상기 워드 라인들(25)에 접촉될 수 있다. 상기 다이오드들(37A)의 수직 높이는 상기 제1 절연 패턴들(34)의 1.2 배 내지 5배일 수 있다. 상기 다이오드들(37A)의 각각은 상기 제1 영역(37N) 및 상기 제2 영역(37P)을 포함할 수 있다.
도 26b를 참조하면, 다이오드들 (37B) 각각의 수평 폭은 상기 워드 라인들(25)보다 클 수 있다. 상기 다이오드들(37B)의 몇몇 측면들은 상부와 하부가 어긋날 수 있다.
도 26c를 참조하면, 다이오드들(37D)의 몇몇 측면들은 상부와 하부가 어긋날 수 있다. 상기 다이오드들(37D)의 각각은 역-사다리꼴을 보이는 하부(lower part; 37D1) 및 사다리꼴을 보이는 상부(upper part; 37D2)를 포함할 수 있다. 상기 하부(37D1)는 상기 제1 절연 패턴들(34) 사이에 한정될 수 있다. 상기 상부(37D2)는 상기 제1 절연 패턴들(34)보다 높은 레벨에 형성될 수 있다. 상기 상부(37D2)의 수평 폭은 상기 하부(37D1)보다 클 수 있다.
상기 다이오드들(37D)의 각각은 제1 측면(S1), 상기 제1 측면(S1)과 대향하는 제2 측면(S2), 상기 제1 측면(S1) 및 상기 제2 측면(S2) 사이의 제3 측면(S3), 및 상기 제3 측면(S3)과 대향하는 제4 측면(S4)을 포함할 수 있다. 상기 제1 측면(S1)은 제1 하부 측면(S1L) 및 제1 상부 측면(S1U)을 포함할 수 있으며, 상기 제2 측면(S2)은 제2 하부 측면(S2L) 및 제2 상부 측면(S2U)을 포함할 수 있다. 상기 제1 하부 측면(S1L) 및 상기 제2 하부 측면(S2L)은 상기 하부(37D1)에 정의될 수 있으며, 상기 제1 상부 측면(S1U) 및 상기 제2 상부 측면(S2U)은 상기 상부(37D2)에 정의될 수 있다. 상기 제1 측면(S1) 및 상기 제2 측면(S2)은 상기 제3 측면(S3) 및 상기 제4 측면(S4)과 다른 프로파일을 보일 수 있다. 예를 들면, 상기 제1 상부 측면(S1U)은 상기 제3 측면(S3)과 유사한 경사를 보일 수 있으며, 상기 제1 하부 측면(S1L)은 상기 제1 상부 측면(S1U)과 다른 경사를 보일 수 있다.
도 3, 도 27a, 도 27b, 및 도 27c를 참조하면, 상기 상부 트렌치들(37T)을 채우는 제3 절연 패턴들(41)이 형성될 수 있다. 상기 제3 절연 패턴들(41)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing;CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 제3 절연 패턴들(41)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 제2 절연 패턴들(39), 상기 제3 절연 패턴들(41) 및 상기 다이오드들(37A, 37B, 37D)의 상단들은 실질적으로 동일 평면상에 노출될 수 있다.
도 3, 도 4 및 도 28을 참조하면, 상기 다이오드들(37A) 상에 금속 실리사이드 패턴들(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(43) 상에 장벽 금속 패턴들(44) 및 도전성 패턴들(45)이 차례로 형성될 수 있다. 상기 금속 실리사이드 패턴들(43)은 CoSi, NiSi, WSi, TiSi, 또는 TaSi을 포함할 수 있다. 상기 장벽 금속 패턴들(44)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, WN, WSi, WSiN, 또는 이들의 조합을 포함할 수 있다. 상기 도전성 패턴들(45)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN, Ni 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 장벽 금속 패턴들(44)은 Ti/TiN 막일 수 있으며, 상기 도전성 패턴들(45)은 W 막일 수 있다.
상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41) 상에 몰딩 막(47)이 형성될 수 있다. 상기 몰딩 막(47)을 관통하는 데이터 저장 요소들(49, 51, 53)이 형성될 수 있다. 상기 데이터 저장 요소들(49, 51, 53)의 각각은 전극 구조체(49, 51) 및 상기 전극 구조체(49, 51) 상의 상변화 패턴(53)을 포함할 수 있다. 상기 전극 구조체(49, 51)는 하부 전극(49) 및 저항성 패턴(51)을 포함할 수 있다.
상기 몰딩 막(47)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 하부 전극(49)은 Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, W, WN, WSi, WSiN, Ni또는 이들의 조합을 포함할 수 있다. 상기 저항성 패턴(51)은 상기 하부 전극(49)과 다른 물질을 포함할 수 있다. 상기 저항성 패턴(51)은 상기 하부 전극(49)보다 비-저항이 높은 물질을 포함할 수 있다. 상기 저항성 패턴(51)은 절연 물질을 포함할 수 있다. 상기 저항성 패턴(51)은 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다.
상기 상변화 패턴(53)은 GeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 또는 InSbTe를 포함할 수 있다. 상기 상변화 패턴(53)은 GeSbTe막, GeTeAs막, SnTeSn막, GeTe막, SbTe막, SeTeSn막, GeTeSe막, SbSeBi막, GeBiTe막, GeTeTi막, InSe막, GaTeSe막, 및 InSbTe막으로 이루어진 일군에서 선택된 하나에 C, N, Si, 및 O 로 이루어진 일군에서 선택된 하나가 포함된 물질 막일 수 있다. 상기 상변화 패턴(53)은 서로 다른 물질을 적층하여 형성될 수도 있다. 다른 실시 예에서, 상기 상변화 패턴(53)은 폴리머(polymer) 플러그, 나노입자(nanoparticles) 플러그, 또는 저항 변화 플러그로 대체될 수 있다. 예를 들면, 상기 상변화 패턴(53)은 SrTiO3막으로 대체될 수 있다.
다른 실시 예에서, 상기 데이터 저장 요소들(49, 51, 53)의 일부분 또는 전부는 엠티제이(magnetic tunnel junction; MTJ), 저항성 메모리 셀, 폴리머 메모리 셀, 강 유전체 메모리 셀, 또는 이들의 조합으로 대체될 수 있다.
상기 몰딩 막(47) 상에 상부 절연 막(59)이 형성될 수 있다. 상기 상부 절연 막(59) 내에 상기 상변화 패턴들(53)에 접촉된 상부 전극들(55)이 형성될 수 있다. 상기 상부 전극들(55) 상에 비트 라인들(57)이 형성될 수 있다. 상기 상부 절연 막(59)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합을 포함할 수 있다. 상기 상부 전극들(55)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, 또는 이들의 조합을 포함할 수 있다. 상기 비트 라인들(57)은 W, WN, WSi, WSiN, Ti, TiN, TiAlN, TiCN, TiSiN, TiON, Ta, TaN, TaAlN, TaCN, TaSiN, C, CN, CoSi, CoSiN, Ni, Al, Cu, 또는 이들의 조합을 포함할 수 있다.
도 29 내지 도 36은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 3 및 도 29를 참조하면, 기판(21) 상에 활성 영역들(22), 워드 라인들(25), 트렌치들(24T), 및 제2 절연 막(24)이 형성될 수 있다. 상기 제2 절연 막(24)은 상기 트렌치들(24T)을 완전히 채우고 상기 워드 라인들(25)의 상부를 덮을 수 있다.
도 3 및 도 30a를 참조하면, 상기 제2 절연 막(24)을 패터닝하여 상기 워드 라인들(25)이 노출될 수 있다. 상기 제2 절연 막(24)의 패터닝에는 사진 공정 및 이방성 식각 공정이 적용될 수 있다. 상기 제2 절연 막(24)은 상기 트렌치들(24T) 내부를 채우고 상기 워드 라인들(25) 상을 부분적으로 덮을 수 있다. 상기 워드 라인들(25)보다 상부 레벨에 보존된 상기 제2 절연 막(24)은 제1 절연 패턴들(34A)의 역할을 할 수 있다. 상기 제1 절연 패턴들(34A)은 서로 평행할 수 있다. 상기 제1 절연 패턴들(34A)은 상기 워드 라인들(25) 상을 가로지를 수 있다. 상기 제1 절연 패턴들(34A) 사이에 상기 워드 라인들(25)이 노출될 수 있다.
도 30b를 참조하면, 상기 제1 절연 패턴들(34A)을 형성하는 것은 이방성 식각 공정을 포함할 수 있다. 상기 제1 절연 패턴들(34A) 사이에 있어서 상기 워드 라인들(25)은 부분적으로 리세스될 수 있다. 상기 제1 절연 패턴들(34A)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리꼴을 보일 수 있다.
도 3 및 도 31을 참조하면, 상기 제1 절연 패턴들(34A) 사이를 채우고 상기 제1 절연 패턴들(34A) 상을 덮는 다이오드 막(37E)이 형성될 수 있다. 상기 다이오드 막(37E)은 상기 워드 라인들(25)에 접촉될 수 있다. 상기 다이오드 막(37E)은 제1 영역(37N) 및 제2 영역(37P)을 포함할 수 있다.
도 3 및 도 32를 참조하면, 상기 다이오드 막(37E)을 패터닝하여 다이오드 라인들(37L)이 형성될 수 있다. 상기 다이오드 라인들(37L) 사이에 그루브들(37G)이 형성될 수 있다. 상기 다이오드 라인들(37L)은 서로 평행할 수 있다. 상기 다이오드 라인들(37L)은 상기 제1 절연 패턴들(34A)을 가로지를 수 있다. 상기 다이오드 라인들(37L)은 상기 워드 라인들(25)과 평행할 수 있다.
도 3 및 도 33을 참조하면, 상기 그루브들(37G)을 채우는 제2 절연 패턴들(39)이 형성될 수 있다. 상기 제2 절연 패턴들(39)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다.
도 3 및 도 34를 참조하면, 상기 다이오드 라인들(37L)을 패터닝하여 다이오드들(37A)이 형성될 수 있다. 상기 다이오드들(37A) 사이에 상부 트렌치들(37T)이 형성될 수 있다. 상기 다이오드들(37A)은 상기 워드 라인들(25)에 접촉될 수 있다.
도 3 및 도 35a를 참조하면, 상부 트렌치들(37T)을 채우는 제3 절연 패턴들(41)이 형성될 수 있다. 상기 제3 절연 패턴들(41)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다.
도 35b를 참조하면, 상기 제1 절연 패턴들(34A)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리꼴을 보일 수 있다. 제2 절연 패턴들(39)의 각각은 상부의 수평 폭이 하부보다 넓은 역-사다리꼴을 보일 수 있다. 다이오드들(37D)의 측면들은 서로 다른 프로파일을 보일 수 있다. 상기 다이오드들(37D)의 바닥들은 상기 워드 라인들(25)의 상단들보다 낮은 레벨에 형성될 수 있다.
도 3, 도 12 및 도 36을 참조하면, 상기 다이오드들(37A)상에 금속 실리사이드 패턴들(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(43) 상에 장벽 금속 패턴들(44) 및 도전성 패턴들(45)이 차례로 형성될 수 있다. 상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41) 상에 몰딩 막(47)이 형성될 수 있다. 상기 몰딩 막(47)을 관통하는 데이터 저장 요소들(49, 51, 53)이 형성될 수 있다. 상기 몰딩 막(47) 상에 상부 절연 막(59)이 형성될 수 있다. 상기 상부 절연 막(59) 내에 상기 데이터 저장 요소들(49, 51, 53)에 접속된 상부 전극들(55) 및 비트 라인들(57)이 형성될 수 있다.
도 37 내지 도 41은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 3 및 도 37을 참조하면, 기판(21) 상에 활성 영역들(22), 워드 라인들(25), 제1 절연 막(23), 제2 절연 막(24) 및 제1 절연 패턴들(34B)이 형성될 수 있다. 상기 제1 절연 패턴들(34B)은 서로 평행할 수 있다. 상기 제1 절연 패턴들(34B) 및 상기 워드 라인들(25) 사이에 상기 제1 절연 막(23)이 보존될 수 있다. 상기 제1 절연 패턴들(34B) 사이에 상기 워드 라인들(25)이 노출될 수 있다. 상기 제1 절연 패턴들(34B)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리꼴을 보일 수 있다.
도 3 및 도 38을 참조하면, 상기 제1 절연 패턴들(34B) 사이를 채우는 다이오드 라인들(37L)이 형성될 수 있다. 상기 다이오드 라인들(37L)은 상기 워드 라인들(25)에 접촉될 수 있다. 상기 다이오드 라인들(37L)을 형성하는 것은 박막 형성공정 및 평탄화 공정을 포함할 수 있다. 상기 다이오드 라인들(37L) 및 상기 제1 절연 패턴들(34B)의 상부표면들은 실질적으로 동일 평면상에 노출될 수 있다. 상기 다이오드 라인들(37L)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용한 반도체 막일 수 있다. 상기 다이오드 라인들(37L)의 각각은 제1 영역(37N) 및 제2 영역(37P)을 포함할 수 있다.
도 3 및 도 39를 참조하면, 상기 다이오드 라인들(37L)을 패터닝하여 다이오드들(37D)이 형성될 수 있다. 상기 다이오드들(37D) 사이에 상부 트렌치들(37T)이 형성될 수 있다. 상기 다이오드들(37D)은 상기 워드 라인들(25)에 접촉될 수 있다.
상기 다이오드들(37D)의 각각은 제1 측면(S1), 상기 제1 측면(S1)과 대향하는 제2 측면(S2), 상기 제1 측면(S1) 및 상기 제2 측면(S2) 사이의 제3 측면(S3), 및 상기 제3 측면(S3)과 대향하는 제4 측면(S4)을 포함할 수 있다. 상기 제1 측면(S1) 및 상기 제2 측면(S2)은 상기 워드 라인들(25) 상에 형성될 수 있으며, 상기 제3 측면(S3) 및 상기 제4 측면(S4)은 상기 제2 절연 막(24) 상에 형성될 수 있다. 상기 제1 측면(S1) 및 상기 제2 측면(S2)은 상기 제3 측면(S3) 및 상기 제4 측면(S4)과 다른 프로파일을 보일 수 있다. 상기 다이오드들(37D)의 각각은 서로 평행한 하부표면(SL) 및 상부표면(SU)을 포함할 수 있다. 상기 다이오드들(37D)의 상기 제1 측면(S1), 상기 제2 측면(S2), 상기 하부표면(SL) 및 상기 상부표면(SU)은 역-사다리꼴을 보일 수 있다. 상기 다이오드들(37D)의 상기 제3 측면(S3), 상기 제4 측면(S4), 상기 하부표면(SL) 및 상기 상부표면(SU)은 사다리꼴을 보일 수 있다.
도 3 및 도 40을 참조하면, 상부 트렌치들(37T)을 채우는 제2 절연 패턴들(39)이 형성될 수 있다. 상기 제2 절연 패턴들(39)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 제1 측면(S1) 및 상기 제2 측면(S2) 은 상기 제1 절연 패턴들(34B)과 접촉될 수 있으며, 상기 제3 측면(S3) 및 상기 제4 측면(S4)은 상기 제2 절연 패턴들(39)과 접촉될 수 있다. 상기 제2 절연 패턴들(39)의 각각은 상부의 수평 폭이 하부보다 넓은 역-사다리꼴을 보일 수 있다.
도 3, 도 15 및 도 41을 참조하면, 상기 다이오드들(37D) 상에 금속 실리사이드 패턴들(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(43) 상에 장벽 금속 패턴들(44) 및 도전성 패턴들(45)이 차례로 형성될 수 있다. 상기 제1 절연 패턴들(34B) 및 상기 제2 절연 패턴들(39) 상에 몰딩 막(47)이 형성될 수 있다. 상기 몰딩 막(47)을 관통하는 데이터 저장 요소들(49, 51, 53)이 형성될 수 있다. 상기 몰딩 막(47) 상에 상부 절연 막(59)이 형성될 수 있다. 상기 상부 절연 막(59) 내에 상기 데이터 저장 요소들(49, 51, 53)에 접속된 상부 전극들(55) 및 비트 라인들(57)이 형성될 수 있다.
도 42 내지 도 50은 본 발명 기술적 사상의 실시 예들에 따른 비-휘발성 메모리소자의 형성 방법을 설명하기 위하여 도 16의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ', 및 Ⅵ-Ⅵ'을 따라 취해진 단면도들이다.
도 16 및 도 42를 참조하면, 기판(21) 상에 활성 영역들(22), 워드 라인들(25), 마스크 패턴들(22M), 및 트렌치들(24T)이 형성될 수 있다.
도 16 및 도 43을 참조하면, 상기 트렌치들(24T)을 매립하는 제1 절연 막(23) 및 제2 절연 막(24)이 차례로 형성될 수 있다. 상기 제1 절연 막(23)은 상기 제2 절연 막(24)의 측면 및 바닥을 감쌀 수 있다.
도 16 및 도 44를 참조하면, 상기 마스크 패턴들(22M)을 제거하여 상기 워드 라인들(25)이 노출될 수 있다. 상기 제1 절연 막(23)은 상기 워드 라인들(25)의 상단들보다 낮은 레벨에 보존될 수 있다. 상기 제2 절연 막(24)은 상기 워드 라인들(25)보다 높은 레벨에 돌출될 수 있다. 상기 제2 절연 막(24)의 상기 워드 라인들(25)보다 높은 레벨에 돌출된 부분들은 제1 절연 패턴들(34D)의 역할을 할 수 있다. 상기 제1 절연 패턴들(34D)은 서로 평행할 수 있다. 상기 제1 절연 패턴들(34D)은 상기 워드 라인들(25) 사이에 정렬될 수 있다. 상기 제1 절연 패턴들(34D) 사이에 상기 워드 라인들(25)이 노출될 수 있다.
도 16 및 도 45를 참조하면, 상기 제1 절연 패턴들(34D) 사이를 채우고 상기 제1 절연 패턴들(34D) 상을 덮는 다이오드 막(37E)이 형성될 수 있다. 상기 다이오드 막(37E)은 상기 워드 라인들(25)에 접촉될 수 있다.
도 16 및 도 46을 참조하면, 상기 다이오드 막(37E)을 패터닝하여 다이오드 라인들(37L)이 형성될 수 있다. 상기 다이오드 라인들(37L) 사이에 그루브들(37G)이 형성될 수 있다. 상기 다이오드 라인들(37L)은 서로 평행할 수 있다. 상기 그루브들(37G)의 바닥들에 상기 제1 절연 패턴들(34D)이 노출될 수 있다. 상기 다이오드 라인들(37L)은 상기 워드 라인들(25)상에 형성될 수 있다. 상기 다이오드 라인들(37L)은 상기 워드 라인들(25)과 평행할 수 있다.
도 16 및 도 47을 참조하면, 상기 그루브들(37G)을 채우는 제2 절연 패턴들(39)이 형성될 수 있다.
도 16 및 도 48을 참조하면, 상기 다이오드 라인들(37L)을 패터닝하여 다이오드들(37A)이 형성될 수 있다. 상기 다이오드들(37A) 사이에 상부 트렌치들(37T)이 형성될 수 있다.
도 16 및 도 49를 참조하면, 상부 트렌치들(37T)을 채우는 제3 절연 패턴들(41)이 형성될 수 있다. 상기 제3 절연 패턴들(41)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다.
도 16, 도 17 및 도 50을 참조하면, 상기 다이오드들(37A) 상에 금속 실리사이드 패턴들(43)이 형성될 수 있다. 상기 금속 실리사이드 패턴들(43) 상에 장벽 금속 패턴들(44) 및 도전성 패턴들(45)이 차례로 형성될 수 있다. 상기 제2 절연 패턴들(39) 및 상기 제3 절연 패턴들(41) 상에 몰딩 막(47)이 형성될 수 있다. 상기 몰딩 막(47)을 관통하는 데이터 저장 요소들(49, 51, 53)이 형성될 수 있다. 상기 몰딩 막(47) 상에 상부 절연 막(59)이 형성될 수 있다. 상기 상부 절연 막(59) 내에 상기 데이터 저장 요소들(49, 51, 53)에 접속된 상부 전극들(55) 및 비트 라인들(57)이 형성될 수 있다.
도 51은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 52는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장장치일 수 있다.
도 51 및 도 52를 참조하면, 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1118)는 도 1 내지 도 50을 참조하여 설명한 것과 유사한 구성을 보일 수 있다. 예를 들면, 상기 비-휘발성 메모리(non-volatile memory; 1118)는 상기 제1 절연 패턴들(도 1의 34) 및 상기 다이오드(도 1의 37A)를 포함할 수 있다.
도 53 내지 도 55는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도이고, 도 56은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도이다.
도 53 내지 도 55를 참조하면, 도 1 내지 도 50을 참조하여 설명된 반도체 패키지는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 56을 참조하면, 도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 50을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 제1 절연 패턴들(도 1의 34) 및 상기 다이오드(도 1의 37A)를 포함할 수 있다. 상기 다이오드(도 1의 37A)는 상기 바디(2110)에 전기적으로 접속될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 22: 활성 영역
23, 24: 절연 막 25: 워드 라인
34, 34A, 34B, 34D: 제1 절연 패턴
37A, 37B, 37C, 37D: 다이오드
39: 제2 절연 패턴 41: 제3 절연 패턴
43: 금속 실리사이드 패턴 44: 장벽 금속 패턴
45: 도전성 패턴 47: 몰딩 막
49: 하부 전극 51: 저항성 패턴
53: 상변화 패턴 55: 상부 전극
57: 비트 라인 59: 상부 절연막
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
23, 24: 절연 막 25: 워드 라인
34, 34A, 34B, 34D: 제1 절연 패턴
37A, 37B, 37C, 37D: 다이오드
39: 제2 절연 패턴 41: 제3 절연 패턴
43: 금속 실리사이드 패턴 44: 장벽 금속 패턴
45: 도전성 패턴 47: 몰딩 막
49: 하부 전극 51: 저항성 패턴
53: 상변화 패턴 55: 상부 전극
57: 비트 라인 59: 상부 절연막
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛
Claims (10)
- 기판 상의 하부 배선;
상기 하부 배선 상의 다이오드;
상기 다이오드의 측면들에 가깝고 서로 떨어진 한 쌍의 제1 절연 패턴들; 및
상기 다이오드 상의 데이터 저장 요소를 포함하되,
상기 다이오드의 상단은 상기 제1 절연 패턴들보다 높은 레벨에 돌출된 반도체 소자. - 제1 항에 있어서,
상기 제1 절연 패턴들은 상기 하부 배선을 가로지르는 반도체 소자. - 제1 항에 있어서,
상기 제1 절연 패턴들의 각각은 상부의 수평 폭이 하부보다 좁은 반도체 소자. - 제1 항에 있어서,
상기 제1 절연 패턴들은 상기 하부 배선 상을 가로지르되,
상기 다이오드의 하단은 상기 하부 배선의 상단보다 낮은 레벨에 형성된 반도체 소자. - 제1 항에 있어서,
상기 다이오드는 선택적 에피택셜 성장(selective epitaxial growth; SEG) 기술 또는 고상 에피택셜 성장(solid-phase epitaxial growth) 기술을 이용하여 형성된 반도체 막을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 다이오드는
상기 제1 절연 패턴들 사이에 형성된 하부(lower part); 및
상기 제1 절연 패턴들보다 높은 레벨에 돌출된 상부(upper part)를 포함하되,
상기 하부(lower part) 및 상기 상부(upper part)의 측면들은 서로 어긋나는 반도체 소자. - 제6 항에 있어서,
상기 하부(lower part)는 역-사다리꼴이고, 상기 상부(upper part)는 사다리꼴인 반도체 소자. - 제6 항에 있어서,
상기 상부(upper part)는 상기 제1 절연 패턴들의 상부표면에 접촉된 반도체 소자. - 제1 항에 있어서,
상기 제1 절연 패턴들을 가로지르고 서로 대향하는 한 쌍의 제2 절연 패턴들을 더 포함하되,
상기 다이오드는 상기 제2 절연 패턴들 사이에 형성되고,
상기 다이오드는 서로 대향하고 상기 제1 절연 패턴들에 가까운 제1 및 제2 측면들과 서로 대향하고 상기 제2 절연 패턴들에 가까운 제3 및 제4 측면들을 포함하며,
상기 제1 및 제2 측면들은 상기 제3 및 제4 측면들과 다른 경사를 갖는 반도체 소자. - 기판 상의 하부 배선;
상기 하부 배선 상에 서로 대향하는 한 쌍의 제1 절연 패턴들;
상기 제1 절연 패턴들 사이의 반도체 패턴;
상기 제1 절연 패턴들과 교차하고 서로 대향하는 한 쌍의 제2 절연 패턴들; 및
상기 반도체 패턴 상의 상부 배선을 포함하되,
상기 반도체 패턴은 상기 제1 절연 패턴들과 접촉되고 서로 대향하는 제1 및 제2 측면들과 상기 제2 절연 패턴들과 접촉되고 서로 대향하는 제3 및 제4 측면들을 포함하며,
상기 제1 및 제2 측면들은 상기 제3 및 제4 측면들과 다른 경사를 갖는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/096,055 US9054296B2 (en) | 2013-01-03 | 2013-12-04 | Semiconductor device having diode and method of forming the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130000778 | 2013-01-03 | ||
| KR1020130000778 | 2013-01-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140088826A true KR20140088826A (ko) | 2014-07-11 |
Family
ID=51737209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130008164A KR20140088826A (ko) | 2013-01-03 | 2013-01-24 | 다이오드를 갖는 반도체 소자 및 그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20140088826A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170087827A (ko) * | 2016-01-21 | 2017-07-31 | 삼성전자주식회사 | 양방향 메모리 유닛 및 메모리 셀 |
-
2013
- 2013-01-24 KR KR1020130008164A patent/KR20140088826A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170087827A (ko) * | 2016-01-21 | 2017-07-31 | 삼성전자주식회사 | 양방향 메모리 유닛 및 메모리 셀 |
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