CN112310040A - 存储器件 - Google Patents

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Abstract

提供了一种存储器件。一种存储器件包括：存储单元阵列，其具有可变电阻存储单元，所述可变电阻存储单元耦接到在第一方向上延伸的第一导线以及与第一导线交叉的第二导线，并设置在第一导线与第二导线之间；以及选择电路，其被配置为选择第一导线。第二导线包括在与第一方向交叉的第二方向上延伸的直导线，以及通过直导线与选择电路间隔开的第一弯曲导线，第一弯曲导线彼此平行地延伸并且具有L形状。

Description

存储器件
相关申请的交叉引用
本申请要求2019年7月31日提交的申请号为10-2019-0093465的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的各种实施例涉及一种存储器件，更具体地，涉及一种使用可变电阻材料的存储器件。
背景技术
电子设备，诸如计算机、数码相机和智能手机，可以使用存储系统来处理数据。存储系统可以包括储存数据的存储器件和控制该存储器件的控制器。
各种存储器件趋向于高性能、小型化和低功耗。已经提出了可变电阻存储器件作为下一代存储器件的示例。可变电阻存储器件可以根据施加到存储单元的电压或电流而具有不同的电阻状态，并且可以独立于外部电源而保持储存在存储单元中的电阻状态。可变电阻存储器件的示例包括相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)、电熔丝等。
发明内容
根据一个实施例，一种存储器件可以包括：存储单元阵列，其具有可变电阻存储单元，所述可变电阻存储单元耦接到在第一方向上延伸的第一导线以及与第一导线交叉的第二导线，并设置在第一导线与第二导线之间；以及选择电路，其被配置为选择第一导线。第二导线可以包括在与第一方向交叉的第二方向上延伸的直导线，以及通过直导线与选择电路间隔开的第一弯曲导线，所述第一弯曲导线彼此平行地延伸并且具有L形状。
所述存储器件还可以包括：与直导线耦接的第一接触插塞和与第一弯曲导线耦接的第二接触插塞。第一接触插塞和第二接触插塞中的每一个可以在垂直于第一方向和第二方向的第三方向上延伸，并且第二接触插塞的电阻可以小于第一接触插塞的电阻。
第二接触插塞中的每个在第二方向上的宽度可以大于第一接触插塞中的每个在第一方向上的宽度。
第二接触插塞中的每个可以包括彼此具有不同电阻率的第一导电材料和第二导电材料。
第一导电材料和第二导电材料中的一个可以与第一接触插塞中的每个所包括的材料相同。
根据一个实施例，一种存储器件可以包括：第一导线，其包括在第一方向上顺序布置的第一部分、第二部分和第三部分；第一可变电阻存储单元，其耦接到第一导线的第一部分并且沿第一方向布置；第二可变电阻存储单元，其耦接到第一导线的第二部分；第三可变电阻存储单元，其耦接到第一导线的第三部分；以及第二导线，其耦接到第一可变电阻存储单元、第二可变电阻存储单元和第三可变电阻存储单元并与第一导线交叉。第二导线可以包括直导线、第一弯曲导线和第二弯曲导线。直导线可以分别耦接到第一可变电阻存储单元。第一弯曲导线可以包括第一单元线部分和第一接触线部分，所述第一单元线部分与所述第二可变电阻存储单元耦接并且与第一导线交叉，所述第一接触线部分从所述第一单元线部分开始沿所述第一方向延伸。第二弯曲导线可以包括第二单元线部分和第二接触线部分，所述第二单元线部分与所述第三可变电阻存储单元耦接并且与第一导线交叉，所述第二接触线部分从第二单元线部分开始朝向直导线延伸。
存储器件还可以包括选择电路，该选择电路连接到第一导线的一端。可以将第一导线的第一部分设置成在第一导线的第一部分、第二部分和第三部分之中最靠近选择电路。
存储器件还可以包括：第一接触插塞，其分别与直导线耦接；以及第二接触插塞，其分别与第一接触线部分和第二接触线部分耦接，并且其电阻小于所述第一接触插塞的电阻。
附图说明
图1示出了根据本公开的实施例的可变电阻存储单元。
图2示出了根据本公开实施例的第一导线和第二导线的布局。
图3示出了耦接到图2所示的第一导线之一的存储单元。
图4A和图4B是分别沿图2所示的线I-I′和II-II′截取的截面图。
图5和图6示出了根据本公开的实施例的存储器件的配置。
图7和图8示出了根据本公开的实施例的存储器件的配置。
图9A、图9B、图9C、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图13、图14A、图14B、图15A、图15B、图16A、图16B和图16C示出了根据本公开的实施例的制造存储器件的方法。
图17示出了根据本公开的实施例的存储系统。
图18示出了根据本公开的另一实施例的存储系统。
图19示出了根据本公开的实施例的计算系统。
具体实施方式
本文中所公开的具体结构或功能描述仅是说明性的，目的是描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式实现，并且不能被解释为局限于本文中所阐述的实施例。
本公开的各种实施例提供了一种能够改善操作可靠性的存储器件。
图1示出了根据本公开的实施例的可变电阻存储单元MC。
参考图1，可变电阻存储单元MC可以设置在字线WL和位线BL的相交处并且设置在字线WL与位线BL之间。字线WL可以与位线BL交叉。可变电阻存储单元MC可以耦接到字线WL和位线BL。
字线WL和位线BL中的每一个可以包括金属、导电金属氮化物、导电金属氧化物、它们的合金或它们的组合。根据实施例，字线WL和位线BL中的每一个可以包括W、Ti、Ta、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、TiCSiN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN、Au、Ag、Ir、Pt、Pd、Ru、Zr、Rh、Ni、Co、Cr、Sn、Zn、ITO、它们的合金或它们的组合。根据另一实施例，字线WL和位线BL中的每一个可以包括金属层和导电阻挡层。导电阻挡层可以包括Ti、TiN、Ta、TaN或它们的组合。
电压可以通过字线WL和位线BL被施加到可变电阻存储单元MC，并且因此电流可以在可变电阻存储单元MC中流动以驱动可变电阻存储单元MC。例如，数据可以通过形成在耦接到可变电阻存储单元MC的字线WL和位线BL之间的电场被写入可变电阻存储单元MC中。另外，可以通过测量流过位线BL的电流来读取根据可变电阻存储单元MC的电阻值所确定的数据。
可变电阻存储单元MC可以包括：可变电阻层40，其设置在字线WL和位线BL之间；第一电极50，其耦接到可变电阻层40和位线BL并且设置在这二者之间；以及选择器件SE，其耦接到可变电阻层40和字线WL并且设置在这二者之间。
位线BL、第一电极50、可变电阻层40、选择器件SE和字线WL的层叠顺序不限于图1所示的实施例。根据其他实施例，顺序可以进行不同地改变。例如，关于图1的取向，依次层叠字线WL、选择器件SE、可变电阻层40、第一电极50和位线BL的顺序可以被颠倒。即，依次层叠字线WL、选择器件SE、可变电阻层40、第一电极50和位线BL的顺序可以被改变为依次层叠位线BL、第一电极50、可变电阻层40、选择器件SE和字线WL的顺序。
选择器件SE可以是能够调节在可变电阻存储单元MC中的电流流动的电流调节器件。选择器件SE可以包括：选择器件层20；中间电极30，其设置在选择器件层20与可变电阻层40之间；以及第二电极10，其设置在字线WL与选择器件层20之间。
根据一个实施例，选择器件层20可以包括具有整流特性的二极管。例如，选择器件层20可以包括：硅二极管，其中掺杂有p型杂质的第一多晶硅层和掺杂有n型杂质的第二多晶硅层彼此附接；氧化物二极管，其中p-NiOx和n-TiOx彼此附接；或者氧化物二极管，其中p-CuOx和n-TiOx彼此附接。
根据一个实施例，选择器件层20可以包括氧化物。当将小于或等于预定电压的电压施加到选择器件层20时，流过氧化物的电流由于高电阻而基本上被阻断。另一方面，当将超过预定电压的电压施加到选择器件层20时，电流由于低电阻而流过选择器件层20。例如，选择器件层20可以包括ZnOx、MgOx、AlOx或它们的组合。
根据一个实施例，选择器件层20可以包括基于硫属化物的双向阈值开关(OTS)材料。例如，选择器件层20可以包括砷(As)和包含硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、硒(Se)、铟(In)和锡(Sn)中的两种或更多种的化合物。
第一电极50、第二电极10和中间电极30中的每一个可以包括金属、导电金属氮化物、导电金属氧化物、包含碳的导电材料或它们的组合。例如，第一电极50、第二电极10和中间电极30中的每一个可以包括C、W、WN、WC、SiN、SiCN、TiN、TiON、Al、AlN、Ta、TaN、它们的合金或它们的组合。
可变电阻层40的相位可以通过由施加到位线BL和字线WL的电压所产生的焦耳热而被可逆地改变。可变电阻层40可以包括相变材料，该相变材料的电阻可以通过相变而改变。例如，可变电阻层40可以包括基于硫属化物的材料。基于硫属化物的材料可以是基于锗-锑-碲(GST)的材料，其中锗(Ge)、锑(Sb)和碲(Te)以预定比例混合。
可变电阻存储单元MC可以根据字线WL和位线BL的偏置条件被编程为置位状态或复位状态。当向复位状态下的可变电阻存储单元MC施加置位电压或置位脉冲以便将可变电阻存储单元MC编程到置位状态时，可变电阻存储单元MC可以从具有高电阻的复位状态转换到具有低电阻的置位状态。当向置位状态下的可变电阻存储单元MC施加复位电压或复位脉冲以便将可变电阻存储单元MC编程到复位状态时，可变电阻存储单元MC可以从置位状态转换到复位状态。
在可变电阻存储单元MC中流动的电流可以根据可变电阻存储单元MC在存储单元阵列中所处的位置而变化。例如，在耦接到字线WL的可变电阻存储单元之中，在第一可变电阻存储单元中流动的电流可以大于在第二可变电阻存储单元中流动的电流，所述第二可变电阻存储单元相比于第一可变电阻存储单元位于离行选择电路更远的位置。
在另一示例中，在耦接到位线BL的可变电阻存储单元之中，在第三可变电阻存储单元中流动的电流可以大于在第四可变电阻存储单元中流动的电流，所述第四可变电阻存储单元相比于第三可变电阻存储单元位于离列选择电路更远的位置。因此，当可变电阻存储单元MC被设置得更靠近行选择电路或列选择电路并且因而在置位编程操作期间过大的电流在可变电阻存储单元MC中流动时，可变电阻存储单元MC的特性以及包括可变电阻存储单元MC的存储器件的耐久性可能会下降。
根据本公开的实施例，可以根据可变电阻存储单元MC在存储单元阵列中的位置来不同地调整与字线WL或位线BL或这两者耦接的接触插塞的电阻。因此，根据可变电阻存储单元MC的位置而过度增大的可变电阻存储单元MC的置位电流可以被改善。
根据本公开的实施例，可以考虑接触插塞的电阻而不同地调整接触插塞的宽度，并且可以根据接触插塞的宽度来改变字线WL和位线BL的布局。在下文中，将描述根据本公开的实施例的接触插塞的宽度和耦接到接触插塞的导线的布局。
图2示出了根据本公开的实施例的第一导线CLa和第二导线CL1至CL20的布局。
第一导线CLa和第二导线CL1至CL20中的每一个可以用作图1中所示的位线BL或字线WL。例如，当第一导线CLa中的每一个用作图1中所示的位线BL时，第二导线CL1至CL20中的每一个可以用作图1中所示的字线WL。在另一示例中，当第一导线CLa中的每一个用作图1中所示的字线WL时，第二导线CL1至CL20中的每一个可以用作图1中所示的位线BL。第一导线CLa的数量和第二导线CL1至CL20的数量不限于图2中所示的数量。根据其他实施例，所述数量可以进行各种改变。
参考图2，存储器件100可以包括第一导线CLa，与第一导线CLa交叉的第二导线CL1至CL20，形成在第一导线CLa与第二导线CL1至CL20的交叉处的存储单元阵列70，以及用于选择第一导线Cla的选择电路80。
第一导线CLa可以耦接到选择电路80，并且可以在第一方向D1上延伸。第一导线CLa可以在与第一方向D1交叉的第二方向D2上彼此间隔开。在图2中，第三方向D3垂直于第一方向D1和第二方向D2。
第二导线CL1至CL20可以包括直导线CL1至CL8和弯曲导线CL9至CL20。弯曲导线CL9至CL20可以包括第一弯曲导线CL9至CL14和第二弯曲导线CL15至CL20。
直导线CL1至CL8可以与选择电路80相邻地连续地设置。直导线CL1至CL8可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开第一距离L1。
第一弯曲导线CL9至CL14可以通过直导线CL1至CL8与选择电路80间隔开。换言之，直导线CL1至CL8设置在选择电路80与第一弯曲导线CL9至CL14之间。因此，第一弯曲导线CL9至CL14可以被设置为相比于直导线CL1至CL8离选择电路80更远。第一弯曲导线CL9至CL14可以在第一方向D1和第二方向D2上彼此平行地延伸。
第一弯曲导线CL9至CL14可以包括第一单元线部分P1和第一接触线部分P2。第一单元线部分P1可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开第二距离L2。第一接触线部分P2可以在第一方向D1上分别从第一单元线部分P1开始延伸。第一接触线部分P2可以在第二方向D2上彼此间隔开第三距离L3。第二距离L2可以与第一距离L1基本相同。第三距离L3可以大于第一距离L1和第二距离L2中的每一个。通过将相应的第一单元线部分P1连接到相应的第一接触线部分P2，第一弯曲导线CL9至CL14中的每一个可以具有“L”形。
第二弯曲导线CL15至CL20可以通过直导线CL1至CL8和第一弯曲导线CL9至CL14而与选择电路80间隔开。第二弯曲导线CL15至CL20可以被设置为相比于直导线CL1至CL8离选择电路80更远。第二弯曲导线CL15至CL20可以与第一导线CLa的端部交叉。第二弯曲导线CL15至CL20可以在第一方向D1和第二方向D2上彼此平行地延伸。
第二弯曲导线CL15至CL20可以包括第二单元线部分P3和第二接触线部分P4。第二单元线部分P3可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开第四距离L4。第二接触线部分P4可以从第二单元线部分P3开始朝向直导线CL1至CL8延伸。第二接触线部分P4可以在第二方向D2上彼此间隔开第五距离L5。第四距离L4可以与第二距离L2或第一距离L1基本相同。第五距离L5可以大于第一距离L1、第二距离L2和第四距离L4中的每一个。
第二接触线部分P4可以在与第一接触线部分P2从第一弯曲导线CL9至CL14的第一单元线部分P1开始延伸的方向相反的方向上从第二弯曲导线CL15至CL20的第二单元线部分P3开始延伸。第二弯曲导线CL15至CL20的第二接触线部分P4可以通过存储单元阵列70和第一导线Cla而与第一弯曲导线CL9至CL14的第一接触线部分P2间隔开。
直导线CL1至CL8中的每一个可以耦接到接触插塞CT1a或CT1b，第一弯曲导线CL9至CL14的第一接触线部分P2中的每一个可以耦接到接触插塞CT2a，以及第二弯曲导线CL15至CL20的第二接触线部分P4中的每一个可以耦接到接触插塞CT2b。根据接触插塞CT1a、CT1b、CT2a和CT2b被设置的位置，接触插塞CT1a、CT1b、CT2a和CT2b可以被划分成第一接触插塞组CT1a和CT2a以及第二接触插塞组CT1b和CT2b。第一接触插塞组CT1a和CT2a以及第二接触插塞组CT1b和CT2b通过存储单元阵列70和第一导线CLa而彼此间隔开。换言之，存储单元阵列70和第一导线CLa设置在第一接触插塞组CT1a和CT2a与第二接触插塞组CT1b和CT2b之间。
第一接触插塞组CT1a和CT2a可以包括设置在存储单元阵列70的第一侧的第一接触插塞CT1a和第二接触插塞CT2a，第二接触插塞CT2a具有比第一接触插塞CT1a小的电阻。第二接触插塞组CT1b和CT2b可以包括设置在存储单元阵列70的第二侧的第一接触插塞CT1b和第二接触插塞CT2b，第二接触插塞CT2b具有比第一接触插塞CT1b小的电阻。存储单元阵列70的第一侧和第二侧在第二方向D2上关于存储单元阵列70彼此相对。
在第一侧的第一接触插塞CT1a和在第二侧的第一接触插塞CT1b可以耦接到直导线CL1至CL8，并且可以在第三方向D3上延伸。例如，直导线CL1至CL8可以被划分为第一直导线CL1、CL3、CL5和CL7以及第二直导线CL2、CL4、CL6和CL8。第一直导线CL1、CL3、CL5和CL7以及第二直导线CL2、CL4、CL6和CL8在第一方向D1上交替地设置。在第一侧的第一接触插塞CT1a可以分别耦接到第一直导线CL1、CL3、CL5和CL7，并且可以在第一方向D1上彼此间隔开。在第二侧的第一接触插塞CT1b可以分别耦接到第二直导线CL2、CL4、CL6和CL8，并且可以在第一方向D1上彼此间隔开。
在第一侧的第二接触插塞CT2a可以分别耦接到第一弯曲导线CL9至CL14的第一接触线部分P2，并且可以在第三方向D3上延伸。第二接触插塞CT2a中的每一个在第二方向D2上的宽度可以大于第一接触插塞CT1a和CT1b中的每一个在第一方向D1上的宽度。
在第二侧的第二接触插塞CT2b可以分别耦接到第二弯曲导线CL15至CL20的第二接触线部分P4，并且可以在第三方向D3上延伸。第二接触插塞CT2b中的每一个在第二方向D2上的宽度可以大于第一接触插塞CT1a和CT1b中的每一个在第一方向D1上的宽度。
如上所述，第二接触插塞CT2a和CT2b中的每一个在第二方向D2上的宽度大于第一接触插塞CT1a和CT1b中的每一个在第一方向D1上的宽度，使得第二接触插塞CT2a和CT2b中的每一个的电阻可以小于第一接触插塞CT1a和CT1b中的每一个的电阻。根据本公开的实施例，即使当第一距离L1、第二距离L2和第四距离L4被减小以增大存储单元阵列70的集成密度，第一接触线部分P2之间的第三距离L3以及第二接触线部分P4之间的第五距离L5也可以被确保相对地大。因此，即使当第二接触插塞CT2a和CT2b中的每一个在第二方向D2上的宽度很大时，也可以容易地确保第二接触插塞CT2a和CT2b中的每一个被设置的空间。
图3示出了耦接到图2所示的第一导线CLa之一的存储单元。
参考图3，第一导线Cla中的每个可以在第一方向D1上被划分成第一部分AR1、第二部分AR2和第三部分AR3。相比于第二部分AR2和第三部分AR3，第一部分AR1可以更靠近图2所示的选择电路80。第二部分AR2设置在第一部分AR1与第三部分AR3之间。
第一可变电阻存储单元MC1可以设置在第一导线CLa的第一部分AR1与直导线CL1至CL8的交叉处。在直导线CL1至CL8被布置为彼此间隔开的第一方向D1上，耦接到第一导线CLa的第一可变电阻存储单元MC1可以被布置为彼此间隔开。第一可变电阻存储单元MC1可以设置在第一导线CLa与直导线CL1至CL8之间。
第二可变电阻存储单元MC2可以设置在第一导线CLa的第二部分AR2与第一弯曲导线CL9至CL14的交叉处。在第一弯曲导线CL9至CL14的第一单元线部分P1被布置为彼此间隔开的第一方向D1上，耦接到第一导线CLa的第二可变电阻存储单元MC2可以被布置为彼此间隔开。第二可变电阻存储单元MC2可以设置在第一导线CLa与第一单元线部分P1之间。
第三可变电阻存储单元MC3可以设置在第一导线CLa的第三部分AR3与第二弯曲导线CL15至CL20的交叉处。在第二弯曲导线CL15至CL20的第二单元线部分P3被布置为彼此间隔开的第一方向D1上，耦接到第一导线CLa的第三可变电阻存储单元MC3可以被布置为彼此间隔开。第三可变电阻存储单元MC3可以设置在第一导线CLa与第二单元线部分P3之间。
第一可变电阻存储单元MC1、第二可变电阻存储单元MC2和第三可变电阻存储单元MC3中的每一个可以具有与以上参考图1描述的可变电阻存储单元MC相同的配置。
图4A和图4B分别是沿图2所示的线I-I′和II-II′截取的截面图。
可以通过控制图4A或图4B中所示的切换器件SW来选择图2所示的第二导线CL1至CL20中的每一个。
参考图4A和图4B，切换器件SW可以包括晶体管。例如，切换器件SW可以包括：栅极绝缘层111，其设置在衬底101的由隔离层103限定的有源区上；栅电极113，其设置在栅极绝缘层111上；以及源极/漏极(S/D)区101a和101b，其被限定在栅电极113的两个相对侧处的有源区中。S/D区101a和101b中的一个可以用作晶体管的漏极，而S/D区101a和101b中的另一个可以用作晶体管的源极。
切换器件SW可以由形成在衬底101上方的下部绝缘结构130覆盖。下部绝缘结构130可以包括多个绝缘层。图2中所示的第二导线CL1至CL20中的每一个可以耦接到与其相对应的切换器件的S/D区之一，例如，图4A或图4B所示的S/D区101b。图2中所示的第二导线CL1至CL20可以经由接触插塞CT1a、CT1b、CT2a和CT2b耦接到S/D区。
图2所示的第二导线CL1至CL20中的每一个可以设置在绝缘层141上，并且绝缘层141可以设置在下部绝缘结构130上。图2所示的接触插塞CT1a、CT1b、CT2a和CT2b中的每一个可以穿过下部绝缘结构130和绝缘层141。图2中所示的接触插塞CT1a、CT1b、CT2a和CT2b中的每一个可以耦接到图4A或图4B中所示的下部接触结构120。
参考图4A和图4B，每个下接触结构120可以被嵌入在下部绝缘结构130中。每个下部接触结构120可以具有多个导电层121、123、125和127的层叠结构。下部接触结构120不限于图4A和图4B中所示的实施例。根据其他实施例，下部接触结构120的结构可以进行不同地改变。例如，每个下部接触结构120可以包括单个导电层。
如图4A和4B所示，在图2的第一侧和第二侧的第一接触插塞CT1a和CT1b中的每一个可以包括与形成在图2的第一侧和第二侧的第二接触插塞CT2a和CT2b中的每一个的导电材料之一相同的导电材料。
例如，如图4B所示，第二接触插塞CT2a和CT2b中的每一个可以包括第一导电材料143和第二导电材料145。第一导电材料143具有与第二导电材料145不同的电阻率。包括在第二接触插塞CT2a和CT2b的每一个中的第一导电材料143可以包围第二导电材料145。根据一个实施例，如图4A所示，第一接触插塞CT1a和CT1b中的每一个可以包括第一导电材料143。根据另一实施例，第一接触插塞CT1a和CT1b中的每一个可以包括第二导电材料145。第二导电材料145的电阻率可以大于或小于第一导电材料143的电阻率。
根据本公开的实施例，即使当相同的偏置电压被施加到与第二导线CL1至CL20耦接的切换器件SW时，也可以通过接触插塞CT1a、CT1b、CT2a和CT2b的电阻来不同地控制经由接触插塞CT1a、CT1b、CT2a和CT2b施加到第二导线CL1至CL20的信号的电压电平。因此，根据本公开的实施例，可以通过接触插塞CT1a、CT1b、CT2a和CT2b的电阻来补偿取决于存储单元在每个第一导线CLa中的位置的信号延迟。
例如，参考图2所示的存储单元阵列70的第一存储单元MC1和第二存储单元MC2，第二存储单元MC2可以被设置为相比于第一存储单元MC1离选择电路80更远。因此，第二存储单元MC2可能受到第一导线CLa的信号延迟的影响。根据本公开的实施例，因为与第二存储单元MC2耦接的第二导线CL9被耦接到与第一接触插塞CT1a和CT1b相比具有更低电阻的第二接触插塞CT2a，所以第一导线CLa的信号延迟可以被补偿。
图5和图6示出了根据本公开的实施例的存储器件的配置。存储器件可以包括具有多个区块(mat)的存储单元阵列。
图5示出了存储器件的单个区块的配置。
参考图5，区块可以包括共享列选择电路LYSW的第一瓦片Tile1和第二瓦片Tile2。
列选择电路LYSW可以设置在第一瓦片Tile1与第二瓦片Tile2之间。
第一瓦片Tile1和第二瓦片Tile2中的每一个可以包括耦接到多个位线BL1至BLm的可变电阻存储单元，m为正整数。列选择电路LYSW可以包括用于选择位线BL1至BLm的切换器件。多个位线BL1至BLm可以耦接到列选择电路LYSW，并且可以延伸穿过相应的瓦片。
在第一瓦片Tile1和第二瓦片Tile2中的每一个中，多个位线BL1至BLm可以与多个字线WL1至WLn交叉，n为正整数。第一行选择电路LXSW1和第二行选择电路LXSW2可以设置在第一瓦片Tile1和第二瓦片Tile2中的每一个的相对侧，并且可以耦接到多个字线WL1至WLn。换言之，第一瓦片Tile1和第二瓦片Tile2中的每一个可以设置在第一行选择电路LXSW1与第二行选择电路LXSW2之间。
具有上述配置的区块MAT的多个位线BL1至BLm可以具有与图2中所示的第一导线CLa相同的布局。多个字线WL1至WLn可以具有与图2中所示的第二导线CL1至CL20相同的布局。
图6示出了根据本公开的实施例的图5中所示的第一行选择电路LXSW1和第二行选择电路LXSW2。图6中所示的瓦片可以是图5中所示的第一瓦片Tile1或第二瓦片Tile2。
参考图6，多个字线WL1至WLn可以包括由第一行选择电路LXSW1选择的第一字线WL1，WL3，…，WLk和WLk+1以及由第二行选择电路LXSW2选择的第二字线WL2，WL4，…，WLn-1和WLn。
第一行选择电路LXSW1可以包括第一切换器件XSW1，所述第一切换器件XSW1分别响应于第一字线选择信号X1，X3，…，Xk和Xk+1而选择第一字线WL1，WL3，…，WLk和WLk+1。第二行选择电路LXSW2可以包括第二切换器件XSW2，所述第二切换器件XSW2分别响应于第二字线选择信号X2，X4，…，Xn-1和Xn来选择第二字线WL2，WL4，…，WLn-1和WLn。
例如，第一字线WL1，WL3，…，WLk和WLk+1可以包括第一直字线WL1和WL3以及第一弯曲字线WLk和WLk+1。第二字线WL2，WL4，…，WLn-1和WLn可以包括第二直字线WL2和WL4以及第二弯曲字线WLn-1和WLn。第一直字线WL1和WL3以及第二直字线WL2和WL4可以彼此交替地布置。第一弯曲字线WLk和WLk+1可以通过介于第一弯曲字线WLk和WLk+1与列选择电路LYSW之间的第一直字线WL1和WL3以及第二直字线WL2和WL4而与图5所示的列选择电路LYSW间隔开。第二弯曲字线WLn-1和WLn可以通过介于第二弯曲字线WLn-1和WLn与列选择电路LYSW之间的第一直字线WL1和WL3、第二直字线WL2和WL4以及第一弯曲字线WLk和WLk+1而与列选择电路LYSW间隔开。
第一直字线WL1和WL3可以具有与上面参考图2描述的第一直导线CL1、CL3、CL5和CL7相同的结构和布局。第一弯曲字线WLk和WLk+1可以具有与上面参考图2描述的第一弯曲导线CL9至CL14相同的结构和布局。
第一直字线WL1和WL3可以经由具有与上面参考图2和图4A描述的第一接触插塞CT1a相同的结构和相同的材料的接触插塞而耦接到对应的第一切换器件XSW1。第一弯曲字线WLk和WLk+1可以经由具有与上面参考图2和图4B描述的第二接触插塞CT2a相同的结构和相同的材料的接触插塞而耦接到对应的第一切换器件XSW1。
第二直字线WL2和WL4可以具有与上面参考图2描述的第二直导线CL2、CL4、CL6和CL8相同的结构和布局。第二弯曲字线WLn-1和WLn可以具有与上面参考图2描述的第二弯曲导线CL15至CL20相同的结构和布局。
第二直字线WL2和WL4可以经由具有与上面参考图2和图4A描述的第一接触插塞CT1b相同的结构和相同的材料的接触插塞而耦接到对应的第二切换器件XSW2。第二弯曲字线WLn-1和WLn可以经由具有与上面参考图2和图4B描述的第二接触插塞CT2b相同的结构和相同的材料的接触插塞而耦接到对应的第二切换器件XSW2。
图7和图8示出了根据本公开的实施例的存储器件的配置。存储器件的存储单元阵列可以包括多个瓦片。
图7示出了存储器件的单个瓦片Tile的配置。
参考图7，瓦片Tile可以设置在第一列选择电路LYSW1与第二列选择电路LYSW2之间。
瓦片Tile可以包括耦接到多个字线WL1至WLn的可变电阻存储单元。多个字线WL1至WLn可以耦接到设置在第一列选择电路LYSW1与第二列选择电路LYSW2之间的行选择电路LXSW。行选择电路LXSW可以包括选择字线WL1至WLn的切换器件。多个字线WL1至WLn可以耦接到行选择电路LXSW，并且可以延伸穿过瓦片Tile。
多个字线WL1至WLn可以与多个位线BL1至BLm交叉。第一列选择电路LYSW1和第二列选择电路LYSW2可以设置在瓦片Tile的相对侧并且耦接到多个位线BL1至BLm。
具有上述配置的瓦片的多个字线WL1至WLn可以具有与图2所示的第一导线CLa相同的配置。多个位线BL1至BLm可以具有与图2所示的第二导线CL1至CL20相同的结构和布局。
图8示出了根据本公开的实施例的图7中所示的第一列选择电路LYSW1和第二列选择电路LYSW2。
参考图8，多个位线BL1至BLm可以包括由第一列选择电路LYSW1选择的第一位线BL1，BL3，...，BLz和BLz+1以及由第二列选择电路LYSW2选择的第二位线BL2，BL4，...，BLm-1和BLm。
第一列选择电路LYSW1可以包括第一切换器件YSW1，所述第一切换器件YSW1分别响应于第一位线选择信号Y1，Y3，...，Yz和Yz+1来选择第一位线BL1，BL3，…，BLz和BLz+1。第二列选择电路LYSW2可以包括第二切换器件YSW2，所述第二切换器件YSW2分别响应于第二位线选择信号Y2，Y4，…，Ym-1和Ym来选择第二位线BL2，BL4，…，BLm-1和BLm。
例如，第一位线BL1，BL3，…，BLz和BLz+1可以包括第一直位线BL1和BL3以及第一弯曲位线BLz和BLz+1。第二位线BL2，BL4，…，BLm-1和BLm可以包括第二直位线BL2和BL4以及第二弯曲位线BLm-1和BLm。第一直位线BL1和BL3以及第二直位线BL2和BL4可以彼此交替地布置。第一弯曲位线BLz和BLz+1可以通过介于第一弯曲位线BLz和BLz+1与行选择电路LXSW之间的第一直位线BL1和BL3以及第二直位线BL2和BL4而与图7所示的行选择电路LXSW间隔开。第二弯曲位线BLm-1和BLm可以通过介于第二弯曲位线BLm-1和BLm与行选择电路LXSW之间的第一直位线BL1和BL3、第二直位线BL2和BL4以及第一弯曲位线BLz和BLz+1而与行选择电路LXSW间隔开。
第一直位线BL1和BL3可以具有与上面参考图2描述的第一直导线CL1、CL3、CL5和CL7相同的结构和布局。第一弯曲位线BLz和BLz+1可以具有与上面参考图2描述的第一弯曲导线CL9至CL14相同的结构和布局。
第一直位线BL1和BL3可以经由具有与上面参考图2和图4A描述的第一接触插塞CT1a相同的结构和相同的材料的接触插塞而耦接到对应的第一切换器件YSW1。第一弯曲位线BLz和BLz+1可以经由具有与上面参考图2和图4B描述的第二接触插塞CT2a相同的结构和相同的材料的接触插塞而耦接到对应的第一切换器件YSW1。
第二直位线BL2和BL4可以具有与上面参考图2描述的第二直导线CL2、CL4、CL6和CL8相同的结构和布局。第二弯曲位线BLm-1和BLm可以具有与上面参考图2描述的第二弯曲导线CL15至CL20相同的结构和布局。
第二直位线BL2和BL4可以经由具有与上面参考图2和图4A描述的第一接触插塞CT1b相同的结构和相同的材料的接触插塞而耦接到对应的第二切换器件YSW2。第二弯曲位线BLm-1和BLm可以经由具有与上面参考图2和图4B描述的第二接触插塞CT2b相同的结构和相同的材料的接触插塞而耦接到对应的第二切换器件YSW2。
图9A至图16C示出了根据本公开的实施例的制造存储器件的方法。制造方法可以提供上面参考图2、图3、图4A和图4B描述的第二导线CL1至CL20以及接触插塞CT1a、CT1b、CT2a和CT2b。
图9A、图9B和图9C示出了形成第一接触插塞211Aa和211Ab的工艺。图9A示出了第一接触插塞211Aa和211Ab的布局。图9B示出了沿图9A所示的线A-A′截取的截面图。图9C示出了沿图9A所示的线B-B′截取的截面图。
参考图9A、图9B和图9C，可以形成穿过绝缘层201的孔203A和203B。绝缘层201可以包括第一接触区域CTA1、第二接触区域CTA2和存储单元阵列区域MCR。存储单元阵列区域MCR设置在第一接触区域CTA1与第二接触区域CTA2之间。绝缘层201可以形成在如以上参考图4A和图4B描述的覆盖切换器件SW的下部绝缘结构130上方。即，绝缘层201可以对应于图4A和图4B所示的绝缘层141。
孔203A和203B可以包括第一孔203A和第二孔203B。每个第一孔203A可以在第一方向上具有第一宽度W1，并且每个第二孔203B可以在与第一方向交叉的第二方向上具有第二宽度W2，第二宽度W2大于第一宽度W1。
第一孔203A可以被划分为设置在第一接触区域CTA1中的第一组和设置在第二接触区域CTA2中的第二组。类似地，第二孔203B可以被划分为设置在第一接触区域CTA1中的第一组和设置在第二接触区域CTA2中的第二组。
随后，可以形成第一导电材料以填充第一孔203A和第二孔203B，然后可以将第一导电材料平坦化以暴露绝缘层201的顶表面。因此，可以在每个第一孔203A中形成包括第一导电材料的第一接触插塞211Aa或211Ab。
由于第一孔203A相对较窄，因此每个第一孔203A可以完全填充有第一导电材料。另一方面，由于第二孔203B相对较宽，因此每个第二孔203B中可以未完全填充有第一导电材料。换言之，可以沿着每个第二孔203B的表面形成第一导电材料。因此，在第一导电材料的平坦化之后，可以在每个第二孔203B中形成包括第一导电材料的导电内衬图案(conductive liner pattern)211Ba或211Bb。
如上所述，因为通过调整每个第一孔203A的第一宽度W1和每个第二孔203B的第二宽度W2使其彼此不同而同时形成了第一接触插塞211Aa和211Ab以及导电内衬图案211Ba和211Bb，所以可以根据本公开的实施例简化制造工艺。
第一接触插塞211Aa和211Ab可以包括形成在第一接触区域CTA1中的第一接触插塞211Aa和形成在第二接触区域CTA2中的第一接触插塞211Ab。导电内衬图案211Ba和211Bb可以包括形成在第一接触区域CTA1中的第一导电内衬图案211Ba和形成在第二接触区域CTA2中的第二导电内衬图案211Bb。
图10A和图10B示出了形成第二接触插塞215A和215B的工艺。关于第二接触插塞215A和215B的布局，可以参考图11A。
第二导电材料可以形成为填充由第一导电内衬图案211Ba或第二导电内衬图案211Bb开放的每个第二孔203B的中心区域(如图9A所示)。随后，如图10A和图10B所示，第二导电材料可以被平坦化以暴露绝缘层201的顶表面。因此，如图11A所示，可以在图9A所示的每个第二孔203B中形成包括第二导电材料的导电核心图案213a或213b。如图11A所示，导电核心图案213a和213b可以包括在设置在第一接触区域CTA1中的第二孔203B中形成的第一导电核心图案213a以及在设置在第二接触区域CTA2中的第二孔203B中形成的第二导电核心图案213b。第二导电材料可以相比于第一导电材料具有更低的电阻率。
根据本公开的实施例，即使不单独执行用于确保其中设置有导电核心图案213a或213b的空间的刻蚀工艺，也可以通过调整第一导电材料的沉积厚度来开放每个第二孔203B的中心区域。因此，可以根据本公开的实施例而简化制造工艺。
图11A、图11B和图11C示出了形成牺牲图案235A、235B和235C的工艺。图11A示出了牺牲图案235A、235B和235C的布局。图11B示出了沿图11A所示的线A-A′截取的截面图。图11C示出了沿图11A中所示的线B-B′截取的截面图。
在第一接触区域CTA1中，第一导电内衬图案211Ba和第一导电核心图案213a可以形成第二接触插塞215A，以及在第二接触区域CTA2中，第二导电内衬图案211Bb和第二导电核心图案213b可以形成第二接触插塞215B。每个第二接触插塞215A可以包括一对第一导电内衬图案211Ba和第一导电核心图案213a。每个第二接触插塞215B可以包括一对第二导电内衬图案211Bb和第二导电核心图案213b。
在形成第一接触插塞211Aa和211Ab以及第二接触插塞215A和215B之后，可以在绝缘层201上形成导电层231。导电层231可以延伸以覆盖第一接触插塞211Aa和211Ab以及第二接触插塞215A和215B。
随后，可以在导电层231上形成掩模层233。掩模层233可以包括与导电层231具有不同刻蚀速率的材料。
随后，可以在掩模层233上形成牺牲图案235A、235B和235C。牺牲图案235A、235B和235C可以包括与掩模层233具有不同刻蚀速率的材料。牺牲图案235A、235B和235C可以包括第一牺牲图案235A、第二牺牲图案235B和第三牺牲图案235C。
每个第一牺牲图案235A可以与存储单元阵列区域MCR重叠，并且可以在第一接触区域CTA1和第二接触区域CTA2中延伸以具有线性形状。每个第一牺牲图案235A可以与一对形成在第一接触区域CTA1中的第一接触插塞211Aa和形成在第二接触区域CTA2中的第一接触插塞211Ab重叠。第一接触插塞211Aa和211Ab中的每一个可以被第一牺牲图案235A中的对应一个部分地覆盖。
第二牺牲图案235B可以包括第一线部分LP1和第一接触部分CP1，具体地，第一线部分LP1与在第一接触区域CTA1和存储单元阵列区域MCR中的第一牺牲图案235A平行，第一接触部分CP1从第一线部分LP1突出。在第一接触区域CTA1中，第一接触部分CP1可以分别从第一线部分LP1延伸到第二接触插塞215A上方。每个第二牺牲图案235B可以包括一对第一线部分LP1和第一接触部分CP1。每个第一接触部分CP1可以与形成在第一接触区域CTA1中的第二接触插塞215A之中的两个第二接触插塞215A重叠。每个第二接触插塞215A可以包括不与第一接触部分CP1重叠的部分。即，每个第二接触插塞215A可以被第一接触部分CP1中的对应一个部分地覆盖。
第三牺牲图案235C可以包括第二线部分LP2和第二接触部分CP2，具体地，第二线部分LP2与在存储单元阵列区域MCR和第二接触区域CTA2中的第一牺牲图案235A平行，第二接触部分CP2从第二线部分LP2突出。第二线部分LP2可以通过第一线部分LP1而与第一牺牲图案235A间隔开。第二接触部分CP2可以分别从第二线部分LP2开始朝向第二接触区域CTA2中的第一牺牲图案235A延伸。每个第三牺牲图案235C可以包括一对第二线部分LP2和第二接触部分CP2。每个第二接触部分CP2可以与形成在第二接触区域CTA2中的第二接触插塞215B之中的两个第二接触插塞215B重叠。每个第二接触插塞215B可以包括不与第二接触部分CP2重叠的部分。即，每个第二接触插塞215B可以被第二接触部分CP2中的对应一个部分地覆盖。
图12A、图12B和图12C示出了形成间隔件层241A、241B和241C的工艺。图12A示出了间隔件层241A、241B和241C的布局。图12B示出了沿图12A中所示的线A-A′截取的截面图。图12C示出了沿图12A中所示的线B-B′截取的截面图。
参考图12A、图12B和图12C，可以在牺牲图案235A、235B和235C的侧壁上形成间隔件层241A、241B和241C。间隔件层241A、241B和241C可以包括与牺牲图案235A、235B和235C以及掩模层233具有不同刻蚀速率的材料。间隔件层241A、241B和241C可以包括第一间隔件层241A、第二间隔件层241B和第三间隔件层241C。
第一间隔件层241A可以彼此间隔开。每个第一间隔件层241A可以围绕与其对应的第一牺牲图案235A。每个第一间隔件层241A可以形成在与其对应并分别设置在第一接触区域CTA1和第二接触区域CTA2中的一对第一接触插塞211Aa和第一接触插塞211Ab的上方并且与它们重叠。
第二间隔件层241B可以彼此间隔开。每个第二间隔件层241B可以围绕与其对应的第二牺牲图案235B。每个第二间隔件层241B可以形成在设置于第一接触区域CTA1中的第二接触插塞215A之中的与其对应的两个第二接触插塞215A的上方并且与它们重叠。
第三间隔件层241C可以彼此间隔开。每个第三间隔件层241C可以围绕与其对应的第三牺牲图案235C。每个第三间隔件层241C可以形成在设置于第二接触区域CTA2中的第二接触插塞215B之中的与其对应的两个第二接触插塞215B的上方并且与它们重叠。
图13示出了形成间隔件图案241A1、241A2、241B1、241B2、241C1和241C2的工艺。图13示出了间隔件图案241A1、241A2、241B1、241B2、241C1和241C2的布局。
参考图13，图12A中所示的每个第一间隔件层241A可以被分成第一间隔件图案241A1和241A2，图12A中所示的每个第二间隔件层241B可以被分成第二间隔件图案241B1和241B2，以及图12A中所示的每个第三间隔件层241C可以被分成第三间隔件图案241C1和241C2。为了将每个间隔件层分为间隔件图案，可以部分地刻蚀第一间隔件层241A、第二间隔件层241B和第三间隔件层241C中的每一个，以在纵向上暴露第一牺牲图案235A、第二牺牲图案235B和第三牺牲图案235C中的对应一个的两端的侧壁。
第一间隔件图案241A1和241A2中的每一个可以与第一接触区域CTA1中的第一接触插塞211Aa和第二接触区域CTA2中的第一接触插塞211Ab中的对应一个重叠。
第二间隔件图案241B1和241B2中的每一个可以与第一接触区域CTA1中的第二接触插塞215A中的对应一个重叠。
第三间隔件图案241C1和241C2中的每一个可以与第二接触区域CTA2中的第二接触插塞215B中的对应一个重叠。
图14A和图14B是示出去除图13中所示的第一牺牲图案235A、第二牺牲图案235B和第三牺牲图案235C的工艺的截面图。
参考图14A和图14B，因为去除了图13所示的第一牺牲图案235A、第二牺牲图案235B和第三牺牲图案235C，所以掩模层233可以在彼此相邻的第一间隔件图案241A1和241A2之间以及在彼此相邻的第三间隔件图案241C1和241C2之间被暴露。类似地，掩模层233可以在如图13所示的彼此相邻的第二间隔件图案241B1和241B2之间被暴露。
图15A和图15B是示出形成掩模图案233P的工艺的截面图。
参考图15A和图15B，可以通过使用具有图13、图14A和图14B所示的布局的第一间隔件图案241A1和241A2、第二间隔件图案241B1和241B2以及第三间隔件图案241C1和241C2作为刻蚀阻挡层来执行刻蚀工艺而刻蚀图14A和图14B所示的掩模层233。因此，可以形成掩模图案233P以具有与图13所示的第一间隔件图案241A1和241A2、第二间隔件图案241B1和241B2以及第三间隔件图案241C1和241C2相同的布局。
掩模图案233P可以分别与第一接触区域CTA1中的第一接触插塞211Aa、第二接触区域CTA2中的第一接触插塞211Ab、第一接触区域CTA1中的第二接触插塞215A以及第二接触区域CTA2中的第二接触插塞215B重叠。
图16A、图16B和图16C示出了形成导线231P1、231P2、231P3和231P4的工艺。图16A示出了导线231P1、231P2、231P3和231P4的布局。图16B示出了沿图16A所示的线A-A′截取的截面图。图16C示出了沿图16A中所示的线B-B′截取的截面图。
参考图16A、图16B和图16C，可以通过使用掩模图案233P作为刻蚀阻挡层来执行刻蚀工艺而刻蚀图15A和图15B中所示的导电层231。因此，可以形成具有与图13所示的第一间隔件图案241A1和241A2、第二间隔件图案241B1和241B2以及第三间隔件图案241C1和241相同的布局的导线231P1、231P2、231P3和231P4。随后，可以用绝缘材料251填充导线231P1、231P2、231P3和231P4之间的空间。
导线231P1、231P2、231P3和231P4可以包括第一直导线231P1、第二直导线231P2、第一弯曲导线231P3和第二弯曲导线231P4。
第一直导线231P1可以分别耦接到第一接触区域CTA1中的第一接触插塞211Aa。第二直线导线231P2可以分别耦接到第二接触区域CTA2中的第一接触插塞211Ab。第一直导线231P1和第二直导线231P2可以彼此交替地设置。
第一弯曲导线231P3可以分别耦接到第一接触区域CTA1中的第二接触插塞215A。每个第一弯曲导线231P3可以包括：第一单元线部分Lpa，其与第一直导线231P1和第二直导线231P2平行；以及第一接触线部分Cpa，其从第一单元线部分Lpa开始延伸以与第一接触区域CTA1中的第二接触插塞215A中的对应一个重叠。
第二弯曲导线231P4可以分别耦接到第二接触区域CTA2中的第二接触插塞215B。每个第二弯曲导线231P4可以包括：第二单元线部分LPb，其与第一直导线231P1和第二直导线231P2平行；以及第二接触线部分CPb，其从第二单元线部分LPb开始延伸以覆盖第二接触区域CTA2中的第二接触插塞215B中的对应一个。
图17示出了根据本公开的实施例的存储系统1000。
参考图17，存储系统1000可以包括存储器件1200和控制器1100。
控制器1100可以耦接到主机和存储器件1200。控制器1100可以被配置为响应于主机的请求来访问存储器件1200。例如，控制器1100可以控制存储器件1200的读取操作、写入操作和后台操作。控制器1100可以被配置为通过储存根据存储单元的特性而确定的读取脉冲的极性来控制读取操作。
控制器1100可以被配置为在存储器件1200与主机之间提供交互。控制器1100可以被配置为运行用于控制存储器件1200的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。
RAM 1110可以用作处理单元1120的工作存储器、在存储器件1200与主机之间的高速缓冲存储器以及在存储器件1200与主机之间的缓冲存储器。处理单元1120可以控制控制器1100的整体操作。此外，控制器1100可以在编程操作期间暂时储存从主机提供的编程数据。
主机接口1130可以包括用于主机与控制器1100之间的数据交换的协议。该协议可以是诸如以下协议中的一种：外围组件互连(PCI)协议、外围组件互连-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小接口(SCSI)协议、串行附接的SCSI(SAS)协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、增强型小磁盘接口(ESDI)协议以及集成驱动电子设备(IDE)协议。
存储器接口1140可以与存储器件1200交互。
错误校正块1150可以被配置为使用错误校正码(ECC)来检测和校正从存储器件1200接收的数据中的错误。处理单元1120可以控制存储器件1200。根据实施例，错误校正块1150可以被设置为控制器1100的组件之一。
控制器1100和存储器件1200可以被集成到单个半导体器件中。在一个实施例中，控制器1100和存储器件1200可以被集成到单个半导体器件中以形成存储卡，诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC，RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)等。
控制器1100和存储器件1200可以被集成到单个半导体器件中以形成固态驱动器(SSD)。SSD可以包括被配置为将数据储存在存储器件中的储存器件。当存储系统1000用作SSD时，可以显著提高与存储系统1000耦接的主机的运行速率。
在另一示例中，存储系统1000可以被设置为电子设备的各种组件之一。电子设备可以是诸如以下设备中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、Web平板电脑、无线电话、移动电话、智能手机、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑匣子、数码相机、三维电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器、能够在无线环境中发送/接收信息的设备、用于形成家庭网络的各种电子设备之一、用于形成计算机网络的各种电子设备之一、用于形成远程信息处理网络的各种电子设备之一、RFID设备以及用于形成计算系统的各种元件之一等等。
在一个实施例中，存储器件1200或存储系统1000可以以各种形式被嵌入封装体中。例如，存储器件1200或存储系统1000可以被嵌入诸如以下的封装体中：层叠式封装体(PoP)、球栅阵列(BGA)、芯片级封装体(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装体(PDIP)、华夫包式裸片、晶圆形式裸片、板上芯片(COB)、陶瓷双列直插式封装体(CERDIP)、塑封四边扁平封装体(MQFP)、薄型四边扁平封装体(TQFP)、小外型集成电路(SOIC)、缩小外型封装体(SSOP)、紧缩小外型封装体(TSOP)、系统级封装体(SIP)、多芯片封装体(MCP)、晶圆级制造封装体(WFP)或晶圆级处理层叠封装体(WSP)。
图18示出了根据本公开的另一实施例的存储系统2000。
参考图18，存储系统2000可以包括存储器件2100和控制器2200。存储器件2100可以包括多个半导体存储芯片。多个半导体存储芯片可以被划分成多个组。
多个组可以通过第一至第k通道CH1至CHk与控制器2200通信。每个半导体存储芯片可以被配置为并且用作上面参考图17描述的存储器件1200。
每个组可以被配置为通过第一通道CH1至第k通道CHk之中的单个公共通道与控制器2200通信。控制器2200可以以与上面参考图17描述的控制器1100基本相同的方式配置，并被配置为通过第一通道CH1至第k通道CHk中的多个来控制存储器件2100的多个半导体存储芯片。
图19示出了根据本公开的实施例的计算系统3000。
计算系统3000可以包括中央处理单元(CPU)3100、随机存取存储器(RAM)3200、用户界面3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可以通过系统总线3500电耦接到中央处理单元3100、RAM 3200、用户界面3300和电源3400。通过用户界面3300提供的数据或由中央处理单元3100处理的数据可以被储存在存储系统2000中。
存储系统2000可以对应于上面参考图18描述的存储系统2000。因此，存储系统2000可以包括控制器2200和存储器件2100。存储器件2100可以通过控制器2200耦接到系统总线3500。可替换地，存储器件2100可以直接耦接到系统总线。控制器2200的功能可以由中央处理单元3100和RAM 3200来执行。
图19示出了具有上面参考图18描述的存储系统2000的计算系统3000。然而，本公开的实施例不限于此。例如，计算系统3000的存储系统2000可以被上面参考图17描述的存储系统1000代替。在一个实施例中，计算系统3000可以包括上面分别参考图17和图18描述的存储系统1000和存储系统2000。
根据本公开的实施例，耦接到导线的接触插塞可以被形成为根据导线的位置而具有不同的电阻。因此，可以稳定地提供用于根据存储单元的位置而补偿信号中的延迟的结构。因此，可以提高存储器件的运行可靠性。
根据本公开的实施例，形成有接触插塞的孔可以被形成为具有不同的宽度。因此，可以以简化的工艺容易地控制接触插塞的电阻。

Claims (23)

1.一种存储器件，包括：
存储单元阵列，其具有可变电阻存储单元，所述可变电阻存储单元耦接到在第一方向上延伸的第一导线以及与所述第一导线交叉的第二导线，并设置在所述第一导线与所述第二导线之间；以及
选择电路，其被配置为选择所述第一导线，
其中，所述第二导线包括：
在第二方向上延伸的直导线，所述第二方向与所述第一方向交叉；以及
第一弯曲导线，其通过所述直导线与所述选择电路间隔开，所述第一弯曲导线彼此平行地延伸并且具有L形状。
2.根据权利要求1所述的存储器件，还包括：
第一接触插塞，其耦接到所述直导线并在第三方向上延伸，所述第三方向垂直于所述第一方向和所述第二方向；以及
第二接触插塞，其耦接到所述第一弯曲导线并在所述第三方向上延伸，所述第二接触插塞的电阻小于所述第一接触插塞的电阻。
3.根据权利要求2所述的存储器件，其中，所述第二接触插塞中的每个在所述第二方向上的宽度大于所述第一接触插塞中的每个在所述第一方向上的宽度。
4.根据权利要求2所述的存储器件，其中，所述第二接触插塞中的每个包括第一导电材料和第二导电材料，所述第一导电材料与所述第二导电材料具有不同的电阻率。
5.根据权利要求4所述的存储器件，其中，所述第一导电材料和所述第二导电材料中的一个与所述第一接触插塞中的每个所包括的材料相同。
6.根据权利要求2所述的存储器件，
其中，所述直导线包括在所述第一方向上交替布置的第一直导线和第二直导线，
其中，所述第一接触插塞被划分为与所述第一直导线耦接的第一组以及与所述第二直导线耦接的第二组，以及
其中，所述存储单元阵列设置在所述第一接触插塞的第一组与所述第一接触插塞的第二组之间。
7.根据权利要求1所述的存储器件，
其中，所述第一弯曲导线包括第一单元线部分和第一接触线部分，所述第一接触线部分分别从所述第一单元线部分开始延伸，
其中，所述第一单元线部分在所述第二方向上延伸并且被布置成在所述第一方向上彼此间隔开，以及
其中，所述第一接触线部分在所述第一方向上延伸并且被布置成在所述第二方向上彼此间隔开。
8.根据权利要求7所述的存储器件，其中，在所述第一接触线部分的相邻两个之间的距离大于在所述第一单元线部分的相邻两个之间的距离以及在所述直导线的相邻两个之间的距离。
9.根据权利要求7所述的存储器件，还包括：
第一接触插塞，其耦接到所述直导线；以及
第二接触插塞，其耦接到所述第一接触线部分并且其电阻小于所述第一接触插塞的电阻。
10.根据权利要求1所述的存储器件，
其中，所述第二导线还包括与所述第一导线交叉的第二弯曲导线，
其中，所述第一弯曲导线在所述第一方向上设置在所述第二弯曲导线与所述直导线之间，
其中，所述第二弯曲导线包括与所述直导线平行的第二单元线部分和分别从所述第二单元线部分开始朝向所述直导线延伸的第二接触线部分，
其中，所述第二单元线部分被布置成在所述第一方向上彼此间隔开，以及
其中，所述第二接触线部分被布置成在所述第二方向上彼此间隔开。
11.根据权利要求10所述的存储器件，其中，在所述第二接触线部分的相邻两个之间的距离大于在所述第二单元线部分的相邻两个之间的距离以及在所述直导线的相邻两个之间的距离。
12.根据权利要求10所述的存储器件，还包括：
第一接触插塞，其耦接到所述直导线；以及
第二接触插塞，其耦接到所述第二接触线部分并且其电阻小于所述第一接触插塞的电阻。
13.一种存储器件，包括：
第一导线，其包括在第一方向上顺序布置的第一部分、第二部分和第三部分；
第一可变电阻存储单元，其耦接到所述第一导线的第一部分并且沿所述第一方向布置；
第二可变电阻存储单元，其耦接到所述第一导线的第二部分；
第三可变电阻存储单元，其耦接到所述第一导线的第三部分；以及
第二导线，其耦接到所述第一可变电阻存储单元、所述第二可变电阻存储单元和所述第三可变电阻存储单元并与所述第一导线交叉，
其中，所述第二导线包括：
直导线，其分别与所述第一可变电阻存储单元耦接；
第一弯曲导线，其包括第一单元线部分和第一接触线部分，所述第一单元线部分与所述第二可变电阻存储单元耦接并与所述第一导线交叉，所述第一接触线部分从所述第一单元线部分开始沿所述第一方向延伸；以及
第二弯曲导线，其包括第二单元线部分和第二接触线部分，所述第二单元线部分与所述第三可变电阻存储单元耦接并与所述第一导线交叉，所述第二接触线部分从所述第二单元线部分开始朝向所述直导线延伸。
14.根据权利要求13所述的存储器件，还包括选择电路，所述选择电路连接到所述第一导线的一端，
其中，所述第一导线的第一部分被设置成在所述第一导线的第一部分、第二部分和第三部分之中最靠近所述选择电路。
15.根据权利要求13所述的存储器件，还包括：
第一接触插塞，其分别耦接到所述直导线；以及
第二接触插塞，其分别耦接到所述第一接触线部分和所述第二接触线部分，并且其电阻小于所述第一接触插塞的电阻。
16.根据权利要求15所述的存储器件，其中，所述第二接触插塞中的每个在与所述第一方向交叉的第二方向上的宽度大于所述第一接触插塞中的每个在所述第一方向上的宽度。
17.根据权利要求15所述的存储器件，其中，所述第二接触插塞中的每个包括第一导电材料和第二导电材料，所述第一导电材料与所述第二导电材料具有不同的电阻率。
18.根据权利要求17所述的存储器件，其中，所述第一导电材料和所述第二导电材料中的一个与所述第一接触插塞中的每个所包括的材料相同。
19.根据权利要求13所述的存储器件，
其中，所述第二接触线部分从所述第二单元线部分开始朝向所述直导线延伸，以及
其中，所述第一接触线部分从所述第一单元线部分开始在与所述第二接触线部分从所述第二单元线部分开始延伸的方向相反的方向上延伸。
20.根据权利要求13所述的存储器件，其中，所述第一接触线部分与所述第二接触线部分通过所述第一导线彼此间隔开。
21.根据权利要求20所述的存储器件，其中，所述直导线包括在所述第一方向上彼此交替设置的第一直导线和第二直导线。
22.根据权利要求21所述的存储器件，还包括：
第一组接触插塞，其包括与所述第一直导线耦接的第一接触插塞以及与所述第一接触线部分耦接的第二接触插塞；以及
第二组接触插塞，其包括与所述第二直导线耦接的第三接触插塞以及与所述第二接触线部分耦接的第四接触插塞，
其中，所述第一组接触插塞和所述第二组接触插塞通过所述第一导线彼此间隔开。
23.根据权利要求22所述的存储器件，其中，所述第二接触插塞和所述第四接触插塞中的每个的电阻小于所述第一接触插塞和所述第三接触插塞中的每个的电阻。
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