KR101735187B1 - 가변 저항체, 이를 이용한 비휘발성 메모리 소자 및 이들의 제조 방법 - Google Patents

가변 저항체, 이를 이용한 비휘발성 메모리 소자 및 이들의 제조 방법 Download PDF

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Abstract

본 발명은, 가변 저항체, 이를 이용한 비휘발성 메모리 소자 및 이들의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 타이타늄(Ti)의 제 1 전극; 쇼트키 장벽층을 형성하기 위한 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이에, 산소 결핍 하프늄 산화막(HfO2 -x, 0<x<2), 상기 산소 결핍 하프늄 산화막과 상기 제 1 전극 사이의 산소 결핍 타이타늄 산화막(TiOx), 및 상기 산소 결핍 하프늄 산화막과 상기 제 2 전극 사이의 화학양론적 탄탈륨 산화막(Ta2O5)을 갖는 적층 구조를 포함하는 가변 저항체가 제공될 수 있다.

Description

가변 저항체, 이를 이용한 비휘발성 메모리 소자 및 이들의 제조 방법{Variable resistor, non-volatile memory device using the same, and method of fabricating thereof}
본 발명은 반도체 메모리 기술에 관한 것으로서, 더욱 상세하게는, 가변 저항체, 이를 이용한 비휘발성 메모리 소자 및 이들의 제조 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍 가능한 비휘발성 메모리 소자로서 낸드(NAND) 플래시 메모리가 대표적이며 멀티레벨 셀(MLC) 구현을 통해 집적도가 향상되고 있지만 스케일링의 한계에 도달함에 따라, 이를 대체할 수 있는 비휘발성 메모리 소자로서 가역적으로 저항 값이 변할 수 있는 가변 저항체를 이용한 저항성 메모리 소자(ReRAM)가 주목을 받고 있다. 상기 가변 저항체의 저항 값이라는 물리적 특성을 그 자체로 데이터 상태로서 이용할 수 있고 저전력 구동이 가능하므로 셀 구성이 단순화된 저전력 메모리 소자를 구현할 수 있다.
상기 저항성 메모리 소자는 일반적으로 저전력으로 가역적 저항 변화를 얻기 위해서는 포밍(forming) 과정을 필요로 하며, 로우와 하이의 2 개의 저항 값 레벨을 가지는 것이 일반적이다. 만약, 상기 저항성 메모리 소자가 포밍 과정을 필요로 하지 않고, MLC 낸드 플래시와 같이 3 개 이상의 복수의 저항 값 레벨을 가지며, 크로스 바 어레이 구조의 구현을 위해 자기 정류 특성을 갖는다면 저항성 메모리 소자는 MLC 낸드 플래시를 대체할 수 있을 것이다.
본 발명이 이루고자 하는 기술적 과제는, 3 개 이상의 복수의 저항 값을 갖고 포밍 과정이 필요하지 않으며 복잡한 주변 회로를 필요로 하지 않으면서 간단한 구조에서 자기 정류 특성과 저전력 구동이 가능한 신뢰성 있는 가변 저항체를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 가변 저항체를 이용한 비휘발성 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 전술한 이점을 갖는 가변 저항체의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항체는, 산화 가능한 반응성 제 1 전극; 쇼트키 장벽층을 형성하기 위한 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이에, 산소 결핍 하프늄 산화막(HfO2 -x, 0<x<2), 상기 산소 결핍 하프늄 산화막과 상기 제 1 전극 사이의 산소 결핍 제 1 전극의 산화막, 및 상기 산소 결핍 하프늄 산화막과 상기 제 2 전극 사이의 화학양론적 탄탈륨 산화막(Ta2O5)을 갖는 적층 구조를 포함한다.
상기 제 1 전극은 타이타늄을 포함하며, 제 2 전극은, 이리듐(Ir), 팔라듐(Pd), 백금(Pt), 금(Au), 루테늄(Ru) 또는 이들의 합금을 포함할 수 있다. 또한, 상기 제 1 전극은 상부 전극이며, 상기 제 2 전극은 하부 전극일 수 있다.
일 실시에에서, 상기 하프늄 산화막은 단사정계 결정 구조를 가지며, 상기 탄탈륨 산화막은 비정질 구조를 가질 수 있다. 상기 제 1 전극에 대한 상기 제 2 전극의 전위가 더 높은 바이어스가 인가되는 동안 저항성 스위칭이 일어나고 상기 제 1 전극에 대한 상기 제 2 전극의 전위가 낮으면 소정 전압차이까지는 전류가 흐르지 않을 수 있다. 상기 저항성 스위칭은 상기 하프늄 산화막 내에 형성된 트랩 센터들에서 전하의 트래핑 및 디트랩핑에 의해 조절된다. 상기 전하의 트래핑은 셋 상태에 할당되고 상기 전하의 디트래핑은 리셋 상태에 할당되어 정보의 가역적 저장이 가능하다.
또한, 상기 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따르면, 전술한 가변 저항체를 정보 저장 요소로 포함하는 메모리 셀들의 어레이를 갖는 비휘발성 메모리 소자가 제공된다. 일 실시예에서, 상기 메모리 셀들의 어레이는 크로스 포인트 구조를 갖는다. 또한, 상기 메모리 셀은 상기 가변 저항체와 병렬 연결되는 외부 저항을 더 포함할 수도 있다.
또한, 상기 또 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항체의 제조 방법은, 산화 가능한 반응성 금속의 제 1 전극을 형성하는 단계; 상기 제 1 전극 상에 하프늄 산화막을 형성하는 단계; 및 상기 하프늄 산화막 상에 탄탈륨 산화막을 형성하는 단계를 포함하며, 상기 하프늄 산화막을 형성하는 단계 또는 상기 탄탈륨 산화막을 형성하는 단계에서, 상기 제 1 전극이 부분 산화되어 상기 제 1 전극과 상기 하프늄 산화막 사이에 산소 결핍 제 1 전극의 산화막이 형성되고 상기 하프늄 산화막이 산소 결핍 하프늄 산화막으로 변환된다.
일 실시예에서, 상기 하프늄 산화막은 자기 제한적 프로세스 증착법에 의해 형성되고, 상기 탄탈륨 산화막은 하지의 상기 하프늄 산화막에 산소 공공을 유도하기 위한 결함 유도 자기 제한적 프로세스 증착법에 의해 형성될 수 있다. 상기 자기 제한적 프로세스 증착법은 열적 원자층 증착법이고, 상기 결합 유도 자기 제한적 프로세스 증착법은 플라즈마 강화 원자층 증착법일 수 있다.
상기 하프늄 산화막은 단사정계 결정 구조를 가지며, 상기 탄탈륨 산화막은 비정질 구조를 갖는다.
본 발명의 실시예에 따르면, 산화 가능한 반응성 제 1 전극, 쇼트키 장벽층을 형성하기 위한 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이에, 산소 결핍 하프늄 산화막(HfO2 -x, 0<x<2), 상기 산소 결핍 하프늄 산화막과 상기 제 1 전극 사이의 산소 결핍된 제 1 전극의 산화막, 및 상기 산소 결핍 하프늄 산화막과 상기 제 2 전극 사이의 화학양론적 탄탈륨 산화막(Ta2O5)을 갖는 적층 구조에 의해, 3 개 이상의 복수의 저항 값들(예를 들면, 8 개의 상태들)을 갖고 포밍 과정이 필요하지 않으며 복잡한 주변 회로를 필요로 하지 않으면서 간단한 구조에서 자기 정류 특성과 저전력 구동이 가능한 신뢰성 있는 가변 저항체 및 이를 포함하는 비휘발성 메모리 소자가 제공될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 하프늄 산화막을 형성하는 단계 또는 상기 탄탈륨 산화막을 형성하는 단계에서, 상기 제 1 전극이 부분 산화되어 상기 제 1 전극과 상기 하프늄 산화막 사이에 산소 결핍 제 1 전극의 산화막이 형성되고 상기 하프늄 산화막이 산소 결핍 하프늄 산화막으로 변환시키는 단계를 통하여, 상기 제 1 전극과 제 2 전극 사이에 다층 구조를 형성하여, 전술한 이점을 갖는 가변 저항체의 신뢰성있는 제조 방법이 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 크로스 포인트 어레이를 갖는 비휘발성 메모리 소자의 사시도이며, 도 1b는 본 발명의 일 실시예에 따른 가변 저항체의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항체의 제조 방법을 설명하기 위한 순서도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 가변 저항체의 전기적 특성을 나타내는 그래프들이다.
도 4a는 본 발명의 일 실시예에 따른 메모리 셀의 등가회로도이며, 도 4b는 10 MΩ의 외부 저항 RExt 을 갖는 메모리 셀의 저항 값의 분포를 나타내는 그래프이다.
도 5는 본 발명의 실시예에 따른 가변 저항체가 125 ℃ 내지 200 ℃의 범위의 서로 다른 온도들에서 갖는 온 전류 및 오프 전류를 나타내는 그래프이다.
도 6a는 본 발명의 일 실시예에 따른 가변 저항체의 전극 면적이 105 μm2 에서 4 μm2 로 감소됨에 따른 온 상태(1 μA의 Icc를 사용) 및 오프 상태의 전류 변화를 나타내며, 도 6b는 다른 온도에서 측정된 온, 오프 또는 역방향 바이어스 상태의 I-V 특성을 나타내는 그래프이다.
도 7a는 본 발명의 실시예에 따른 가변 저항체의 투과 전자 현미경 이미지이며, 도 7b는 백금 전극/탄탈륨 산화막(Ta2O5, 10 nm)/하프늄 산화막(HfOx, 10 nm)의 오제이 전자 현미경 (AES) 이미지이다.
도 8a는 탄탈륨 산화막(Ta2O5)/하프늄 산화막(HfO2; 10nm)/Ti 전극 구조에서의 하프늄(Hf) 4f/탄탈륨(Ta) 4f 코어 레벨의 XPS 깊이 프로파일 데이터를 도시하며, 도 8b는 도 5a의 그래프에서 하프늄 4f 코어 레벨의 확대된 이미지를 나타낸다.
도 9는 본 발명의 일 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템을 도시하는 블록도이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드를 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 크로스 포인트 어레이를 갖는 비휘발성 메모리 소자(200)의 사시도이며, 도 1b는 본 발명의 일 실시예에 따른가변 저항체(MC)의 단면도이다.
도 1a를 참조하면, 비휘발성 메모리 소자(200)는 복수의 행들과 열들로 배열된 메모리 셀들(MC)의 어레이를 포함할 수 있다. 일 세트의 도전성 전극들(여기서는 워드 라인들이라 함; WL1-WL4)이 메모리 셀들(MC)의 어레이의 일 단부 상으로 연장된다. 각 워드 라인은 해당 행(row)의 메모리 셀들(MC)과 전기적으로 연결될 수 있다. 다른 세트의 도전성 전극들(여기서는 비트 라인들이라 함; BL1-BL5)이 메모리 셀들(MC)의 어레이의 타 단부 상으로 연장될 수 있다. 각 비트 라인은 해당 열(column)의 메모리 셀들(MC)과 전기적으로 연결될 수 있다.
비휘발성 메모리 소자(200)에서, 각 메모리 셀(MC)은 하나의 워드 라인과 하나의 비트 라인의 교차점에 배치된다. 특정 메모리 셀(선택된 메모리 셀이라 함)의 읽기 및 쓰기 동작은, 선택된 메모리 셀과 결합된 워드 라인과 비트 라인을 활성화시키는 것에 의해 수행될 수 있다.
비휘발성 메모리 소자(200)는 각각의 워드 라인을 통해 메모리 셀들(MC)에 결합되고 선택된 메모리 셀의 읽기 또는 기록을 위해 선택된 워드 라인을 활성화시키는 워드 라인 제어 회로(미도시)을 더 포함할 수 있다. 일 실시예에서, 상기 워드 라인 제어 회로는 워드 라인들 중 특정 워드 라인을 선택하기 워한 멀티플렉서(multiplexer, 미도시)를 포함할 수 있다.
비휘발성 메모리 소자(200)는 각각의 비트 라인들(BL1- BL5)을 통해 메모리 셀들(MC)에 결합되는 비트 라인 제어 회로(미도시)를 더 포함할 수 있다. 일 실시예에서, 상기 비트 라인 제어 회로는 디멀티플렉서, 감지 회로, 입력/출력 (I/O) 패드를 포함할 수 있다. 상기 디멀티플렉서는 선택된 메모리 셀의 비트 라인의 상기 감지 회로에 선택적으로 결합시키도록 구성될 수 있다.
상기 워드 라인 제어 회로와 상기 비트 라인 제어 회로는 선택된 메모리 셀에 결합된 해당 워드 라인과 비트 라인을 활성화시켜 개별적으로 메모리 셀들에 액세스할 수 있다. 기록 동작 동안 워드 라인 제어 회로는 선택된 워드 라인에 소정 전압을 인가함으로써 선택된 메모리 셀에 정보를 기록한다. 상기 디멀티플렉서는, 예를 들면, 선택된 메모리 셀을 접지시킴으로써 선택된 메모리 셀을 활성화시킬 수 있다. 이 경우, 선택된 메모리 셀로 메모리 셀의 특성에 영향을 미치는 전류가 흐르면서 논리 값을 기록한다.
각각의 메모리 셀들은 가변 저항체(도 1b의 RE)를 포함하며, 가변 저항체(RE)의 저항 값의 변화에 의해 이들 논리값이 저장될 수 있으며, 저항 값의 수에 따라 멀티 비트의 논리 값 저장이 가능하다. 상기 저항 값의 변화는 후속하는 읽기 동작을 통해 검출된다.
읽기 동작 동안, 상기 워드 라인 제어 회로는 선택된 워드 라인에 소정 전압을 인가하고 상기 디멀티플렉서는 선택된 비트 라인을 감지 회로에 결합시킨다. 감지 회로에 의해 검출된 전류의 크기로 선택된 메모리 셀의 로직 값을 검출하고, 그 결과 값은 I/O 패드로 전송될 수 있다.
선택된 메모리 셀의 프로그램 또는 읽기를 위해 메모리 셀을 가로지르는 전압 펄스의 폭 그리고/또는 크기는 조절되고, 그에 따라 선택된 메모리 셀의 저항 값이 조절됨으로써 특정 논리 상태가 기록 또는 독출될 수 있다. 읽기 동작은 선택된 다른 메모리 셀에 인접하는 메모리 셀들에 의해 발생하는 누설 전류에 영향을 받을 수 있기 때문에, 일 실시예에서, 각 메모리 셀들은 가변 저항체에 직렬 연결되는 역방향 다이오드를 더 포함할 수 있다. 상기 역방향 다이오드는 메모리 셀과 워드 라인 사이 또는 메모리 셀과 비트 라인 사이에 결합될 수 있다. 이러한 역방향 다이오드는 선택된 메모리 셀과 인접하는 비선택된 메모리 셀들을 고립시키는 선택 소자로서 역할을 할 수 있다.
상기 역방향 다이오드는 제너 다이오드일 수 있다. 상기 역방향 다이오드의 문턱 전압 Vth은 기록 전압보다 작은 값을 가질 수 있다. 이 경우, 선택된 메모리 셀에 기록하는 동안은 역방향 다이오드와 메모리 셀은 전류를 흐르게 되고, 인접하는 메모리 셀들에 인가되는 전압에 의해서는 역방향으로 흐르는 전류가 차단된다. 읽기 전압의 크기는 역방향 다이오드의 문턱 전압 Vth 보다 작을 수 있다. 예를 들면, 읽기 전압의 크기는 역방향 다이오드의 문턱 전압 Vth 의 절반일 수 있다. 그러나, 크로스 포인트 구조에서 메모리 셀을 선택하는 것은 하프 셀렉트 방식(half selection method)에 의해 수행될 수 있으며, 본 발명이 이러한 예에 한정되는 것은 아니다.
일 실시예에서, 이러한 역방향 다이오드가 갖는 정류 특성은 가변 저항체가 셀프 정류 특성을 갖는 경우 가변 저항체 자체에서 구현될 수 있으며, 이 경우, 상기 역방향 다이오드가 생략됨으로써 반도체 메모리 소자의 구성 및 제조는 더욱 단순화될 수 있다. 전술한 실시예에 따른 비휘발성 메모리 소자는 한 층의 메모리 셀 어레이를 갖고 있지만, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 2 이상의 메모리 셀 어레이들이 적층되어 집적화될 수 있다. 또한, 도 1a에서는 반도체 기판에 대해 수평 방향으로 확장된 메모리 셀 어레이를 예시하고 있지만, 반도체 기판에 대해 수직 방향으로 확장된 3차원 메모리 셀 어레이를 가질 수도 있다.
도 1b를 참조하면, 가변 저항체는, 제 1 전극(EL1) 및 제 2 전극(EL2)을 포함할 수 있다. 제 1 전극(EL1)은 산화 가능한 반응성 금속일 수 있다. 예를 들면, 제 1 전극(EL1)은 타이타늄(Ti)의 전극일 수 있다. 제 2 전극(EL2)은 쇼트키 장벽층을 형성하도록 일함수가 5 eV 이상인 금속이며, 바람직하게는 비반응성 귀금속일 수 있다. 예를 들면, 제 2 전극(EL)은 이리듐(Ir), 팔라듐(Pd), 백금(Pt), 금(Au), 루테늄(Ru) 또는 이들의 합금을 포함할 수 있다. 일 실시예에서, 제 1 전극(EL1)은 하부 전극이고 제 2 전극(EL2)은 상부 전극일 수 있다. 또한, 제 1 전극(EL1) 및 제 2 전극(EL2)은 워드 라인 또는 비트 라인에 각각 전기적으로 결합될 수 있으며, 제 1 전극(EL1) 및 제 2 전극(EL2)은 워드 라인 또는 비트 라인과 일체화될 수도 있다.
가변 저항체(RE)는, 제 1 전극(EL1)과 제 2 전극(EL2) 사이에, 산소 결핍 하프늄 산화막(HfO2 -x, 110), 산소 결핍 하프늄 산화막(110)과 제 1 전극(EL1) 사이의 산소 결핍 타이타늄 산화막(TiOx, 120), 및 산소 결핍 하프늄 산화막(110)과 제 2 전극(EL2) 사이의 화학양론적 탄탈륨 산화막(Ta2O5, 130)를 갖는 적층 구조를 포함할 수 있다. 상기 x는 0 < x < 2를 만족하는 여하의 수이다.
도시된 실시예는, 수직 방향으로 적층된 가변 저항체(RE)에 관한 것이지만, 3 차원 수직형 비휘발성 메모리 소자에서, 가변 저항체(RE)는 수평 방향으로 적층될 수도 있으며, 이 경우, 각 층들은 동심환 형태로 적층될 수도 있다.
가변 저항체(RE)는 후술하는 바와 같이 전자적 저항 스위칭 기구를 갖는다. 전자적 저항 스위칭 기구는 전자의 트랩/디트랩 기구에 의해 스위칭이 발생하기 때문에, 결함에 의해 발생하는 이온성 저항 스위칭 기구에 비해 전력 소모량 및 신뢰성 측면에서 더 바람직하다. 또한, 가변 저항체(RE)에서, 트랩/디트랩된 전하의 양에 의해 저항 값이 조절될 수 있기 때문에, 가변 저항체(RE)를 포함하는 메모리 셀(MC)의 프로그램 또는 소거는 일반적인 증분형 스텝 펄스 프로그램(incremental step pulse programming; ISPP) 기술을 이용하여 수행될 수 있다.
또한, 가변 저항체(RE)는 균일성을 갖는 8 개의 저항 값을 가질 수 있다. 가변 저항체(RE)에서는, 셀프 정류 특성과 포밍 과정 없이도 가역적인 저항 값의 변화가 가능한 것이 확인되었다.
도 2는 본 발명의 일 실시예에 따른 가변 저항체의 제조 방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 기판 상에 타이타늄을 포함하는 제 1 전극을 형성한다(S10). 상기 제 1 전극을 형성하는 것은 물리적 또는 화학적 증착 방법에 따른 금속 박막 형성 공정이 적용될 수 있다. 상기 제 1 전극 상에 하프늄 산화막이 형성된다(S20). 이후, 상기 하프늄 산화막 상에 탄탈늄 산화막이 형성된다(S30).
일 실시예에서, 상기 하프늄 산화막을 형성하는 단계(S20)에서 하프늄 산화막이 형성되면서 제 1 전극의 노출된 상부 표면으로부터 소정 깊이까지 부분 산화되어 제 1 전극과 하프늄 산화막 상에 산소 결핍 타이타늄 산화막(TiOx)이 형성될 수 있다. 이 때, 생성된 하프늄 산화막은 산소 겹핍 하프늄 산화막(HfO2-x)로 변환된다(S25). 이러한 산소 결핍 타이타늄 산화막의 형성과 산소 결핍 하프늄 산화막으로의 변환은 상기 하프늄 산화막을 증착하는 동안 또는 상기 하프늄 산화막을 형성하는 이후에 열처리 공정을 통해 형성될 수 있다.
다른 실시예에서, 상기 탄탈륨 산화막을 형성하는 단계(S30)에서 하지의 하프늄 산화막에 결함을 초래하여 제 1 전극의 노출된 상부 표면이 소정 깊이까지 부분 산화되어 제 1 전극과 하프늄 산화막 상에 산소 결핍 타이타늄 산화막(TiOx)이 형성되고, 상기 하프늄 산화막은 산소 겹핍 하프늄 산화막(HfO2 -x)으로 변환될 수도 있다(S25). 이러한 산소 결핍 타이타늄 산화막의 형성과 산소 결핍 하프늄 산화막으로의 변환은 상기 탄탈륨 산화막을 증착하는 동안 또는 상기 탄탈륨 산화막을 형성하는 이후에 열처리 공정을 통해 형성될 수도 있다.
상기 하프늄 산화막의 형성은 하지에 타이타늄 산화막을 형성하기 위해 화학양론적인 자기 제한적 프로세스 증착법에 의해 형성될 수 있다. 타이타늄 산화막과 하프늄 산화막의 산소 결핍 정도는 하프늄 산화막(HfO2)을 구성하는 산소가 그대로 타이타늄 산화막을 형성하는데 소모되는 것이어서 산소 결핍 하프늄 산화막(HfO2 -x)과 타이타늄 산화막(TiOx)의 충 산소량은 자기 제한적 프로세스로 증착된 하프늄 산화막(HfO2)의 산소 농도와 동등할 수 있다.
일 실시예에서, 이러한 산소 결핍 하프늄 산화막과 산소 결핍 타이타늄 산화막의 형성은 탄탈륨 산화막의 증착 중에 형성될 수 있다. 이를 위해, 탄탈륨 산화막의 증착은 하지 층에 결함 유도가 가능한 플라즈마 강화 원자층 증착과 같은 결합 유도 자기 제한적 프로세스 증착법에 의해 형성될 수 있다.
이후, 상기 탄탈륨 산화막 상에 백금과 같은 쇼트키 장벽층을 형성하기 위한 제 2 전극을 형성할 수 있다(S40). 상기 제 2 전극은 스퍼터링이나 화학기상증착법을 통해 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 가변 저항체의 전기적 특성을 나타내는 그래프들이다. 도 3a는 전류-전압 특성을 나타내고, 도 3b는 자기 정류 특성을 나타내고, 도 3c는 멀티 비트 구현을 위한 저항 값 레벨들을 나타내며, 도 3d 및 도 3e는 다른 크기의 Icc로 스윕한 경우 얻어지는 8 개의 온 상태의 저항 레벨의 분포를 도시한다. 가변 저항체의 크기는 4 ㎛2 의 크기를 가지며, 탄탈륨 산화막(Ta2O5)은 플라즈마 강화 원자층 증착에 의해 형성되고 산소 결핍 하프늄 산화막(HfO2-x)은 열적 원자층 증착법에 의해 형성되었다.
산소 결핍 하프늄 산화막의 결함은 탄탈륨 산화막을 형성하기 위한 플라즈마 강화 원자층 증착 중에 형성되며, 산소 결핍 하프늄 산화막은 지배적으로 단사정계 결정 구조를 갖는다. 탄탈륨 산화막(Ta2O5)은 비정질 구조를 갖는다. 탄탈륨 산화막(Ta2O5)과 산소 결핍 하프늄 산화막(HfO2 -x)의 두께는 각각 약 10 nm이다. 산소 결핍 타이타늄 산화막의 두께는 약 5 nm 이다. 이들 막들의 두께는 예시적일 뿐 본 발명이 이에 의해 제한되는 것은 아니며, 후술하는 자기 정류 특성과 저항 값의 변화를 위해 이들 두께는 본 발명의 가르침 내에서 조절될 수 있을 것이다.
도 3a를 참조하면, 가변 저항체에 대한 저항성 스위칭을 확인하기 위한 I-V 스윕은 상부 전극에 양의 바이어스를 인가하고 하부 전극은 접지시킨 상태에서 수행되었다. 자기 저항체는 초기에는 오프 상태에 있고, 10-12 A 정도의 낮은 누설 전류를 갖는다. 이러한 누설 전류는 산소 결핍 하프늄 산화막(HfO2 -x)의 초기의 빈 전하 트랩의 존재에 기인할 수 있다.
가변 저항체에 인가되는 전압이 8V까지 증가되는 동안, 전류값은 약 4V에서 갑자기 증가하며, 이것은 산소 결핍 하프늄 산화막(Hf2 -x)의 트랩이 모두 채워졌기 때문일 수 있으며, 이 때, 가변 저항체는 약 1 내지 2 μm의 최대 전류 값을 갖는 온-스테이트(셋 스위칭 상태에 대응될 수 있음)에 있게 된다. 어떠한 컴플라이언스 전류(Icc)의 안정화(settlement)도 관찰되지 않으며, 이로써 가변 저항체가 자가 컴플라이언스(self-compliance) 거동을 가짐이 확인될 수 있다. 이러한 자가 컴플라이언스 거동은 탄탈륨 산화막(Ta2O5)의 직렬 저항 효과에 기인할 수 있다. 또한, 백금을 포함하는 제 2 전극과 탄탈륨 산화막 사이의 계면에서의 쇼트키 장벽의 높이는 전하의 전달에 미치는 영향이 작다. 이것은, 탄탈륨 산화막의 전도 대역보다 하프늄 산화막의 전도 대역이 더 높기 때문에, 타이타늄의 제 1 전극으로부터 하프늄 산화막의 전도 대역으로 주입된 전자가 상기 쇼트키 장벽에 영향을 덜 받고 오히려 직렬 저항으로서 역할하는 탄탈륨 산화막(Ta2O5) 내에서의 전하 스캐터링 효과에 영향을 받기 때문이다.
산소 결핍 하프늄 산화막 내의 트랩 센터들은 이미 이전에 주입된 전자들에 의해 채워져 있기 때문에, 전자가 더 주입되는 경우, 전자는 전도 대역을 통해 흐르고, 하프늄 산화막 내에 트랩된 전하가 유지되는 한 온 상태가 유지될 수 있다. 바이어스가 감소되면, 전류는 2 V 까지는 높은 레벨(~ 1 μA)을 유지하다가 1 V 이하에서는 급감된다(곡선 2 참조). 바이어스가 역전되어 음의 바이어스가 인가되면, 백금 전극과 탄탈륨 산화막 사이의 계면의 쇼트키 장벽층에 의해 누설 전류가 차단되고 - 4V 까지의 영역까지는 전류가 흐르지 않는다(곡선 3 참조). - 4 V에서 4 V까지의 바이어스 전압이 증가되면, 낮은 값 (약 10-12 A)의 전류가 유지되며, 이는 가변 저항체가 오프 상태(리셋 과정)에 있다는 것을 나타낸다(곡선 4 참조). 이후, 바이스 전압이 + 8 V까지 증가하면 I-V 특성은 곡선 1을 정확히 따른다(곡선 5).
도 3a의 I-V 결과로부터 본 발명의 실시예에 따른 가변 저항체는 포밍이 필요없는 양극성 저항 스위칭(electroforming free bipolar resistive switching) 특성을 나타냄을 알 수 있다. 또한, 화학양론적 조성을 갖는 탄탈륨 산화막은 높은 일함수를 갖는 백금을 포함하는 제 2 전극과 접촉하여 쇼트키 장벽층에 의한 높은 자기 정류 특성을 확보하고, 산소 결핍 하프늄 산화막(HfO2 -x)/산소 결핍 타이타늄 산화막((TiOx)/Ti 전극(제 1 전극)의 계면은 음의 바이어스가 인가되었을 때 준오믹(Quasi-ohmic) 특성을 가지면서 향상된 전하 주입 인터페이스를 제공함으로써 통상의 이온성 저항 스위칭 기구에 비해 더욱 간단한 저항 스위치 기구를 제공할 수 있다.
도 3b를 참조하면, 가변 저항체의 온/오프 비율 및 정류 비(F/R 비)가 도시되어 있으며, 이는 도 3a의 I-V 곡선들로부터 얻어질 수 있다. 전류들은 2.5 V 읽어질 수 있으며, 이는 Icc를 바꿈으로써 얻어지는 온-전류 대비 크기에 있어 104 정도의 차이가 난다. 실제로, 적색 점선으로 표시한 것과 같이, 각 Icc 에서 읽기 전류는 Icc에 가깝다.
도 3c를 참조하면, 2.5V에서 다양한 온 상태 및 오프-상태의 저항 값의 분포가 얻어진다. 이들 분포는 각 Icc 값에서 60 회의 스윕으로부터 얻어진 결과이다. 상대적으로 큰 값의 Icc 에 의해 유도되는 온-상태들의 저항 값과 오프 상태의 저항 값의 분포는 좁은 편이며, 이는 다양한 저항 상태들이 높은 균일성을 갖는 것을 의미한다. 오프 전류의 외삽으로부터 오프-상태의 실제 저항 값은 1014 내지 1015 Ω의 범위 내일 것으로 평가된다. 더 작은 Icc 값들에서 온-상태들의 분포는 약간 열화될 수 있으며, 이는 전체 캐리어 트랩 수가 감소될 때, 전하 트랩핑의 더 큰 통계적 산포에서 비롯될 수 있다.
도 3d를 참조하면, 0.1 내지 10 μA의 좁은 범위의 Icc 값으로 스윕을 하여 도 3c에 도시된 것과 유사한 결과를 얻었다. 도 3e를 참조하면 0.5 μA 내지 10 μA의 범위의 Icc 전류로 스윕한 하여 저항 값의 산포를 얻었다. 8 번째의 저항 값은 나머지 7 개의 저항 값과 차이가 커서 일반적인 감지 증폭기(sense amplifier)로는 7 개의 저항 값을 단일한 상태로 파악할 가능성이 크다. 일반적 감지 증폭기에서 8 개의 상태를 모두 이용하기 위해서는 회로 변경이 요구될 수 있다. 이에 관하여는 도 4a를 참조하여 후술하도록 한다.
도 4a는 본 발명의 일 실시예에 따른 메모리 셀의 등가회로도이며, 도 4b는 10 MΩ의 외부 저항 RExt 을 갖는 메모리 셀의 저항 값의 분포를 나타내는 그래프이다. 도 4b의 내부에 삽입된 그래프는 RMemory와 RTot의 분포의 표준편차를 나타낸다.
도 4a를 참조하면, 도 3e에서와 같이 가변 저항체의 8 개의 저항 값의 센싱 감도를 높혀 서로 구별하기 위해서, 본 발명의 일 실시예에 따르면 메모리 셀의 어레이에 병렬 연결된 외부 저항 (RExt)을 더 포함할 수 있다. 외부 저항의 값은 식 1에 의해 결정되는 메모리 셀 전체의 저항 값 Rtot에 따라 선택될 수 있다.
[식 1]
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여기서, RTot는 메모리 셀 전체의 저항 값이고, RMemory는 가변 저항체의 저항 값이며, RExt는 가변 저항체에 병렬 연결된 외부 저항의 저항 값이다. 비트 라인의 일단 또는 감지 증폭기의 입력 단에 제공되어 메모리 셀들 전체의 어레이와 공유될 수도 있다. 비선택된 셀들을 통한 누설 전류는 메모리 셀의 높은 F/R 비율에 의해 무시될 수 있으며, 선택된 셀의 저항 상태가 RTot가 될 수 있다.
도 4b를 참조하면, RMemory는, Icc < 0.5 μA일 때, 0.1까지의 큰 표준분산을 가지며, RExt의 적용으로 RMemory의 표준 분산은 감소된다. 본 발명의 실시예에 따른 회로 구성에서, 모든 저항 상태들의 표준 분포는 0.02 미만으로 유지될 수 있다. 또한, 이렇게 좁은 저항 값들의 범위 내에서도, 8 개의 상태들은 서로 중첩되지 않고 명확하게 구별될 수 있다.
도 5는 본 발명의 실시예에 따른 가변 저항체가 125 ℃ 내지 200 ℃의 범위의 서로 다른 온도들에서 갖는 온 전류 및 오프 전류를 나타내는 그래프이다.
도 5를 참조하면, 오프 상태에서의 데이터 리텐션은 200 ℃에서 측정되었으며, 104 초동안 전류의 변화가 없다. 그러나, 시간이 경과하면서 전류는 급격하게 감소되며, 이는 하프늄 산화막 내의 트랩 센터로부터 전하의 디트랩핑이 열적으로 유도되었기 때문이다.
상온에서의 데이터 리텐션과 디트래핑의 활성화 에너지를 평가히기 위하여, 각 온도에서 전류가 급격하게 감소되는데 소요되는 시간을 리텐션 시간으로 고려하였으며, 아레니우스(Arrhenius) 그래프를 얻었다(삽입된 그래프 참조). 리텐션 특성과 관련된 디트래핑을 위한 활성화 에너지는 0.7 eV이다. 상기 활성화 에너지의 값은 산소 결핍 하프늄 산화막(HfO2-x)의 평가된 트랩 깊이와 일치하며, 이로써 본 발명의 실시예에 따른 저항성 스위칭 기구는 타이타늄을 포함하는 제 1 전극으로부터 주입된 전하의 트랩/디트랩과 관련된 것을 알 수 있다. 일 실시예에서, 가변 저항체 내에 TiO2 또는 SiNx와 같은 낮은 밴드 갭 산화막을 추가 적층하여 추가적인 트랩 센터들을 제공함으로써 리텐션 성능을 더욱 향상시킬 수도 있다.
도 6a는 본 발명의 일 실시예에 따른 가변 저항체의 전극 면적이 105 μm2 에서 4 μm2 로 감소됨에 따른 온 상태(1 μA의 Icc를 사용) 및 오프 상태의 전류 변화를 나타내며, 도 6b는 다른 온도에서 측정된 온, 오프 또는 역방향 바이어스 상태의 I-V 특성을 나타내는 그래프이다. 가변 저항체의 저항성 스위칭 기구를 파악하기 위하여, 오프-상태, 모스트 온-상태, 및 리버스 바이어스 상태(즉, 제 2 전극에 음의 바이어스를 인가함)에 대한 전류 전도 기구(conduction mechanism)이 관찰되었다.
도 6a를 참조하면, 1 μA의 Icc로 평가된 온-상태의 전류 번화는 전체 전극 크기의 변화에 대하여 의존성을 갖지 않으며, 이것은 전하가 대부분 주입되는 국지적 영역을 존재함을 나타낸다. 또한, 전기적 포밍을 필요로 하지 않는 거동은 이러한 도전성 경로가 소자의 제조 공정동안 유도되어야만 하고 적층된 산화막과 타이타늄 전극 사이의 불규칙한 계면에 의해 발생되는 것이 바람직하다. 오프 상태의 전류 변화는 전체 전극 크기의 변화에 대하여 105 μm2으로부터 103 μm2까지 면적 의존성을 갖는다. 또한, 전극 면적에 의존하는 경향성을 4 μm2까지 외삽하면 음의 바이어스 상태에서 역방향 누설 전류뿐만 아니라 오프-전류가 10-14 내지 10-15 A가 되는 것으로 평가된다. 이러한 오프 상태의 전류 변화는 오프 전류가 전체 전극 면적 에 걸쳐 균일하게 흐르다가 후에 전극 면적에 의존하지 않게 되는 것을 나타낸다. 이로부터, 도 4b에 도시된 F/R 비는 실질적으로 106보다 큰 것을 알 수 있다. 또한, 도 6a에서, 전극 면적에 독립적인 온-전류는 1, 10 및 10 nA의 경우이다.
도 6b를 참조하면, 오프-상태의 I-V 곡선은 -4V까지 스위핑을 통해 측정되었다. 모든 상태들에서 전류 전도는 열적 활성화 기구를 따름을 알 수 있다. 양의 바이어스 영역에서는, 오프 상태에서, 전류가 낮은 전압 영역(LVR < 3 V)에서 호핑 트랩 사이트들(hopping trap sites)을 통해 흐른다. 전압이 증가될수록 하프늄 산화막의 전도 대역에서의 전하 밀도는 증가하고, 전류는 전도 대역에서 흐르고 0.75 eV의 트랩 깊이를 갖는 트랩의 풍부한 존재는 고전압 영역(HVR > 3)에서 P-F(Poole-Frenkel Emission) 전도 기구를 유도할 수 있다.
충분히 높은 양의 전압에서 전하 주입이 충분히 이루어지는 경우, 하프늄 산화막 내의 트랩들은 모두 전자로 채워지고, 가변 저항체는 온-상태가 될 것이다. 온-상태에서, 하프늄 산화막을 통한 전하 전달은 원활히 일어날 것이며, 탄탈륨 산화막 내의 트랩 사이트들을 통한 홉핑 전도가 전류 전도를 지배할 것이다. 전극 면적에 대한 비의존적인 전도 특성은 전류가 공간적으로 국지화된 영역, 예를 들면, 하프늄 산화막 내의 전하 트랩핑 사이트를 통해서 흐르는 것을 의미한다. 음의 바이어스 영역에서, 전체 누설 전류는 백금과 탄탈륨 산화막에 의한 쇼트키 장벽에 의해 양호하게 억제될 수 있으며, 이는 본 발명의 실시예에 따른 가변 저항체가 자기 정류 특성을 갖는 기초가 된다.
백금 전극이 충분히 음으로 바이어스될 때(< 약 4V), 하프늄 산화막 내에 트랩된 전자는 디트랩되고 백금 전극으로부터 주입된 전하는 억제될 것이다. 이러한 동작은 가변 저항체가 오프-상태로 되돌린다. 따라서, 본 발명의 실시예에 따른 가변 저항체는 전하 트랩형 플래시 메모리 셀에서 전하가 트래핑 및 디드랩핑하고 전하 트랩층과 실리콘 채널 사이의 전하 전달이 터널링 절연막을 통해 일어나고 블로킹 절연막에 의해 전하 트랩층과 제어 게이트 사이의 전하 이동이 엄격하게 제한되는 플래시 메모리와 다소 유사한 거동을 보인다. 또한, 가변 저항체에서, 하프늄 산화막은 터널링 절연막의 역할과 전하 트랩층 역할을 하는 것으로 여겨지며, 백금 전극과 탄탈륨 산화막의 계면은 음의 바이어스에서 블로킹 절연막과 같은 역할을 하는 것으로 보인다.
도 7a는 본 발명의 실시예에 따른 가변 저항체의 투과 전자 현미경 이미지이며, 도 7b는 백금 전극/탄탈륨 산화막(Ta2O5, 10 nm)/하프늄 산화막(HfOx, 10 nm)의 오제이 전자 현미경 (AES) 이미지이다.
도 7a 및 도 7b를 참조하면, 탄탈륨 산화막(Ta2O5)은 비정질이고, 하프늄 산화막은 결정질이고, 타이타늄 산화막은 비정질이며, 약 5 nm 두께의 비정질의 타이타늄 산화막(TiOx)이 단사정계 하프늄 산화막과 결정화된 타이타늄 전극 사이에 형성되는 것을 알 수 있다. 타이타늄은 반응성이 우수하기 때문에, 원자층 증착으로 형성된 하프늄 산화막(HfO2)이 하지의 타이타늄 전극과 반응할 수 있고, 이로써 이들의 계면 부근에서 하프늄 산화막 내에는 산소 공공(Vo)이 형성되고 결함을 갖는 타이타늄 산화막(TiOx)이 형성될 수 있다. 일 실시예에서, 상기 산소 공공을 포함하는 결함 영역은 플라즈마와 같은 결함을 유도할 수 있는 증착법을 적용하는 경우 탄탈륨 산화막과의 계면에서 생길 것으로 여겨진다.
도 8a는 탄탈륨 산화막(Ta2O5)/하프늄 산화막(HfO2; 10nm)/Ti 전극 구조에서의 하프늄(Hf) 4f/탄탈륨(Ta) 4f 코어 레벨의 XPS 깊이 프로파일 데이터를 도시하며, 도 8b는 도 5a의 그래프에서 하프늄 4f 코어 레벨의 확대된 이미지를 나타낸다.
도 8a를 참조하면, 타이타늄 4f의 결합 에너지는 문헌 상의 값(Ta 4f1/2의 경우, 26.2 eV이고 Ta 4f5/2의 경우 28.1 eV임)인 약 26.2 eV와 일치한다. 이러한 결과는 탄탈륨 산화막이 화학양론적 조성을 유지하는 것을 뒷받침하며, 타이타늄 전극과 탄탈륨 산화막 사이의 하프늄 산화막이 타이타늄 전극의 화학적 반응성을 차단하는 것에 의해 가능하다.
도 8b를 참조하면, 탄탈륨과 달리 하프늄(Hf)의 4f에서는 탄탈륨 산화막/하프늄 산화막과 하프늄 산화막/타이타늄 전극 사이에서 2 개의 주목할만한 변화가 관찰된다. 탄탈륨 산화막 근처에서 하프늄 4f 코어 레벨의 결합 에너지가 더 낮은 결합 에너지 방향으로 천이된다. 이러한 결과는, 산소 결핍 하프늄 산화막(HfO2 -x)이 탄탈륨 산화막의 증착시에 탄탈륨 산화막 근처에서 형성되는 것을 뒷받침한다. 하프늄 산화막의 중간 영역에서 하프늄 4f의 결합 에너지는 완전히 산화된 하프늄 산화막(HFO2)의 결합 에넌지의 값에서 유지된다. 이것은 하지의 타이타늄 전극과의 화학적 반응으로부터 유도되는 계면 근처의 산소 공공(Vo)의 형성 때문인 것으로 여겨진다. 만약 타이타늄이 아닌 타이타늄 질화물 전극이 채택된 경우, 하프늄 산화막의 환원은 관찰되지 않는다.
본 발명의 실시예에 따른 가변 저항체는 반응성 전극인 타이타늄 전극을 사용하여 산소 결핍된 타이타늄 산화막과 산소 결핍된 하프늄 산화막의 적층 구조를 얻음으로써, 셋 동작 동안 전하 주입 특성을 향상시키고, 백금 전극과 탄탈륨 산화막 사이에 쇼트키 장벽과 오프-상태에 대한 부작용을 최소화할 수 있다. 그 결과, 본 발명의 실시예에 따르면, 높은 균일성, 포밍 공정이 필요하지 않고, 멀티 레벨 스위칭 동작과 낮은 전압 동작, 낮은 전력 소모, 및 자기 정류가 가능한 저항성 스위칭이 가능한 가변 저항체가 제공될 수 있다. 이러한 가변 저항체를 사용하여 멀티레벨 셀 구현이 가능한 크로스 포인트 구조의 비휘발성 메모리 소자가 제공될 수 있을 것이다.
본 명세서에 첨부된 도면들을 참조하여 개시된 다양한 비휘발성 메모리 소자는 단일 메모리 소자로 구현되거나, 하나의 웨이퍼 칩 내에서 다른 이종 장치들, 예를 들면, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 SOC(system on chip)의 형태로 구현될 수도 있을 것이다. 또한, 비휘발성 메모리 소자가 형성된 웨이퍼 칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.
또한, 전술한 실시예들에 따른 비휘발성 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 비휘발성 메모리 소자가 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 9는 본 발명의 일 실시예들에 따른 비휘발성 메모리 소자를 포함하는 전자 시스템(1000)을 도시하는 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 컨트롤러(1010), 입출력 장치(I/O; 1020), 기억 장치(storage device; 1030), 인터페이스(1040) 및 버스(bus; 1050)를 포함할 수 있다. 컨트롤러(1010), 입출력 장치(1020), 기억 장치(1030) 및/또는 인터페이스(1040)는 버스(1050)를 통하여 서로 결합될 수 있다.
컨트롤러(1010)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드(keypad), 키보드 또는 디스플레이 장치를 포함할 수 있다. 기억 장치(1030)는 데이터 및/또는 명령어를 저장할 수 있으며, 기억 장치(1030)는 본 명세서에 개시된 3차원 비휘발성 메모리 소자를 포함할 수 있다.
일부 실시예에서, 기억 장치(1030)는 다른 형태의 반도체 메모리 소자(예를 들면, 디램 장치 및/ 또는 에스램 장치 등)를 더 포함하는 혼성 구조를 가질 수도 있다. 인터페이스(1040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1040)는 유선 또는 무선 형태일 수 있다. 이를 위하여, 인터페이스(1040)는 안테나 또는 유무선 트랜시버를 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1000)은 컨트롤러(1010)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램을 더 포함할 수도 있다.
전자 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 태블릿 피씨(tablet PC), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드(1100)를 도시하는 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1100)는 기억 장치(1110)를 포함한다. 기억 장치(1110)는 본 발명에 따른 비휘발성 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1110)는 다른 형태의 반도체 메모리 소자(예를 들면, 디램 장치 및/또는 에스램 장치)를 더 포함할 수도 있다. 메모리 카드(1100)는 호스트(Host)와 기억 장치(1110) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
메모리 컨트롤러(1120)는 메모리 카드(1100)의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(CPU; 1122)을 포함할 수 있다. 메모리 컨트롤러(1120)는 중앙 프로세싱 유닛(1122)의 동작 메모리로서 사용되는 에스램(SRAM; 1121)을 포함할 수도 있다. 이에 더하여, 메모리 컨트롤러(1120)는 호스트 인터페이스(1123) 및 메모리 인터페이스(1125)를 더 포함할 수 있다. 호스트 인터페이스(1123)는 메모리 카드(1100)와 호스트(Host) 사이의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1125)는 메모리 컨트롤러(1120)와 기억 장치(1110)를 서로 접속시킬 수 있다. 또한, 메모리 컨트롤러(1120)는 에러 정정 블록(ECC; 1124)을 더 포함할 수 있다. 에러 정정 블록(1124)은 기억 장치(1110)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1100)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1100)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이러한 메모리 카드(1100)는 비휘발성 메모리 소자를 포함하며, 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
전술한 실시예들은 주로 메모리 소자에 관하여 개시하고 있지만, 이는 예시적이며, 당업자라면, 본 발명의 실시예에 따른 가변 저항체는 퓨즈 및 안티퓨즈, 또는 FPGA와 같은 논리 회로의 온/오프 스위칭 소자로도 응용될 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (14)

  1. 산화 가능한 반응성 금속인 타이타늄(Ti)의 제 1 전극;
    쇼트키 장벽층을 형성하기 위한 제 2 전극;
    상기 제 1 전극과 상기 제 2 전극 사이에, 산소 결핍 하프늄 산화막(HfO2-x, 0<x<2), 상기 산소 결핍 하프늄 산화막과 상기 제 1 전극 사이의 밴드 갭을 갖는 전하 트랩 센터인 산소 결핍 타이타늄 산화막(TiOx), 및 상기 산소 결핍 하프늄 산화막과 상기 제 2 전극 사이의 화학양론적 탄탈륨 산화막(Ta2O5)을 갖는 적층 구조를 포함하고,
    상기 산소 결핍 하프늄 산화막과 상기 산소 결핍 타이타늄 산화막의 총 산소량은 화학양론적 하프늄 산화막의 산소 농도와 동등하며,
    상기 제 1 전극의 전위보다 상기 제 2 전극의 전위가 더 높도록 바이어스가 인가되면 저항성 스위칭이 일어나고,
    상기 제 1 전극보다 상기 제 2 전극의 전위가 더 낮아지면, 소정 전압 차이까지는 전류가 차단되고,
    상기 산소 결핍 하프늄 산화막, 상기 산소 결핍 타이타늄 산화막과 상기 제 1 전극 사이의 계면들은 상기 제 1 전극의 전위가 상기 제 2 전극의 전위보다 더 높도록 음의 바이어스가 인가되었을 때, 준오믹(Quasi-ohmic) 특성을 갖는 전하 주입 인터페이스를 제공하는 가변 저항체.
  2. 제 1 항에 있어서,
    상기 제 2 전극은, 이리듐(Ir), 팔라듐(Pd), 백금(Pt), 금(Au), 루테늄(Ru) 또는 이들의 합금을 포함하는 가변 저항체.
  3. 제 1 항에 있어서,
    상기 제 1 전극은 하부 전극이며, 상기 제 2 전극은 상부 전극인 가변 저항체.
  4. 제 1 항에 있어서,
    상기 하프늄 산화막은 단사정계 결정 구조를 가지며, 상기 탄탈륨 산화막은 비정질 구조를 갖는 가변 저항체.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 저항성 스위칭은 상기 하프늄 산화막 내에 형성된 트랩 센터들에서 전하의 트래핑 및 디트랩핑에 의해 조절되는 가변 저항체.
  7. 제 6 항에 있어서,
    상기 전하의 트래핑은 셋 상태에 할당되고 상기 전하의 디트래핑은 리셋 상태에 할당되는 가변 저항체.
  8. 제 1 항 기재의 상기 가변 저항체를 정보 저장 요소로 포함하는 메모리 셀들의 어레이를 갖는 비휘발성 메모리 소자.
  9. 제 8 항에 있어서,
    상기 메모리 셀들의 어레이는 크로스 포인트 구조를 갖는 비휘발성 메모리 소자..
  10. 제 8 항에 있어서,
    상기 메모리 셀의 어레이에 병렬 연결된 외부 저항을 더 포함하는 비휘발성 메모리 소자.
  11. 산화 가능한 반응성 금속인 타이타늄(Ti)의 제 1 전극을 형성하는 단계;
    상기 제 1 전극 상에 하프늄 산화막을 형성하는 단계;
    상기 하프늄 산화막 상에 탄탈륨 산화막을 형성하는 단계; 및
    상기 탄탈륨 산화막 상에 쇼트키 장벽층을 형성하기 위한 제 2 전극을 형성하는 단계를 포함하며,
    상기 하프늄 산화막을 형성하는 단계 또는 상기 탄탈륨 산화막을 형성하는 단계에서, 상기 제 1 전극이 부분 산화되어 상기 제 1 전극과 상기 하프늄 산화막 사이에 밴드 갭을 갖는 전하 트랩 센터인 산소 결핍 타이타늄 산화막이 형성되고 상기 하프늄 산화막이 산소 결핍 하프늄 산화막으로 변환되고, 상기 산소 결핍 하프늄 산화막과 상기 산소 결핍 타이타늄 산화막의 총 산소량은 화학양론적 하프늄 산화막의 산소 농도와 동등하며,
    상기 제 1 전극의 전위보다 상기 제 2 전극의 전위가 더 높도록 바이어스가 인가되면 저항성 스위칭이 일어나고,
    상기 제 1 전극보다 상기 제 2 전극의 전위가 더 낮아지면, 소정 전압 차이까지는 전류가 차단되고,
    상기 산소 결핍 하프늄 산화막, 상기 산소 결핍 타이타늄 산화막과 상기 제 1 전극 사이의 계면들은 상기 제 1 전극의 전위가 상기 제 2 전극의 전위보다 더 높도록 음의 바이어스가 인가되었을 때, 준오믹(Quasi-ohmic) 특성을 갖는 전하 주입 인터페이스를 제공하는 가변 저항체의 제조 방법.
  12. 제 11 항에 있어서,
    상기 하프늄 산화막은 자기 제한적 프로세스 증착법에 의해 형성되고, 상기 탄탈륨 산화막은 하지의 상기 하프늄 산화막에 산소 공공을 유도하기 위한 결함 유도 자기 제한적 프로세스 증착법에 의해 형성되는 가변 저항체의 제조 방법.
  13. 제 12 항에 있어서,
    상기 자기 제한적 프로세스 증착법은 열적 원자층 증착법이고, 상기 결함 유도 자기 제한적 프로세스 증착법은 플라즈마 강화 원자층 증착법인 가변 저항체의 제조 방법.
  14. 제 11 항에 있어서,
    상기 하프늄 산화막은 단사정계 결정 구조를 가지며, 상기 탄탈륨 산화막은 비정질 구조를 갖는 가변 저항체의 제조 방법.
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