CN111883554A - 电子设备 - Google Patents

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Abstract

提供了一种电子设备。一种半导体存储器包括：在第一方向上延伸的第一列线；在第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线；在第二方向上延伸的第二行线；位于第二行线与第二列线之间的第二存储单元。第一列线和第二列线可以在第三方向上彼此重叠。在第一区域中，第二行线上的电流路径比第二区域中第二行线上的电流路径短。属于第一区域的第二列线与第一列线的重叠率可以比属于第二区域的第二列线与另一个第一列线的重叠率小。

Description

电子设备
相关申请的交叉引用
本申请要求在2019年5月3日向韩国知识产权局提交的申请号为10-2019-0052473的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开总体上涉及一种存储电路或存储器件及其在电子设备中的应用。
背景技术
近来，随着电子设备或装置趋向于小型化、低功耗、高性能、多功能等，对能够在诸如计算机和便携式通信设备之类的各种电子设备或装置中储存信息的电子设备存在需求。因此，已经对能够利用其根据所施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据的半导体器件进行了研究。半导体器件的示例是电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)、电子熔丝等等。
发明内容
实施例提供了一种能够改善存储单元的操作特性和可靠性的电子设备。
根据本公开的一个方面，提供一种包括半导体存储器的电子设备，其中，所述半导体存储器包括：在第一方向上延伸的第一列线；在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，所述第二列线在第一方向上延伸；在第二方向上延伸的第二行线；以及位于第二行线与第二列线之间的第二存储单元，其中第一列线和第二列线在与第一方向和第二方向交叉的第三方向上彼此重叠，其中第一个第二列线属于如下区域：在该区域中第二行线上的电流路径比在第二个第二列线所属的区域中第二行线上的电流路径短，以及其中第一个第二列线与第一个第一列线的重叠率小于第二个第二列线与第二个第一列线的重叠率。
根据本公开的另一方面，提供一种包括半导体存储器的电子设备，其中所述半导体存储器包括：在第一方向上延伸的第一列线；在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，所述第二列线在第一方向上延伸；在第二方向上延伸的第二行线；以及位于第二行线与第二列线之间的第二存储单元，以及其中第一存储单元和第二存储单元在与第一方向和第二方向交叉的第三方向上相互重叠，其中第一个第二存储单元属于如下区域：在该区域中第二行线上的电流路径比在第二个第二存储单元所属的区域中第二行线上的电流路径短，以及其中第一个第二存储单元与第一个第一存储单元的重叠率比第二个第二存储单元与第二个第一存储单元的重叠率小。
根据本公开的又一个方面，提供了一种包括半导体存储器的电子设备，其中所述半导体存储器包括：在第一方向上延伸的第一列线；在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，所述第二列线在第一方向上延伸；在第二方向上延伸的第二行线；位于第二行线与第二列线之间的第二存储单元，其中第一列线和第二列线在与第一方向和第二方向交叉的第三方向上彼此重叠，其中第一区域至第n区域基于电流路径的长度来限定，其中，属于第一区域的第一列线和第二列线的重叠率小于属于第n区域的第一列线和第二列线的重叠率，所述第一区域中的所述电流路径相对于所述第n区域的电流路径短，其中n为2或更大的整数。
附图说明
现在将在下文中参考附图更全面地描述示例性实施例；然而，它们可以以不同的形式体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是详尽并且完整的，并且将示例性实施例的范围完全传达给本领域技术人员。
在附图中，为了图示清楚，可能会放大尺寸。将理解的是，当元件被称为在两个元件之间时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。贯穿全文，相同的附图标记指代相同的元件。
图1A、图1B、图1C和图1D是示出根据本公开的一个实施例的电子设备的结构的视图。
图2A、图2B和图2C是示出根据本公开的一个实施例的电子设备的结构的视图。
图3A、图3B和图3C是示出根据本公开的一个实施例的电子设备的结构的视图，其示出了取决于区域的重叠率的差异。
图4A、图4B和图4C是示出根据本公开的一个实施例的电子设备的结构的视图。
图5A、图5B和图5C是示出根据本公开的一个实施例的电子设备的结构的视图。
图6A、图6B和图6C是示出根据本公开的一个实施例的电子设备的结构的截面图。
图7是根据本公开的一个实施例的实现存储器件的微处理器的配置图。
图8是根据本公开的一个实施例的实现存储器件的处理器的配置图。
图9是根据本公开的一个实施例的实现存储器件的系统的配置图。
图10是根据本公开的一个实施例的实现存储器件的数据储存系统的配置图。
图11是根据本公开的一个实施例的实现存储器件的存储系统的配置图。
具体实施方式
在下文中，将参考附图详细描述各种实施例。
附图可能不一定是按比例绘制，并且在某些情况下，可能已夸大了附图中至少一些结构的比例，以便清楚地示出所描述的示例或实施方式的某些特征。在以多层结构呈现具有两个或更多个层的附图或描述中的特定示例时，这些层的相对定位关系或如图所示的布置这些层的顺序反映了所描述或示出的示例的特定实施方式，并且不同的相对定位关系或布置这些层的顺序是可能的。另外，多层结构的所描述或示出的示例可以不反映那个特定多层结构中存在的所有层(例如，在两个示出的层之间可以存在一个或更多个附加层)。在特定示例中，当在所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或在衬底“上”或“上方”时，第一层可以直接形成在第二层或衬底上，但也可以表示在第一层与第二层或衬底之间可以存在一个或更多个其他中间层的结构。贯穿本公开，在本公开的各个附图和实施例中，相同的附图标记指代相同的部分。
图1A至图1D是示出根据本公开的一个实施例的电子设备的结构的视图。图1A是单元阵列的电路图，并且图1B至图1D是存储单元阵列的立体图。
参考图1A，根据本公开的实施例的电子设备可以包括半导体存储器，并且半导体存储器可以是非易失性存储器件或可变电阻存储器件。半导体存储器可以包括行线和与行线交叉的列线。行线可以是字线，并且列线可以是位线。字线和位线是相对的概念。行线可以是位线，并且列线可以是字线。在下文中，假设并描述了行线是字线并且列线是位线的情况。
单元阵列100可以包括分别设置在列线BT1、BT2和BT3与行线WD1、WD2和WD3之间的存储单元MC11、MC12、MC13、MC21、MC22、MC23、MC31、MC32和MC33。存储单元MC11至MC33可以设置在列线BT1至BT3与行线WD1至WD3的交叉点处。存储单元MC11、MC12、MC13、MC21、MC22、MC23、MC31、MC32和MC33可以包括分别串联连接的选择元件S11、S12、S13、S21、S22、S23、S31、S32和S33以及存储元件M11、M12、M13、M21、M22、M23、M31、M32和M33。选择元件S11至S33可以电连接至行线WD1至WD3，并且存储元件M11至M33可以电连接至列线BT1至BT3。
存储元件M11至M33中的每个可以包括能够作为用于储存数据的储存节点而工作的材料的布置。例如，存储元件M11至M33中的每个可以包括诸如电阻材料、磁隧道结(MTJ)或相变材料的可变电阻材料。选择元件S11至S33中的每个可以用于选择相应的存储单元MC11至MC33，并且包括开关材料。选择元件S11至S33中的每个可以是二极管、PNP二极管、BJT、金属绝缘体过渡(MIT)元件、混合离子电子导电(MIEC)元件、双向阈值开关(OST)元件等等。
存储单元MC11至MC33中的每个的形状和配置可以进行各种修改。例如，可以省略选择元件S11至S33，或者可以将选择元件S11至S33和存储元件M11至M33的位置颠倒。即，选择元件S11至S33可以电连接至列线BT1至BT3，并且存储元件M11至M33可以电连接至行线WD1至WD3。
另外，半导体存储器还可以包括用于控制列线BT1至BT3的列电路110和用于控制行线WD1至WD3的行电路120。
行电路120可以包括行解码器、字线解码器、字线驱动器等。行电路120根据行地址R_ADD而在行线WD1至WD2之中选择行线WD2。列电路110可以包括列解码器、位线解码器、位线驱动器等。列电路110根据列地址C_ADD而在列线BT1至BT3之中选择列线BT2。因此，连接在选中的列线BT2和选中的行线WD2之间的存储单元MC22可以被选择。
尽管在图1A中示出了三个列线BT1至BT3和三个行线WD1至WD3，但是这仅仅是为了便于描述，并且本公开不限于此。如果需要，可以改变在单元阵列100中包括的列线BT1至BT3和行线WD1至WD3的数量。
参考图1B至图1D，存储单元阵列可以包括位于不同平面的列线BL1和BL2和行线WL1和WL2。第一列线BL1可以位于第一行线WL1上方，并且第二列线BL2可以位于第二行线WL2下方。第一行线WL1、第一列线BL1、第二列线BL2和第二行线WL2可以顺序地层叠。另外，第一列线BL1和第二列线BL2可以在第一方向I上延伸，而第一行线WL1和第二行线WL2可以在与第一方向I交叉的第二方向II上延伸。
存储单元MC1和MC2可以设置在列线BL1和BL2与行线WL1和WL2的交叉点处。第一存储单元MC1可以分别位于第一列线BL1与第一行线WL1之间。第二存储单元MC2可以分别位于第二列线BL2与第二行线WL2之间。第二存储单元MC2可以在第三方向III上与第一存储单元重叠。存储单元MC1和MC2中的每个可以是存储叠层，并且包括在第三方向III上层叠的存储元件M和选择元件S。第三方向III是与第一方向I和第二方向II交叉的方向，并且可以是垂直于由第一方向I和第二方向II限定的平面的方向。
第一列线BL1、第一存储单元MC1和第一行线WL1可以构成第一存储层(deck)D1，并且第二列线BL2、第二存储单元MC2和第二行线WL2可以构成第二存储层D2。第一存储层D1和第二存储层D2可以在第三方向III上层叠。
第一存储层D1和第二存储层D2可共享列线BL1和BL2。第一存储层D1的第一列线BL1和第二存储层D2的第二列线BL2在第三方向III上彼此重叠，并且彼此电连接。例如，第一列线BL1和第二列线BL2可以是通过单独的工艺形成的导电层，并且被形成为使得第一列线BL1的上表面和第二列线BL2的下表面彼此接触。
第一列线BLl和第二列线BL2在彼此重叠的同时在第一方向I上延伸，并且分别如
图1B、图1C和图1D所示的重叠率OL1、OL2和OL3可以根据区域而变化。即，第一列线BL1的上表面和第二列线BL2的下表面的重叠率OL1至OL3可以根据区域而变化。第一列线BL1或第二列线BL2可以在第二方向II上全部或部分地偏移，并且重叠率OL1至OL3可以根据偏移量而变化。例如，第一列线BL1可以以相等的距离布置，并且一些第二列线BL2可以在第二方向II上偏移。可选地，第一列线BL1可以在第一方向I上笔直地延伸，而第二列线BL2可以在第二方向II上部分地偏移。因此，第一存储单元MC1和第二存储单元MC2在第三方向III上彼此重叠，并且重叠率可以根据区域而变化。
尽管在附图中示出了单元阵列具有双存储层结构的情况，但是本公开不限于此，并且单元阵列还可以包括另外的存储层。单元阵列可以具有多存储层结构，其中行线和列线在第三方向III上交替层叠。因此，层叠的存储层可以共享行线或列线。
根据上述结构，存储单元MC以交叉点阵列结构布置，并且以多存储层结构层叠，从而可以提高存储器件的集成度。另外，可以根据在芯片或区块中的位置来调整第一列线BL1和第二列线BL2的重叠率，从而可以防止取决于位置的电阻电容(RC)延迟的不相等。因此，电子设备可以稳定地执行写入操作或读取操作。
图2A至图2C是示出根据本公开的一个实施例的电子设备的结构的视图。
参考图2A，根据本公开的实施例的电子设备可以包括多个区块MAT1至MAT4。区块MAT1至MAT4可以是在其上执行写入操作或读取操作的驱动单元。例如，可以在每个区块MAT1至MAT4上独立地执行写入操作或读取操作。
接触插塞CT1和CT2可以位于每个区块MAT1至MAT4的周边处或在区块MAT1至MAT4的相邻区块之间。第一接触插塞CT1可以位于第一区块MAT1与第三区块MAT3之间以及第二区块MAT2与第四区块MAT4之间，并且沿着第二方向II布置。第二接触插塞CT2可以位于第一区块MAT1与第二区块MAT2之间以及第三区块MAT3与第四区块MAT4之间，并且沿着第一方向I布置。
第一接触插塞CT1可以分别连接至列线BL，而第二接触插塞CT2可以分别连接至行线WL。第一接触插塞CT1可以用于连接列线BL和列电路。第二接触插塞CT2可以用于连接行线WL和行电路。
每个存储单元MC可以具有电流路径，该电流路径从第一接触插塞CT1经由存储单元MC到达第二接触插塞CT2。电流路径可以是在写入操作或读取操作中电流沿其流动的路径。电流路径包括从第一接触插塞CT1到存储单元MC的列线BL上的路径以及从存储单元MC到第二接触插塞CT2的行线WL上的路径。因此，取决于在区块MAT中的位置，存储单元MC可以具有不同的电流路径。
当执行写入操作或读取操作时，RC延迟根据电流路径而变化。随着电流路径变长，RC延迟变大，并且随着电流路径变短，RC延迟变小。因此，取决于在区块MAT中的位置，存储单元的RC延迟是不相等的。结果，当执行写入操作或读取操作时，过电流可能在具有短电流路径的存储单元MC中流动。
因此，在本公开的一个实施例中，区块MAT的区域根据电流路径的长度而划分。另外，根据区域，调整列线BL的重叠率，调整行线WL的重叠率，或者调整存储单元MC的重叠率，以便在区块MAT中的电流路径之中减小RC延迟的差异。
图2B示出了根据第二方向II上的电流路径的长度来调整列线BL的重叠率或行线WL的重叠率的方法。参考图2B，区块MAT的区域可以沿着第二方向II被划分为第一区域R1至第N区域RN。换句话说，基于第二接触插塞CT2，区块MAT的区域被划分为第一区域R1至第N区域RN。在此，N可以为2或更大的整数。第一区域R1至第N区域RN可以沿着第二方向II顺序地布置。第一区域R1可以位于最靠近第二接触插塞CT2的位置，而第N区域RN可以位于离第二接触插塞CT2最远的位置。
位于第一区域R1中的存储单元的电流路径包括在行线WL上的电流路径P1，并且位于第N区域RN中的存储单元的电流路径包括在行线WL上的电流路径PN。随着存储单元的位置从第一区域R1接近第N区域RN，行线WL上的电流路径P1至PN增大。
因此，列线BL的重叠率可以根据区域Rl至RN而进行不同地调整，或者行线WL的重叠率可以根据区域R1至RN而进行不同地调整。
在一个实施例中，当下存储层和上存储层共享列线BL时，列线BL的重叠率可以根据在第二方向II上的电流路径来调整。换句话说，列线BL的重叠率可以根据在行线WL上的电流路径的距离来调整，并且在实施例中可以根据沿着行线WL的部分的电流路径来调整，所述行线WL的部分从行线WL与列线BL交叉的点跨越到行线WL与第二接触插塞CT2交叉的点。属于在行线WL上的电流路径P1至PN为短的区域R1的列线BL的重叠率的值小于属于在行线WL上的电流路径P1至PN为长的区域RN的列线BL的重叠率的值。因此，随着从第N区域RN接近第一区域R1，列线BL的重叠率可以减小。随着列线BL的重叠率减小，列线BL的电阻增大并且列线BL的RC延迟增大。类似地，可以调整列线BL的偏移量，使得属于在行线WL上的电流路径P1至PN为短的区域R1的列线BL的偏移量的值大于属于在行线WL上的电流路径P1至PN为长的区域RN的列线BL的偏移量的值。因此，可以根据区域R1至RN来调整列线BL的电阻，并且存储单元MC具有相等的RC延迟，而与存储单元处于区域R1至RN的哪个区域中无关。
在另一个实施例中，当下存储层和上存储层共享行线WL时，行线WL的重叠率可以根据在第二方向II上的电流路径来调整。换句话说，行线WL的重叠率可以根据在行线WL上的电流路径的距离来调整。属于在第二方向II上的电流路径P1至PN为短的区域R1的行线WL的重叠率的值小于属于在第二方向II上的电流路径P1至PN为长的区域RN的行线WL的重叠率的值。因此，随着从第N区域RN接近第一区域R1，行线WL的重叠率可以减小。随着行线WL的重叠率减小，行线WL的电阻增大，并且行线WL的RC延迟增大。类似地，可以调整行线WL的偏移量，使得属于在第二方向II上的电流路径P1至PN为短的区域R1的行线WL的偏移量的值大于属于在第二方向II上的电流路径P1至PN为长的区域RN的行线WL的偏移量的值。因此，行线WL的电阻可以根据区域R1至RN来调整，并且存储单元MC具有相等的RC延迟，而与存储单元MC处于区域R1至RN的哪个区域中无关。
图2C示出了根据在第一方向I上的电流路径的长度来调整行线WL的重叠率或列线BL的重叠率的方法。参考图2C，区块MAT的区域可以沿着第一方向I被划分为第一区域R1至第N区域RN。换句话说，区块MAT的区域可以基于与第一接触插塞CT1的距离而被划分为第一区域R1至第N区域RN。在此，N可以为2或更大的整数。第一区域R1至第N区域RN可以沿着第一方向I顺序地布置。第一区域R1可以位于最靠近第一接触插塞CT1的位置，而第N区域RN可以位于离第一接触插塞CT1最远的位置。
位于第一区域R1中的存储单元的电流路径包括在列线BL上的电流路径P1，并且位于第N区域RN中的存储单元的电流路径包括在列线BL上的电流路径PN。随着从第一区域R1接近第N区域RN，列线BL上的电流路径P1至PN增大。
因此，行线WL的重叠率可以根据行线WL占据的区域R1至RN而进行不同地调整，或者列线BL的重叠率可以根据区域R1至RN而进行不同地调整。
在一个实施例中，当下存储层和上存储层共享行线WL时，行线WL的重叠率可以根据在第一方向I上的电流路径来调整。换句话说，行线WL的重叠率可以根据在列线BL上的电流路径的距离来调整，并且在实施例中可以根据沿着列线BL的部分的电流路径来调整，所述列线BL的部分从列线BL与行线WL交叉的点跨越到列线BL与第一接触插塞CT1交叉的点。属于在列线BL上的电流路径P1至PN为短的区域R1的行线WL的重叠率的值小于属于在列线BL上的电流路径P1至PN为长的区域RN的行线WL的重叠率的值。因此，随着从第N区域RN接近第一区域R1，行线WL的重叠率可以减小。随着行线WL的重叠率减小，行线WL的电阻增大，并且行线WL的RC延迟增大。类似地，可以调整行线WL的偏移量，使得属于在列线BL上的电流路径P1至PN为短的区域R1的行线WL的偏移量的值大于属于在列线WL上的电流路径P1至PN为长的区域RN的行线WL的偏移量的值。因此，可以根据区域R1至RN来调整行线WL的电阻，并且存储单元MC具有相等的RC延迟，而与存储单元MC处于区域R1至RN的哪个区域中无关。
在另一个实施例中，当下存储层和上存储层共享列线BL时，列线BL的重叠率可以根据在第一方向I上的电流路径来调整。换句话说，列线BL的重叠率可以根据在列线BL上的电流路径的距离来调整。属于在第一方向I上的电流路径P1至PN为短的区域R1的列线BL的重叠率的值小于属于在第一方向I上的电流路径P1至PN长的区域RN的列线BL的重叠率的值。因此，随着从第N区域RN接近第一区域R1，列线BL的重叠率可以减小。随着列线BL的重叠率减小，列线BL的电阻增大并且列线BL的RC延迟增大。类似地，可以调整列线BL的偏移量，使得属于在第一方向I上的电流路径P1至PN为短的区域R1的列线BL的偏移量的值大于属于在第一方向I上的电流路径P1至PN为长的区域RN的列线WL的偏移量的值。因此，列线BL的电阻可以根据区域R1至RN来调整，并且存储单元MC具有相等的RC延迟，而与存储单元MC处于区域R1至RN的哪个区域无关。
属于各个区域R1至Rn的列线BL的数量可以彼此相同或不同，属于各个区域R1至Rn的行线WL的数量可以彼此相同或不同，并且属于各个区域R1至Rn的存储单元MC的数量可以彼此相同或不同。属于相同区域R1至RN的列线BL的重叠率可以相同，属于相同区域R1至RN的行线WL的重叠率可以相同，并且属于相同区域R1至RN的存储单元MC的重叠率可以相同。属于相同区域R1至RN的列线BL的偏移量可以相同，属于相同区域R1至RN的行线WL的偏移量可以相同，并且属于相同区域R1至RN的存储单元MC的偏移量可以相同。
图3A至图3C是示出根据本公开的一个实施例的电子设备的结构的视图，其示出了取决于区域的重叠率的差异。图3A示出了FAR区域R_FAR，在其中电流路径在区域R1至RN之中相对较长，图3C示出了NEAR区域R_NEAR，在其中电流路径在区域R1至RN之中相对较短，并且图3B示出了MID区域R_MID，在其中电流路径比NEAR区域R_NEAR长并且比FAR区域R_FAR短。MID区域R_MID的电流路径可以是区域R1至RN之中的平均长度。
参考图3A，第一列线BL1和第二列线BL2的重叠率OL1在电流路径为长的FAR区域R_FAR中最高。即，第二列线BL2的偏移量相对于第一列线BL1最小。例如，第一列线BL1和第二列线BL2可以彼此完全重叠。结果，在图3A中，第二列线BL2隐藏在第一列线BL1之下，并且第二行线WL2隐藏在第一行线WL1之下。
参考图3B和图3C，随着区域具有更短的电流路径(OL3＜OL2＜OL1)，区域的重叠率变得更低。MID区域R_MID的重叠率OL2的值小于FAR区域R_FAR的重叠率OL1的值。例如，第二列线BL2在第二方向II上从第一列线BL1偏移。在图3B和图3C中，第二列线BL2(用虚线绘制)部分地隐藏在第一列线BL1下方，并且第二行线WL2隐藏在第一行线WL1下方。
NEAR区域R_NEAR的重叠率OL3的值小于MID区域R_MID的重叠率OL2的值。例如，第二列线BL2在第二方向II上从第一列线BL1偏移。另外，NEAR区域R_NEAR的偏移量S1的值可以大于MID区域R_MID的偏移量S2的值。
图4A至图4C是示出根据本公开的一个实施例的电子设备的结构的视图。
图4A示出了第一存储层D1的结构，图4B示出第二存储层D2的结构，并且图4C示出了结合在一起的第一存储层D1的结构和第二存储层D2的结构。第一存储层D1和第二存储层D2中的每个包括沿着第二方向II顺序地被限定的第一区域R1至第N区域RN。第一区域R1可以是其中电流路径最短的区域，而第N区域RN可以是其中电流路径最长的区域。随着从第一区域R1接近第N区域RN，电流路径可以变得更长。在下文中，假设并描述了N为3的情况。
参考图4A，第一存储层D1包括第一列线BL1、第一行线WL1和存储单元MC1。第一列线BL1在第一方向I上平行延伸。第一列线BL1可以在第一区域R1至第三区域R3中以相等的距离L1布置，并且即使在相邻的区域R1/R2和R2/R3之间也以相等的距离布置。
第一行线WL1可以在第二方向II上平行地延伸。第一存储单元MC1可以布置在第一方向I和第二方向II上，并且可以以矩阵形式布置。相邻的第一存储单元MC1可以被布置为使得它们的中心轴在第一方向I或第二方向II上彼此对应。
参考图4B，第二存储层D2包括第二列线BL2、第二行线WL2和第二存储单元M2。第二列线BL2在第一方向I上平行延伸。第二列线BL2沿第二方向II以预定距离L2、L2_1和L2_2布置。
第二列线BL2可以在第一区域R1至第三区域R3中具有相等的距离。在第一区域R1至第三区域R3的每个中的相邻第二列线BL2之间的距离可以是L2。在第二列线BL2之间的距离L2可以与在第一列线BL1之间的距离L1基本上相等(L1＝L2)或不同(L1≠L2)。
第二列线BL2可以在相邻的区域R1/R2和R2/R3的边界处以不同的距离布置。第二列线BL2可以在第一区域R1与第二区域R2之间的边界处以L2_1的距离布置，并且L2_1的值可以大于L2的值。第二列线BL2可以在第二区域R2与第三区域R3之间的边界处以L2_2的距离布置，并且L2_2的值可以大于L2_1的值。随着接近第一区域R1至第N区域RN，第二列线BL2之间的距离可以在区域之间的边界处增大。
第二列线BL2可以从对应的第一列线BL1偏移，并且可以在第二方向II上偏移。第二列线BL2的偏移量可以根据区域R1至RN而变化。随着从第N区域接近第一区域R1，偏移量可以增大。例如，第一区域R1的偏移量S1可以大于第二区域R2的偏移量S2。在图4B中，使用虚线绘制已经偏移的第二列线BL2。
参考图4C，第一列线BL1和第二列线BL2在第一方向I上延伸，同时至少部分地彼此重叠。第一列线BL1和第二列线BL2的重叠率可以在第一区域R1至第三区域R3中变化。随着从第N区域RN接近第一区域R1，重叠率可以减小。注意：在图4C中，在第三区域RN(R3)中的第二行线WL2和未偏移的第二列线BL2隐藏在对应的第一行线WL1和第一列线BL1下方。
当假设第一列线BLl和第二列线BL2具有基本相同的线宽W时，可以将各个区域Rl至R3的重叠率计算为第一列线BL1和第二列线BL2的重叠宽度Vl至V3相对于线宽W的比率。第一区域R1的重叠率可以是V1/W，第二区域R2的重叠率可以是V2/W，并且第三区域R3的重叠率可以是V3/W。因此，通过减小在具有短电流路径的区域中的重叠率来增大列线BL1和BL2的电阻，从而可以增大列线BL1和BL2的RC延迟。因此，具有不同电流路径的区域R1至RN具有相等的RC延迟。
另外，当第二列线BL2偏移时，第二存储单元MC偏移。随着第二存储单元MC2的偏移量增大，第二存储单元MC2与第一存储单元MC的重叠率减小。因此，第一存储单元MC1和第二存储单元MC2的重叠率可以根据区域R1至RN而变化。随着从第N区域RN接近第一区域R1，第一存储单元MC1和第二存储单元MC2的重叠率可以减小。
图5A至图5C是示出根据本公开的一个实施例的电子设备的结构的视图。
图5A示出了第一存储层D1的结构，图5B示出第二存储层D2的结构，并且图5C示出了结合在一起的第一存储层D1的结构和第二存储层D2的结构。第一存储层D1和第二存储层D2中的每个包括沿着第一方向I顺序地被限定的第一区域R1至第N区域RN。第一区域R1可以是其中电流路径最短的区域，而第N区域RN可以是其中电流路径最长的区域。随着从第一区域R1接近第N区域RN，电流路径可以变得更长。在下文中，假设并描述了N为3的情况。
参考图5A，第一存储层D1包括第一列线BL1、第一行线WL1和第一存储单元MC1。第一列线BL1可以在第一方向I上平行地延伸，并且从第一区域R1至第三区域R3无不弯曲而笔直地延伸。每个第一列线BL1可以具有在第一方向I上延伸的边沿E1和在第二方向II上的宽度W1。相邻的第一列线BL1之间的距离可以是L1。
第一列线BL1可以在第一区域R1至第三区域R3中具有相等的宽度W1。另外，
第一列线BL1可以在第一区域R1至第三区域R3中具有相等的距离L1。
第一行线WL1可以在第二方向II上平行地延伸。第一存储单元MC可以布置在第一方向I和第二方向II上，并且可以以矩阵形式布置。相邻的第一存储单元MC1可以被布置为使得它们的中心轴在第一方向I或第二方向II上彼此对应。
参考图5B，第二存储层D2包括第二列线BL2、第二行线WL2和第二存储单元MC2。第二列线BL2在第一方向I上平行延伸。每个第二列线BL2可以具有在第一方向I上延伸的边沿E2和在第二方向II上的宽度W2。第二列线BL2可以具有与第一列线BL1基本上相同的宽度(W1＝W2)或与第一列线BL1不同的宽度(W1≠W2)。
在相邻的第二列线BL2之间的距离可以是L2。在第二列线BL2之间的距离L2可以与在第一列线BL1之间的距离L1基本上相等(L1＝L2)或不同(L1≠L2)。
第二列线BL2可以在第一区域R1至第三区域R3中具有相等的宽度W2。另外，第二列线BL2可以在第一区域R1至第三区域R3中具有相等的距离L2。
每个第二列线BL2可以部分地弯曲。每个第二列线BL2可以在区域R1至RN之间的边界处弯曲。例如，第二列线BL2在第一区域R1与第二区域R2之间的边界处以及还在第二区域R2与第三区域R3之间的边界处弯曲。另外，第二列线BL2可以在第一区域R1中、在第二区域R2中以及在第三区域R3中沿第一方向I笔直地延伸。
每个第二列线BL2可以部分地偏移，并且具有在第二方向II上偏移的部分。第二列线BL2的偏移量可以根据区域R1至RN而变化。随着从第N区域RN接近第一区域R1，偏移量可以增大。例如，在第一区域R1中的第二列线BL2的一部分的第一偏移量S1可以大于在第二区域R2中的第二列线BL2的一部分的第二偏移量S2。
参考图5C，第一列线BL1和第二列线BL2(用虚线绘制，并且隐藏在第一区域R1中)在第一方向I上延伸，同时至少部分地彼此重叠。第一列线BL1和第二列线BL2的重叠率可以在第一区域R1至第三区域R3之间变化。随着从第N区域RN接近第一区域R1，重叠率可以减小。
当假设第一列线BL1和第二列线BL2具有基本相同的线宽W时，可以将各个区域Rl至R3的重叠率计算为第一列线BL1和第二列线BL2的重叠宽度Vl至V3相对于线宽W的比率。第一区域R1的重叠率可以是V1/W，第二区域R2的重叠率可以是V2/W，并且第三区域R3的重叠率区域R3可以是V3/W。因此，通过减小在具有短电流路径的区域中的重叠率来增大列线BL1和BL2的电阻，从而可以增大列线BL1和BL2的RC延迟。因此，具有不同电流路径的区域R1至RN具有更相等的RC延迟。
另外，当第二列线BL2偏移时，第二存储单元MC偏移。随着第二存储单元MC2的偏移量增大，第二存储单元MC2与第一存储单元MC的重叠率减小。因此，第一存储单元MC1和第二存储单元MC2的重叠率可以根据区域R1至RN而变化。随着从第N区域RN接近第一区域R1，第一存储单元MC1和第二存储单元MC2的重叠率可以减小。
图6A至图6C是示出根据本公开的一个实施例的电子设备的结构的截面图。
参考图6A至图6C，根据本公开的实施例的电子设备具有多存储层结构，并且可以包括第一存储层D1和第二存储层D2。
第一存储层D1可以包括第一行线10、第一列线16、第一存储单元MC1、第一保护层17和第一绝缘层18。第一存储单元MC1可以分别位于第一行线10与第一列线16之间。第一行线10和第一列线16可以包括钨(W)、氮化硅钨(WSiN)、钛(Ti)、氮化钛(TiN)、铜(Cu)等等，或包括其任意组合。
第二存储层D2可以包括第二行线20、第二列线26、第二存储单元MC2、第二保护层27和第二绝缘层28。第二存储单元MC2可以分别位于第二行线20与第二列线26之间。第二行线20和第二列线26可以包括钨(W)、氮化硅钨(WSiN)、钛(Ti)、氮化钛(TiN)、铜(Cu)等等，或包括其任意组合。
第一行线10和第一列线16可以在彼此交叉的同时延伸，并且彼此正交。第二行线20和第二列线26可以在彼此交叉的同时延伸，并且彼此正交。第一行线10和第二行线20可以位于不同的平面，并且平行地延伸。第一列线16和第二列线26可以位于不同的平面，并且平行地延伸。
第一行线10、第一列线16、第二列线26和第二行线20可以顺序地层叠。第一列线16和第二列线26可以彼此接触，并且彼此电连接。例如，第一列线16的上表面和第二列线26的下表面可以彼此直接接触。另外，第一列线16和第二列线26的重叠宽度V1至VN或重叠率可以根据区域R1至RN而变化。即，第一列线16的上表面与第二列线26的下表面的接触面积可以根据区域R1至RN而变化。
参考图6A，在电流路径最长的第N区域RN中，第一列线16和第二列线26的重叠宽度VN或重叠率最大。第二列线26的偏移量可以最小，并且第二存储单元MC2的偏移量可以最小。因此，第一存储单元MC1和第二存储单元MC2的重叠率可以最大。例如，重叠率可以是大约100％。
参考图6B，第二区域R2的电流路径比第N区域RN的电流路径短。因此，与第N区域RN相比，第一列线16和第二列线26的重叠宽度V2或重叠率减小。与第N区域RN相比，第二列线26的偏移量增大，并且第二存储单元MC2的偏移量增大。因此，与第N区域RN相比，第一存储单元MC1和第二存储单元MC2的重叠率降低。例如，重叠率可以是大约80％。
参考图6C，在电流路径最短的第一区域R1中，第一列线16和第二列线26的重叠宽度V1或重叠率最小。第二列线26的偏移量可以最大，并且第二存储单元MC2的偏移量可以最的。因此，第一存储单元MC1和第二存储单元MC2的重叠率可以最小。例如，重叠率可以是大约60％。
返回参考图6A至图6C，每个第一存储单元MC1可以包括顺序层叠的第一下部电极11、第一开关层12、第一中间电极13、第一可变电阻层14和第一上部电极15。此外，每个第二存储单元MC2可以包括顺序层叠的第二下部电极21、第二开关层22、第二中间电极23、第二可变电阻层24和第二上部电极25。
第一可变电阻层14和第二可变电阻层24可以具有根据所施加的电压或电流而在不同的电阻状态之间可逆地切换的特性。因此，当第一可变电阻层14和第二可变电阻层24具有低电阻状态时，可以储存数据“1”。当第一可变电阻层14和第二可变电阻层24具有高电阻状态时，可以储存数据“0”。
当第一可变电阻层14和第二可变电阻层24由电阻材料制成时，第一可变电阻层14和第二可变电阻层24可以包括过渡金属氧化物或包括诸如钙钛矿基材料的金属氧化物。因此，可以在第一可变电阻层14和第二可变电阻层24中产生或消除电路径，从而储存数据。
当第一可变电阻层14和第二可变电阻层24具有磁隧道结(MTJ)结构时，第一可变电阻层14和第二可变电阻层24可以包括磁化固定层、磁化自由层以及介于磁化固定层与磁化自由层之间的隧道阻挡层。例如，磁化固定层和磁化自由层可以包括磁性材料，并且隧道阻挡层可以包括氧化物，诸如镁(Mg)的氧化物、铝(Al)的氧化物、锌的氧化物(Zn)或钛(Ti)的氧化物。磁化自由层的磁化方向可以通过在施加的电流中的电极的自旋扭矩来改变。因此，可以基于磁化自由层的磁化方向相对于磁化固定层的磁化方向的变化来储存数据。
当第一可变电阻层14和第二可变电阻层24由相变材料制成时，第一可变电阻层14和第二可变电阻层24可以包括基于硫族化物的材料。第一可变电阻层14和第二可变电阻层24可以包括硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)、硒(Se)等或包括其任意组合来作为基于硫族化物的材料。例如，第一可变电阻层14和第二可变电阻层24可以是Ge-Sb-Te(GST)，并且可以是Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4、Ge1Sb4Te7等。第一可变电阻层14和第二可变电阻层24的化学组成比可以通过考虑诸如熔点和结晶温度的性能来确定。此外，第一可变电阻层14和第二可变电阻层24还可以包括诸如碳(C)或氮(N)的杂质。
相变材料在结晶状态下具有低电阻性能，而在非结晶状态下具有高电阻性能。因此，可以通过将相变材料的状态从高电阻非晶态切换到低电阻结晶态的置位操作以及将相变材料的状态从低电阻结晶态切换到高电阻非晶态的复位操作来储存数据。
第一开关层12和第二开关层22可以是选择元件，其根据所施加的电压或电流的大小来控制电流的流动。因此，第一开关层12和第二开关层22可被实现为具有以下特性：当所施加的电压或电流的大小为预定的临界值或更小时，其使电流几乎不流动，而当所施加的电压或电流的大小超过预定的临界值时，使电流与施加的电压或电流的大小基本成比例地快速增大而流动。
第一开关层12和第二开关层22可以是金属绝缘体过渡(MIT)元件，并且包括VO2、NbO2、TiO2、WO2等。第一开关层12和第二开关层22可以是混合离子-电子导电(MIEC)元件，并且包括ZrO2(Y2O3)、Bi2O3-BaO、(La2O3)x(CeO2)1-x等。此外，第一开关层12和第二开关层22可以是双向阈值开关(OST)元件，并且包括基于硫族化物的材料，例如As2Te3、As2或As2Se3、或包括TiO2、Ti4O7、TaO2、Ta2O5、NiO2、HfO2、Ge、Sb、Te等。
]第一下部电极11可以电连接到第一行线10，第一中间电极13可以介于第一开关层12与第一可变电阻层14之间，并且第一上部电极15可以电连接至第一列线16。第二下部电极21可以电连接至第二列线26，第二中间电极23可以介于第二开关层22与第二可变电阻层24之间，并且第二上部电极25可以电连接到第二行线20。
第一下部电极11和第二下部电极21、第一中间电极13和第二中间电极23以及第一上部电极15和第二上部电极25可以包括诸如金属或金属氧化物的导电材料。例如，第一下部电极11和第二下部电极21、第一中间电极13和第二中间电极23以及第一上部电极15和第二上部电极25中的每个可以包括钨(W)、氮化钨(WN)、硅化钨(WSi)、钛(Ti)、氮化钛(WNx)、氮化硅钛(TiSiN)、氮化铝钛(TiAlN)、钽(Ta)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)、碳(C)、碳化硅(SiC)、氮化硅碳(SiCN)、铜(Cu)、锌(Zn)、镍(Ni)、钴(Co)、铅(Pd)、铂(Pt)等，并包括其任意组合。
第一下部电极11和第二下部电极21、第一中间电极13和第二中间电极23以及第一上部电极15和第二上部电极25中的每个可以具有单层结构或多层结构。阻挡层19可以介于第一上部电极15与第一可变电阻层14之间，并且阻挡层29可以介于第二上部电极25与第二可变电阻层24之间。第一下部电极11和第二下部电极21、第一中间电极13和第二中间电极23以及第一上部电极15和第二上部电极25可以具有基本上相同的厚度或不同的厚度。另外，可以对第一存储单元MC1和第二存储单元MC2的配置进行各种修改。例如，可以省略第一存储层D1中的第一下部电极11、第一中间电极13和第一上部电极15中的至少一个，以及可以省略第二存储层D2中的第二下部电极21、第二中间电极23和第二上部电极25中的至少一个。
第一保护层17和第二保护层27用于在电子设备的制造过程中保护存储单元MC1和MC2，并且可以被形成在存储单元MC1和MC2的侧壁上。第一保护层17和第二保护层27可以由非导电材料形成，并且包括氧化物、氮化物、多晶硅等。例如，第一保护层17和第二保护层27可以包括氧化硅(SiOx)、氮化硅(Si3N4)、多晶硅、氮化钛(TiN)、氮化钽(TaN)等，并且包括其任意组合。另外，第一保护层17和第二保护层27中的每个可以设置为单层或多层。
第一绝缘层18和第二绝缘层28可以形成在相邻的存储单元MC1和MC2之间，并且被形成为填充相邻的存储单元MC1和MC2之间的空间。第一绝缘层18和第二绝缘层28可以包括诸如氧化硅(SiO2)的氧化物，包括诸如旋涂涂覆(SOC)层或旋涂电介质(SOD)层的可流动氧化物层，或者包括其任意组合。
根据上述结构，可以根据电流路径来控制第一列线16和第二列线26的重叠率。因此，可以减小存储单元MC1和MC2之间的RC延迟的不相等，并且可以防止过电流流入具有短电流路径的存储单元中。
图7是根据本公开的一个实施例的实现存储器件的微处理器的配置图。
参考图7，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的这一系列过程的任务。微处理器1000可以包括存储单元1010、运算单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是作为处理器寄存器、寄存器等而将数据储存在微处理器1000中的部分。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行以下功能：暂时储存将由运算单元1020对其执行运算的数据、执行运算的结果数据以及用于执行运算的数据被储存的地址。
存储单元1010可以包括根据实施例的上述半导体器件中的一个或更多个。例如，存储单元1010可以包括：在第一方向上延伸的第一列线；在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，该第二列线在第一方向上延伸；在第二方向上延伸的第二行线；以及位于第二行线与第二列线之间的第二存储单元。第一列线和第二列线可以在与第一方向和第二方向交叉的第三方向上彼此重叠，并且属于在第二行线上的电流路径相对较短的区域的第二列线与第一列线的重叠率可以小于属于在第二行线上的电流路径相对较长的区域的第二列线与第一列线的重叠率。因此，可以改善存储单元1010的读取操作特性。由此，可以改善微处理器1000的读取操作特性。
运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、运算单元1020和微处理器1000的外部设备接收信号，可以执行命令的提取、解码和对微处理器1000的信号的输入和输出进行控制，以及可以执行由程序表示的处理。
根据本实施例的微处理器1000可以另外包括高速缓冲存储单元1040，其可以暂时储存要从除存储单元1010之外的外部设备输入或要输出到外部设备的数据。高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图8是根据本公开的一个实施例的实现存储器件的处理器的配置图。
参考图8，处理器1100可以通过包括除微处理器功能以外的各种功能来提高性能并实现多功能，该微处理器执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列处理的任务。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种芯片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施例的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、运算单元1112和控制单元1113。
存储单元1111是作为处理器寄存器、寄存器等而将数据储存在处理器1100中的部分。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行以下功能：暂时储存将由运算单元1112对其执行运算的数据、执行运算的结果数据以及用于执行运算的数据被储存的地址。运算单元1112是在处理器1100中执行运算的部分。运算单元1112可以根据控制单元1113对命令进行解码的结果等来执行四则算术运算、逻辑运算。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、运算单元1112和处理器1100的外部设备接收信号，可以执行命令的提取、解码、对处理器1100的信号的输入和输出进行控制，以及可以执行由程序表示的处理。
高速缓冲存储单元1120是暂时储存数据以补偿在高速运行的核心单元1110与低速运行的外部设备之间的数据处理速度的差异的部分。高速缓冲存储单元1120可以包括主储存部分1121、次级储存部分1122和第三级储存部分1123。通常，高速缓冲存储单元1120包括主储存部分1121和次级储存部分1122，并且在需要高储存容量的情况下可以包括第三级储存部分1123。如情况需要，高速缓冲存储单元1120可以包括增大数量的储存部分。即，可以根据设计而改变包括在高速缓冲存储单元1120中的储存部分的数量。主储存部分1121、次级储存部分1122和第三级储存部分1123储存并区分数据的速度可以相同或不同。在各个储存部分1121、1122和1123的速度不同的情况下，初级储存部分1121的速度可以是最大的。高速缓冲存储单元1120的主储存部分1121、次级储存部分1122和第三级储存部分1123中的至少一个储存部分可以包括根据实施例的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：在第一方向上延伸的第一列线；以及在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，该第二列线在第一方向上延伸；在第二方向上延伸的第二行线，以及位于第二行线与第二列线之间的第二存储单元。第一列线和第二列线可以在与第一方向和第二方向交叉的第三方向上彼此重叠，并且属于在第二行线上的电流路径相对较短的区域的第二列线与第一列线的重叠率可以小于属于在第二行线上的电流路径相对较长的区域的第二列线与第一列线的重叠率。因此，可以改善高速缓冲存储单元1120的读取操作特性。因此，可以改善处理器1100的读取操作特性。
尽管在图6中示出了其中所有主储存部分1121、次级储存部分1122和第三级储存部分1123都被配置在高速缓冲存储单元1120内部的情况，高速缓冲存储单元1120的所有主储存部分1121、次级储存部分1122和第三级储存部分1123也可以被配置在核心单元1110的外部，并且可以补偿在核心单元1110与外部设备之间的数据处理速度的差异。可选地，可以将高速缓冲存储单元1120的主储存部分1121设置在核心单元1110内部，而可以将次级储存部分1122和第三级储存部分1123配置在核心单元1110外部，以增强补偿在数据处理速度上的差异的功能。可选地，主储存部分1121和次级储存部分112可以设置在核心单元1110的内部，而第三级储存部分1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并使数据有效地传输的部分。
根据该实施例的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或可以经由总线接口1130连接。以与核心单元1110的上述配置相同的方式来配置多个核心单元1110。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部分1121可以与多个核心单元1110的数量相对应地配置在每个核心单元1110中，而次级储存部分1122和第三级储存部分1123可以以经由总线接口1130被共享的方式配置在多个核心单元1110的外部。主储存部分1121的处理速度可以大于次级储存部分1122和第三级储存部分1123的处理速度。在另一个实施例中，主储存部分1121和次级储存部分112可以与多个核心单元1110的数量相对应地配置在每个核心单元1110中，而第三级储存部分1123可以以经由总线接口1130被共享的方式配置在多个核心单元1110的外部。
根据该实施例的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其可以以有线或无线方式向外部设备发送数据和从外部设备接收数据；驱动外部存储器件的存储器控制单元1160；以及处理在处理器1100中处理的数据或从外部输入设备输入的数据并将处理后的数据输出到外部接口设备等的介质处理单元1170。此外，处理器1100可以包括多个各种模块和设备。所添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器相似功能的存储器等等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及这两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组访问(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如无需传输线即可发送和接收数据的各种设备等等。
存储器控制单元1160用于管理和处理在处理器1100与根据不同通信标准进行操作的外部储存器件之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(国际个人计算机存储卡协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等的设备。
介质处理单元1170可以处理在处理器1100中处理的数据或者以图像、语音以及其它等形式从外部输入设备输入的数据，并且将数据输出到外部接口设备。介质处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等等。
图9是根据本公开的一个实施例的实现存储器件的系统的配置图。
参考图9，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。该实施例的系统1200可以是使用处理器进行操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等等。
处理器1210可以对输入的命令进行解码，并对储存在系统1200中的数据进行操作、比较等处理，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等等。
主存储器件1220是可以在运行程序时暂时储存、调用和运行来自辅助存储器件1230的程序代码或数据并且即使在切断电源时也可以保存所存储的内容的储存器。主存储器件1220可以包括根据实施例的一个或更多个上述半导体器件。例如，主存储器件1220可以包括：在第一方向上延伸的第一列线；在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，该第二列线在第一方向上延伸；在第二方向上延伸的第二行线；以及位于第二行线与第二列线之间的第二存储单元。第一列线和第二列线可以在与第一方向和第二方向交叉的第三方向上彼此重叠，并且属于在第二行线上的电流路径相对较短的区域的第二列线与第一列线的重叠率可以小于属于在第二行线上的电流路径相对较长的区域的第二列线与第一列线的重叠率。因此，可以改善主存储器件1220的读取操作特性。由此，可以改善系统1200的读取操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，在该易失性存储器中，当切断电源时，所有内容都被擦除。与此不同，主存储器件1220可以不包括根据实施例的半导体器件，而是可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，在该易失性存储器中，当切断电源后，所有内容均被擦除。
辅助存储器件1230是用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施例的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括：在第一方向上延伸的第一列线；在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，该第二列线在第一方向上延伸；在第二方向上延伸的第二行线，以及位于第二行线与第二列线之间的第二存储单元。第一列线和第二列线可以在与第一方向和第二方向交叉的第三方向上彼此重叠，并且属于在第二行线上的电流路径相对较短的区域的第二列线与第一列线的重叠率可以小于属于在第二行线上的电流路径相对较长的区域的第二列线与第一列线的重叠率。因此，可以改善辅助存储器件1230的读取操作特性。由此，可以改善系统1200的读取操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图10的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学元件的激光盘、使用磁性和光学元件两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施例的半导体器件，而是可以包括数据储存系统(参见图10的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学元件的激光光盘、使用磁性和光学元件两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等等。
接口设备1240可以用于执行在该实施例的系统1200与外部设备之间进行的命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组访问(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如无需传输线即可发送和接收数据的各种设备等等。
图10是根据本公开的一个实施例的实现存储器件的数据储存系统的配置图。
参照图10，数据储存系统1300可以包括作为用于储存数据的组件而具有非易失性特性的储存器件1310、控制该储存器件1310的控制器1320、用于与外部设备连接的接口1330以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能盘(DVD)、固态盘(SSD)等，以及可以是卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
储存器件1310可以包括半永久性储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等等。
控制器1320可以控制在储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，该处理器1321用于执行用于处理经由接口1330从数据储存系统1300等的外部输入的命令的操作。
接口1330将执行在数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等设备中使用的接口兼容，或与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(国际个人计算机存储卡协会)、USB(通用串行总线)等的接口兼容，或者与类似于上述接口的接口兼容。接口1330可以与具有彼此不同类型的一个或更多个接口兼容。
暂时储存器件1340可以根据与外部设备、控制器和系统的接口的多样性和高性能来暂时储存数据，以在接口1330与储存器件1310之间有效地传输数据。用于暂时储存数据的暂时储存器件1340可以包括根据实施例的上述半导体器件中的一个或更多个。例如，暂时储存器件1340可以包括：在第一方向上延伸的第一列线；在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，该第二列线在第一方向上延伸；在第二方向上延伸的第二行线；以及位于第二行线与第二列线之间的第二存储单元。第一列线和第二列线可以在与第一方向和第二方向交叉的第三方向上彼此重叠，并且属于在第二行线上的电流路径相对较短的区域的第二列线与第一列线的重叠率可以小于属于在第二行线上的电流路径相对较长的区域的第二列线与第一列线的重叠率。因此，可以改善暂时储存器件1340的读取操作特性。因此，可以改善数据储存系统1300的读取操作特性。
图11是根据本公开的实施例的实现存储器件的存储系统的配置图。
参考图11，存储系统1400可以包括：作为用于储存数据的组件而具有非易失性特性的存储器1410；控制存储器1410的存储器控制器1420；用于与外部设备连接的接口1430等等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡，等等。
用于储存数据的存储器1410可以包括根据实施例的上述半导体器件中的一个或多个。例如，存储器1410可以包括：在第一方向上延伸的第一列线；在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，该第二列线在第一方向上延伸；在第二方向上延伸的第二行线；以及位于第二行线与第二列线之间的第二存储单元。第一列线和第二列线可以在与第一方向和第二方向交叉的第三方向上彼此重叠，并且属于在第二行线上的电流路径相对较短的区域的第二列线与第一列线的重叠率可以小于属于在第二行线上的电流路径相对较长的区域的第二列线与第一列线的重叠率。因此，可以改善存储器1410的读取操作特性。因此，可以改善存储系统1400的读取操作特性。
另外，本实施例的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制在存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，该处理器1421用于执行操作并处理经由接口1430从存储系统1400的外部输入的命令。
接口1430将执行存储系统1400与外部设备之间的命令和数据交换。接口1430可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备中使用的接口兼容，或者与在同上述设备类似的设备中使用的接口兼容。接口1430可以与彼此不同类型的一个或更多个接口兼容。
该实施例的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储器控制器和存储器系统的接口的多样化和高性能而在接口1430与存储器1410之间有效地传输数据。用于暂时储存数据的缓冲存储器1440可以包括根据实施例的上述半导体器件中的一个或更多个。例如，缓冲存储器1440可以包括：在第一方向上延伸的第一列线；在与第一方向交叉的第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线，该第二列线在第一方向上延伸；在第二方向上延伸的第二行线；以及位于第二行线与第二列线之间的第二存储单元。第一列线和第二列线可以在与第一方向和第二方向交叉的第三方向上彼此重叠，并且属于在第二行线上的电流路径相对较短的区域的第二列线与第一列线的重叠率可以小于属于在第二行线上的电流路径相对较长的区域的第二列线与第一列线的重叠率。因此，可以改善缓冲存储器1440的读取操作特性。由此，可以改善存储系统1400的读取操作特性。
此外，本实施例的缓冲存储器1440还可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等以及具有非易失性特征的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施例的半导体器件，但是可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
在根据本公开的电子设备中，可以改善存储单元的操作特性和可靠性。
本文中已经公开了示例性实施例，并且尽管采用了特定术语，但是仅在一般和描述性意义上使用和解释它们，而不是出于限制的目的。在某些情况下，对于本申请的本领域普通技术人员来说显而易见的是：除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中所阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (19)

1.一种包括半导体存储器的电子设备，
其中，所述半导体存储器包括：
第一列线，其在第一方向上延伸；
第一行线，其在与所述第一方向交叉的第二方向上延伸；
第一存储单元，其位于所述第一行线与所述第一列线之间；
第二列线，其电连接至所述第一列线，所述第二列线在所述第一方向上延伸；
第二行线，其在所述第二方向上延伸；以及
第二存储单元，其位于所述第二行线与所述第二列线之间，
其中，所述第一列线和所述第二列线在与所述第一方向和所述第二方向交叉的第三方向上彼此重叠，
其中，第一个第二列线属于如下区域：在该区域中所述第二行线上的电流路径比在第二个第二列线所属的区域中所述第二行线上的电流路径短，以及
其中，所述第一个第二列线与第一个第一列线的重叠率小于所述第二个第二列线与第二个第一列线的重叠率。
2.根据权利要求1所述的电子设备，其中，第一区域至第n区域沿着所述第二方向顺序地被限定，以及随着从所述第n区域接近所述第一区域，所述第一列线和所述第二列线的重叠率减小，
其中，n是2或更大的整数。
3.根据权利要求2所述的电子设备，其中，所述第二列线在所述第一区域至所述第n区域的每个区域中以第一距离布置。
4.根据权利要求3所述的电子设备，其中，所述第二列线在所述第一区域至所述第n区域之间的边界处以比所述第一距离宽的第二距离布置。
5.根据权利要求1所述的电子设备，还包括：
行电路；以及
接触插塞，其电连接所述行电路和所述第二行线，
其中，所述第一个第二列线所属的区域比所述第二个第二列线所属的区域更靠近所述接触插塞。
6.根据权利要求1所述的电子设备，其中，所述第一行线、所述第一列线、所述第二列线和所述第二行线被顺序地层叠。
7.根据权利要求1所述的电子设备，其中，所述第二行线、所述第二列线、所述第一列线和所述第一行线被顺序地层叠。
8.根据权利要求1所述的电子设备，其中，所述第一列线和所述第二列线在所述第二方向上具有大致相同的宽度。
9.一种包括半导体存储器的电子设备，
其中，所述半导体存储器包括：
第一列线，其在第一方向上延伸；
第一行线，其在与所述第一方向交叉的第二方向上延伸；
第一存储单元，其位于所述第一行线与所述第一列线之间；
第二列线，其电连接至所述第一列线，所述第二列线在所述第一方向上延伸；
第二行线，其在所述第二方向上延伸；以及
第二存储单元，其位于所述第二行线与所述第二列线之间，
其中，所述第一存储单元和所述第二存储单元在与所述第一方向和所述第二方向交叉的第三方向上彼此重叠，
其中，第一个第二存储单元属于如下区域：在该区域中所述第二行线上的电流路径比在第二个第二存储单元所属的区域中所述第二行线上的电流路径短，以及
其中，所述第一个第二存储单元与第一个第一存储单元的重叠率小于所述第二个第二存储单元与第二个第一存储单元的重叠率。
10.根据权利要求9所述的电子设备，其中，第一区域至第n区域沿着所述第二方向顺序地被限定，以及随着从所述第n区域接近所述第一区域，所述第一存储单元和所述第二存储单元的重叠率减小，
其中，n是2或更大的整数。
11.根据权利要求10所述的电子设备，其中，所述第二列线在所述第一区域至所述第n区域的每个中以第一距离布置。
12.根据权利要求11所述的电子设备，其中，所述第二列线在所述第一区域至所述第n区域之间的边界处以比所述第一距离宽的第二距离布置。
13.根据权利要求9所述的电子设备，还包括：
行电路；以及
接触插塞，其电连接所述行电路和所述第二行线，
其中，所述第一个第二存储单元所属的区域比所述第二个第二存储单元所属的区域更靠近所述接触插塞。
14.根据权利要求9所述的电子设备，其中，所述第一行线、所述第一列线、所述第二列线和所述第二行线被顺序地层叠。
15.根据权利要求9所述的电子设备，其中，所述第二行线、所述第二列线、所述第一列线和所述第一行线被顺序地层叠。
16.根据权利要求9所述的电子设备，其中，所述第一列线和所述第二列线在所述第二方向上具有大致相同的宽度。
17.一种包括半导体存储器的电子设备，
其中，所述半导体存储器包括：
第一列线，其在第一方向上延伸；
第一行线，其在与所述第一方向交叉的第二方向上延伸；
第一存储单元，其位于所述第一行线与所述第一列线之间；
第二列线，其电连接至所述第一列线，所述第二列线在所述第一方向上延伸；
第二行线，其在所述第二方向上延伸；以及
第二存储单元，其位于所述第二行线与所述第二列线之间，
其中，所述第一列线和所述第二列线在与所述第一方向和所述第二方向交叉的第三方向上彼此重叠，
其中，第一区域至第n区域基于电流路径的长度来限定，
其中，属于所述第一区域的第一列线和第二列线的重叠率小于属于第n区域的第一列线和第二列线的重叠率，所述第一区域中的所述电流路径相对于所述第n区域的电流路径短，
其中，n为2或更大的整数。
18.根据权利要求17所述的电子设备，其中，所述第一区域至所述第n区域沿着所述第二方向顺序地被限定。
19.根据权利要求17所述的电子设备，其中，所述第一区域至所述第n区域沿所述第一方向顺序地被限定。
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