KR101685022B1 - 하부 전극을 갖는 비 휘발성 메모리 소자 - Google Patents

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Abstract

기판 상에 하부(lower part) 및 상부(upper part)를 갖는 하부 전극이 배치된다. 상기 하부 전극의 하부(lower part)의 측벽 상에 도전성 스페이서가 배치된다. 상기 도전성 스페이서의 상면 및 상기 하부 전극의 상부(upper part)의 측벽 상에 질화 스페이서가 배치된다. 상기 하부 전극의 상부(upper part) 및 상기 질화 스페이서 상에 저항 변화 체(resistance changeable element)가 배치된다. 상기 하부 전극의 상부(upper part)는 질소를 함유한다.

Description

하부 전극을 갖는 비 휘발성 메모리 소자{Non-volatile memory device having bottom electrode}
본 발명은 저항 변화 체(resistance changeable element) 및 하부 전극을 갖는 반도체 소자에 관한 것이다.
비 휘발성 메모리 소자의 크기를 축소하고 성능을 개선하기 위하여, 하부 전극의 크기를 축소하기 위한 여러 가지 방법들이 연구되고 있다.
본 발명이 해결하려는 과제는, 하부 전극의 전류 구동능력을 개선할 수 있는 비 휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는, 하부 전극의 전류 구동능력을 개선할 수 있는 비 휘발성 메모리 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하려는 또 다른 과제는, 하부 전극의 전류 구동능력을 개선할 수 있는 비 휘발성 메모리 소자를 채택하는 전자장치(electronic system)를 제공하는 데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명의 실시 예들은, 비 휘발성 메모리 소자(non-volatile memory device)를 제공한다. 이 소자는 기판 상에 하부(lower part) 및 상부(upper part)를 갖는 하부 전극을 포함한다. 상기 하부 전극의 하부(lower part)의 측벽 상에 도전성 스페이서가 배치된다. 상기 도전성 스페이서의 상면 및 상기 하부 전극의 상부(upper part)의 측벽 상에 질화 스페이서가 배치된다. 상기 하부 전극의 상부(upper part) 및 상기 질화 스페이서 상에 저항 변화 체(resistance changeable element)가 배치된다. 상기 하부 전극의 상부(upper part)는 질소를 함유한다.
몇몇 실시 예에서, 상기 질화 스페이서는 상기 도전성 스페이서가 질화된 물질을 포함할 수 있다. 상기 질화 스페이서는 상기 도전성 스페이서와 자기 정렬(self aligned)될 수 있다. 상기 도전성 스페이서는 실리콘을 포함할 수 있다. 상기 질화 스페이서는 실리콘 질화물을 포함할 수 있다.
다른 실시 예에서, 상기 하부 전극의 상부(upper part)의 상부 표면(top surface)은 상기 질화 스페이서의 상부 표면보다 낮을 수 있다. 상기 저항 변화 체는 상기 하부 전극의 상부(upper part)의 상부 표면 및 상기 질화 스페이서의 측면과 접촉될 수 있다.
또 다른 실시 예에서, 상기 질화 스페이서의 상부 표면(top surface)은 상기 하부 전극의 상부(upper part)의 상부 표면보다 낮을 수 있다.
또 다른 실시 예에서, 상기 하부 전극의 하부(lower part) 및 상기 도전성 스페이서 사이에 금속 실리사이드 막이 배치될 수 있다. 상기 금속 실리사이드 막 상에 금속 실리사이드 질화 막이 형성될 수 있다. 상기 금속 실리사이드 질화 막은 상기 질화 스페이서 및 상기 하부 전극의 상부(upper part) 사이에 제공될 수 있다.
또 다른 실시 예에서, 상기 저항 변화 체 하에 코어 막이 배치될 수 있다. 이 경우에, 상기 하부 전극은 상기 코어 막의 측벽 및 바닥을 덮을 수 있다.
또 다른 실시 예에서, 상기 코어 막 상에 상기 코어 막과 자기 정렬된 코어 질화 막이 배치될 수 있다. 상기 코어 질화막은 상기 하부 전극의 상부(upper part)의 측벽을 덮을 수 있다.
또 다른 실시 예에서, 상기 기판 상에 컨택 홀을 갖는 하부 절연 막이 배치될 수 있다. 상기 하부 전극, 상기 도전성 스페이서 및 상기 질화 스페이서는 상기 컨택 홀 내에 컨파인(confined)될 수 있다.
또 다른 실시 예에서, 상기 기판 상에 다이오드가 배치될 수 있다. 상기 하부 전극 및 상기 도전성 스페이서는 상기 다이오드 상에 형성될 수 있다.
또 다른 실시 예에서, 상기 다이오드는 제1 다이오드 패턴 및 상기 제1 다이오드 패턴 상의 제2 다이오드 패턴을 포함할 수 있다. 상기 도전성 스페이서는 상기 제2 다이오드 패턴과 접촉될 수 있다. 상기 제2 다이오드 패턴 및 상기 도전성 스페이서는 동일한 도전형의 반도체 막을 포함할 수 있다.
또 다른 실시 예에서, 상기 제2 다이오드 패턴 및 상기 도전성 스페이서는 P형 실리콘 막을 포함할 수 있다.
또 다른 실시 예에서, 상기 도전성 스페이서는 상기 하부 전극 및 상기 제2 다이오드 패턴 사이에 신장될 수 있다.
또 다른 실시 예에서, 상기 하부 전극의 상부(upper part)와 상기 하부 전극의 하부(lower part)는 동일한 물질을 포함할 수 있다.
또 다른 실시 예에서, 상기 하부 전극의 하부는 상기 하부 전극의 상부보다 적은 양의 질소를 포함할 수 있다.
또한, 본 발명의 실시 예들은, 다른 비 휘발성 메모리 소자(non-volatile memory device)를 제공한다. 이 소자는 기판 상의 제1 다이오드 패턴을 포함한다. 상기 제1 다이오드 패턴 상에 제2 다이오드 패턴이 배치된다. 상기 제2 다이오드 패턴 상에 하부 전극이 배치된다. 상기 제2 다이오드 패턴 상에 형성되고 상기 하부 전극의 측벽을 덮는 도전성 스페이서가 제공된다. 상기 도전성 스페이서 상에 형성되고 상기 하부 전극의 측벽에 인접한 질화 스페이서가 제공된다. 상기 도전성 스페이서 및 상기 하부 전극 사이에 금속 실리사이드 막이 배치된다. 상기 질화 스페이서 및 상기 하부 전극 사이에 금속 실리사이드 질화 막이 제공된다. 상기 금속 실리사이드 질화 막은 상기 금속 실리사이드 막 상에 형성된다. 상기 하부 전극, 상기 금속 실리사이드 질화 막 및 상기 질화 스페이서 상에 저항 변화 체(resistance changeable element)가 배치된다. 상기 금속 실리사이드 막은 상기 제2 다이오드 패턴과 접촉한다.
다른 실시 예에서, 상기 금속 실리사이드 막은 상기 하부 전극 및 상기 제2 다이오드 패턴 사이에 신장될 수 있다. 상기 금속 실리사이드 막의 바닥 면은 상기 제2 다이오드 패턴의 상부 표면보다 낮을 수 있다.
또 다른 실시 예에서, 상기 도전성 스페이서는 상기 제2 다이오드 패턴과 접촉될 수 있다. 상기 도전성 스페이서는 상기 제2 다이오드 패턴과 동일한 도전형의 반도체 막을 포함할 수 있다.
이에 더하여, 본 발명의 실시 예들은, 전자장치(electronic system)를 제공한다. 이 장치는 마이크로프로세서(microprocessor) 및 상기 마이크로프로세서에 인접하고 전기적으로 접속된 비 휘발성 메모리 소자(non-volatile memory device)를 포함한다. 상기 비 휘발성 메모리 소자는 기판 상에 하부(lower part) 및 상부(upper part)를 갖는 하부 전극을 포함한다. 상기 하부 전극의 하부(lower part)의 측벽 상에 도전성 스페이서가 배치된다. 상기 도전성 스페이서의 상면 및 상기 하부 전극의 상부(upper part)의 측벽 상에 질화 스페이서가 배치된다. 상기 하부 전극의 상부(upper part) 및 상기 질화 스페이서 상에 저항 변화 체(resistance changeable element)가 배치된다. 상기 하부 전극의 상부(upper part)는 질소를 함유한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의하면, 하부 전극의 측벽을 덮는 도전성 스페이서 및 질화 스페이서가 제공된다. 상기 도전성 스페이서는 다이오드 및 상기 하부 전극 사이의 전기적 접속 경로를 확장하는 역할을 할 수 있다. 상기 질화 스페이서는 저항 변화 체 및 상기 도전성 스페이서 사이를 전기적으로 절연하는 역할을 할 수 있다. 결과적으로, 상기 하부 전극 및 상기 저항 변화 체 사이의 접촉 면적을 최소화 하면서 상기 하부 전극의 전류 구동능력을 극대화 할 수 있다.
도 1은 본 발명 기술적 사상의 제1 실시 예에 따른 비 휘발성 메모리 소자를 설명하기 위한 레이아웃이다.
도 2는 도 1의 절단선 I-I' 따라 취해진 단면도이다.
도 3은 도 2의 일부 구성요소들의 결합관계를 성명하기 위한 부분 레이아웃이다.
도 4 내지 도 16은 본 발명 기술적 사상의 제2 실시 예들에 따른 비 휘발성 메모리 소자를 설명하기 위한 단면도들 및 부분 레이아웃이다.
도 17 내지 도 19는 본 발명 기술적 사상의 제3 실시 예들에 따른 비 휘발성 메모리 소자를 설명하기 위한 단면도들이다.
도 20 내지 도 25는 본 발명 기술적 사상의 제4 실시 예에 따른 비 휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 26 내지 도 31은 본 발명 기술적 사상의 제5 실시 예에 따른 비 휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 32는 본 발명 기술적 사상의 제6 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 33은 본 발명 기술적 사상의 제7 실시 예에 따른 전자 장치의 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[ 실시예 1]
도 1은 본 발명 기술적 사상의 제1 실시 예에 따른 비 휘발성 메모리 소자를 설명하기 위한 레이아웃이고, 도 2는 도 1의 절단선 I-I' 따라 취해진 단면도이며, 도 3은 도 2의 일부 구성요소들의 결합관계를 성명하기 위한 부분 레이아웃이다.
도 1을 참조하면, 서로 평행한 워드 라인들(WL; 25) 상에 비트 라인들(BL; 63)이 제공될 수 있다. 상기 비트 라인들(BL; 63)은 상기 워드 라인들(WL; 25)을 가로지르도록 배치될 수 있다. 상기 워드 라인들(WL; 25) 및 상기 비트 라인들(BL; 63)의 교차점들에 메모리 셀들(33, 35N, 41N, 43N, 55)이 배치될 수 있다.
도 2를 참조하면, 반도체 기판(21) 상의 소정 영역에 활성 영역(22)을 한정하는 소자 분리 막(23)이 배치될 수 있다. 상기 활성 영역(22) 내에 워드 라인(WL; 25)이 배치될 수 있다. 상기 워드 라인(WL; 25) 및 상기 소자 분리 막(23) 상에 식각 저지 막(27) 및 하부 절연 막(29)이 차례로 적층될 수 있다. 상기 하부 절연 막(29) 및 상기 식각 저지 막(27)을 관통하여 상기 워드 라인(WL; 25)을 부분적으로 노출하는 컨택 홀(29H)이 배치될 수 있다. 상기 컨택 홀(29H)의 측벽에 절연 스페이서(29S)가 배치될 수 있다. 상기 컨택 홀(29H) 내에 다이오드(33)가 배치될 수 있다. 상기 다이오드(33)는 제1 다이오드 패턴(31) 및 제2 다이오드 패턴(32)을 포함할 수 있다.
상기 다이오드(33) 상에 도전성 스페이서(35), 금속 실리사이드 막(41) 및 하부 전극(43, 43N)이 배치될 수 있다. 상기 도전성 스페이서(35) 상에 질화 스페이서(35N)가 배치될 수 있으며, 상기 금속 실리사이드 막(41) 상에 금속 실리사이드 질화 막(41N)이 배치될 수 있다. 상기 하부 전극(43, 43N)은 하부(lower part; 43) 및 상기 하부(43) 상의 상부(upper part; 43N)를 포함할 수 있다. 상기 상부(43N), 상기 금속 실리사이드 질화 막(41N) 및 상기 질화 스페이서(35N) 상에 저항 변화 체(55)가 배치될 수 있다. 상기 저항 변화 체(55)는 상기 컨택 홀(29H)을 채울 수 있다. 상기 저항 변화 체(55) 상에 상부 전극(top electrode; TE; 61)이 배치될 수 있다. 상기 하부 절연 막(29) 상에 상기 상부 전극(TE; 61)과 접속된 비트 라인(BL; 63)이 배치될 수 있다.
상기 반도체 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼일 수 있다. 상기 소자 분리 막(23)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합 막을 포함할 수 있다. 상기 식각 저지 막(27)은 상기 하부 절연 막(29)에 대하여 식각 선택 비를 갖는 절연 막을 포함할 수 있다. 예를 들면, 상기 하부 절연 막(29)은 실리콘 산화 막 일수 있으며, 상기 식각 저지 막(27)은 실리콘 질화 막일 수 있다. 상기 절연 스페이서(29S)는 상기 컨택 홀(29H)의 직경을 축소하는 역할을 할 수 있으며, 상기 절연 스페이서(29S)는 상기 컨택 홀(29H)의 측벽을 보호하는 역할을 할 수 있다. 상기 절연 스페이서(29S)는 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합 막을 포함할 수 있다.
상기 제1 다이오드 패턴(31)은 상기 워드 라인(WL; 25) 및 상기 제2 다이오드 패턴(32) 사이에 배치될 수 있다. 상기 제1 다이오드 패턴(31)은 상기 워드 라인(WL; 25)에 접촉될 수 있다. 상기 제1 다이오드 패턴(31)은 제1 도전형 반도체 막일 수 있으며, 상기 제2 다이오드 패턴(32)은 제2 도전형 반도체 막일 수 있다. 상기 제1 도전형이 N형일 경우 상기 제2 도전형은 P형일 수 있으며, 상기 제1 도전형이 P형일 경우 상기 제2 도전형은 N형일 수 있다. 예를 들면, 상기 반도체 기판(21)은 P형 실리콘 기판일 수 있으며, 상기 워드 라인(WL; 25)은 N형 실리콘 막일 수 있고, 상기 제1 다이오드 패턴(31)은 N형 실리콘 막일 수 있으며, 상기 제2 다이오드 패턴(32)은 P형 실리콘 막일 수 있다.
상기 하부 전극(43, 43N), 상기 금속 실리사이드 막(41), 상기 금속 실리사이드 질화 막(41N), 상기 도전성 스페이서(35), 상기 질화 스페이서(35N), 및 상기 저항 변화 체(55)는 상기 컨택 홀(29H)에 컨파인드(confined)될 수 있다. 상기 질화 스페이서(35N)는 상기 도전성 스페이서(35)에 자기 정렬(self aligned)될 수 있으며, 상기 금속 실리사이드 질화 막(41N)은 상기 금속 실리사이드 막(41)에 자기 정렬될 수 있고, 상기 상부(43N)는 상기 하부(43)에 자기 정렬될 수 있다. 상기 하부 전극(43, 43N), 상기 금속 실리사이드 막(41), 및 상기 금속 실리사이드 질화 막(41N)은 하부 전극 구조체(bottom electrode contact; BEC)를 구성할 수 있다.
상기 도전성 스페이서(35)는 상기 컨택 홀(29H)의 측벽을 덮을 수 있다. 상기 도전성 스페이서(35)는 상기 제2 다이오드 패턴(32)과 접촉될 수 있다. 상기 도전성 스페이서(35)는 제2 도전형 반도체 막일 수 있다. 즉, 상기 도전성 스페이서(35)는 상기 제2 다이오드 패턴(32)과 동일한 도전형의 반도체 막을 포함할 수 있다. 예를 들면, 상기 제2 다이오드 패턴(32)이 P형 실리콘 막인 경우, 상기 도전성 스페이서(35) 또한 P형 실리콘 막일 수 있다. 상기 금속 실리사이드 막(41)은 상기 하부(43)의 측벽 및 바닥을 덮을 수 있다. 상기 금속 실리사이드 막(41)은 상기 하부(43) 및 상기 도전성 스페이서(35) 사이에 개재될 수 있다. 상기 금속 실리사이드 막(41)은 상기 도전성 스페이서(35) 및 상기 제2 다이오드 패턴(32)에 접촉될 수 있다. 상기 금속 실리사이드 막(41)의 바닥은 상기 제2 다이오드 패턴(32)의 상부 표면보다 낮은 레벨에 형성될 수 있다.
상기 하부(43)는 Ti막, TiN막, TiAlN막, TiSiN막, TiCN막, Ta막, TaN막, TaAlN막, TaSiN막, TaCN막, Co막, CoSiN막, W막, WN막, WSiN막, Ni막, NiSi막, C막, CN막, 또는 이들의 조합 막을 포함할 수 있다. 상기 금속 실리사이드 막(41)은 TiSi막, TaSi막, CoSi막, NiSi막, WSi막, 또는 이들의 조합 막을 포함할 수 있다. 상기 질화 스페이서(35N)는 상기 도전성 스페이서(35)의 질화물일 수 있다. 예를 들면, 상기 도전성 스페이서(35)가 실리콘 막인 경우, 상기 질화 스페이서(35N)는 실리콘 질화 막일 수 있다. 상기 금속 실리사이드 질화 막(41N)은 상기 금속 실리사이드 막(41)의 질화물일 수 있다. 상기 금속 실리사이드 질화 막(41N)은 TiSiN막, TaSiN막, CoSiN막, NiSiN막, WSiN막, 또는 이들의 조합 막을 포함할 수 있다. 상기 상부(43N)는 상기 하부(43)의 질화물일 수 있다. 상기 상부(43N)는 질소 강화 전극(N rich electrode)일 수 있다. 상기 상부(43N)는 상기 하부(43)보다 많은 양의 질소를 포함할 수 있다. 바꾸어 말하면, 상기 하부 전극(43, 43N)의 상기 하부(43)는 상기 하부 전극(43, 43N)의 상기 상부(43N)보다 적은 양의 질소를 포함할 수 있다. 상기 상부(43N)는 TiN막, TiAlN막, TiSiN막, TiCN막, TaN막, TaAlN막, TaSiN막, TaCN막, CoN막, CoSiN막, WN막, WSiN막, NiN막, NiSiN막, CN막, 또는 이들의 조합 막을 포함할 수 있다.
상기 금속 실리사이드 막(41)은 상기 제2 다이오드 패턴(32) 및 상기 하부(43) 사이에 오믹 컨택(ohmic contact)의 역할을 할 수 있다. 또한, 상기 금속 실리사이드 막(41)은 상기 도전성 스페이서(35) 및 상기 하부(43) 사이에 오믹 컨택(ohmic contact)의 역할을 할 수 있다. 결과적으로, 상기 하부 전극(43, 43N)은 상기 금속 실리사이드 막(41)을 경유하여 상기 제2 다이오드 패턴(32)에 전기적으로 접속될 수 있으며, 상기 하부 전극(43, 43N)은 상기 금속 실리사이드 막(41) 및 상기 도전성 스페이서(35)를 경유하여 상기 제2 다이오드 패턴(32)에 전기적으로 접속될 수 있다. 상기 하부(43)의 측벽은 상기 도전성 스페이서(35)와 중첩될 수 있다. 상기 하부(43) 및 상기 도전성 스페이서(35)의 중첩 길이는 상기 하부(43)의 직경보다 클 수 있다. 이에 따라, 상기 하부 전극(43, 43N) 및 상기 제2 다이오드 패턴(32) 사이의 전류 구동능력은 현저히 증가될 수 있다.
상기 저항 변화 체(55)는 상기 상부(43N) 및 상기 금속 실리사이드 질화 막(41N)에 접촉될 수 있다. 상기 저항 변화 체(55)는 상변화 물질 막, 전이 금속 산화 막(transition metal oxide; TMO), 고체 전해질 막(solid electrolyte layer), 또는 폴리머 막을 포함할 수 있다. 예를 들면, 상기 저항 변화 체(55)는 GeSbTe 막, GeTeAs 막, SnTeSn 막, GeTe 막, SbTe 막, SeTeSn 막, GeTeSe 막, SbSeBi 막, GeBiTe 막, GeTeTi 막, InSe 막, GaTeSe 막, InSbTe 막, 또는 이들의 조합 막과 같은 상변화 물질 막을 포함할 수 있다. 나아가서, 상기 저항 변화 체(55)는 상기 상변화 물질 막에 C, Si, O, 또는 N이 첨가된 물질 막을 포함할 수 있다.
다른 실시 예에서, 상기 금속 실리사이드 막(41) 및 상기 금속 실리사이드 질화 막(41N)은 생략될 수 있다.
상기 상부 전극(TE; 61)은 상기 저항 변화 체(55)에 접촉될 수 있다. 상기 상부 전극(TE; 61)은 TiN막과 같은 금속 막을 포함할 수 있다. 상기 비트 라인(BL; 63)은 상기 상부 전극(TE; 61)에 접촉될 수 있다. 상기 비트 라인(BL; 63)은 금속 막을 포함할 수 있다. 몇몇 실시 예에서, 상기 상부 전극(TE; 61)은 생략될 수 있다.
도 3을 참조하면, 상기 질화 스페이서(35N)는 상기 하부 전극(43, 43N)의 상기 상부(43N)를 둘러싸도록 배치될 수 있다. 상기 금속 실리사이드 질화 막(41N)은 상기 질화 스페이서(35N) 및 상기 상부(43N) 사이에 개재될 수 있다. 상기 저항 변화 체(55)는 상기 상부(43N), 상기 금속 실리사이드 질화 막(41N) 및 상기 질화 스페이서(35N)를 덮을 수 있다. 상기 질화 스페이서(35N)는 절연 막의 역할을 할 수 있다.
[ 실시예 2]
도 4 내지 도 16은 본 발명 기술적 사상의 제2 실시 예들에 따른 비 휘발성 메모리 소자를 설명하기 위한 단면도들 및 부분 레이아웃이다.
도 4를 참조하면, 하부 전극(43, 43N)의 하부(lower part; 43)는 도전성 스페이서(35) 및 제2 다이오드 패턴(32)에 접촉될 수 있다. 상기 하부(43) 상에 상부(upper part; 43N)가 배치될 수 있으며, 상기 도전성 스페이서(35) 상에 질화 스페이서(35N)가 배치될 수 있다. 상기 질화 스페이서(35N) 및 상기 상부(43N)는 서로 접촉될 수 있다. 상기 상부(43N)는 질소 강화 전극(N rich electrode)일 수 있다.
도 5는 도 4의 상기 질화 스페이서(35N), 상기 하부 전극(43, 43N)의 상기 상부(43N), 및 상기 저항 변화 체(55)의 결합관계를 보여주는 부분레이아웃이다. 도 5를 참조하면, 상기 질화 스페이서(35N)는 상기 상부(43N)를 둘러싸도록 배치될 수 있다. 상기 저항 변화 체(55)는 상기 상부(43N) 및 상기 질화 스페이서(35N)를 덮을 수 있다. 상기 질화 스페이서(35N)는 절연 막의 역할을 할 수 있다.
도 6을 참조하면, 도전성 스페이서(35)는 하부(43)의 측벽 및 바닥을 덮도록 배치될 수 있다. 상기 하부(43)는 상기 도전성 스페이서(35)를 경유하여 제2 다이오드 패턴(32)에 전기적으로 접속될 수 있다. 상기 도전성 스페이서(35)는 상기 제2 다이오드 패턴(32)에 접촉될 수 있다.
도 7을 참조하면, 하부 전극(43A, 43N), 코어 막(36), 코어 질화 막(36N), 도전성 스페이서(35), 및 질화 스페이서(35N)가 제공될 수 있다. 상기 하부 전극(43A, 43N)의 하부(43A)는 상기 코어 막(36)의 측벽 및 바닥을 덮을 수 있다. 상기 도전성 스페이서(35)는 상기 하부(43A) 및 절연 스페이서(29S) 사이에 개재될 수 있다. 상기 코어 막(36) 상에 상기 코어 질화 막(36N)이 형성될 수 있으며, 상기 하부(43A) 상에 상부(43N)가 형성될 수 있고, 상기 도전성 스페이서(35) 상에 상기 질화 스페이서(35N)가 형성될 수 있다. 상기 코어 막(36)은 실리콘 막을 포함할 수 있다. 이 경우에, 상기 코어 질화 막(36N)은 실리콘 질화 막일 수 있다.
도 8은 도 7의 상기 코어 질화 막(36N), 상기 질화 스페이서(35N), 상기 하부 전극(43A, 43N)의 상기 상부(43N), 및 상기 저항 변화 체(55)의 결합관계를 보여주는 부분레이아웃이다. 도 8을 참조하면, 상기 하부 전극(43A, 43N)의 상기 상부(43N)는 상기 코어 질화 막(36N)을 둘러싸도록 배치될 수 있다. 상기 상부(43N)는 상기 코어 질화 막(36N) 및 상기 질화 스페이서(35N) 사이에 개재될 수 있다. 상기 상부(43N)는 사각 링 모양일 수 있다. 다른 실시 예에서, 상기 상부(43N)는 원형 링 모양일 수 있다.
도 9를 참조하면, 제2 다이오드 패턴(32) 및 하부 절연 막(29)의 상부 표면들은 실질적으로 동일 레벨을 갖도록 평탄화될 수 있다. 상기 제2 다이오드 패턴(32) 및 상기 하부 절연 막(29) 상에 상부 절연 막(59)이 배치될 수 있다. 상기 상부 절연 막(59)을 관통하여 상기 제2 다이오드 패턴(32)에 접촉된 도전성 스페이서(35)가 배치될 수 있다. 상기 도전성 스페이서(35)의 측벽 상에 하부 전극(43B, 43N)의 하부(lower part; 43B)가 배치될 수 있다. 상기 하부(43B)의 측벽 상에 갭 필 막(gap fill layer; 37)이 배치될 수 있다. 상기 도전성 스페이서(35) 상에 질화 스페이서(35N)가 배치될 수 있으며, 상기 하부 전극(43B, 43N)의 상기 하부(43B) 상에 상부(upper part; 43N)가 배치될 수 있고, 상기 갭 필 막(37) 상에 갭 필 질화 막(37N)이 배치될 수 있다. 상기 상부(43N), 상기 질화 스페이서(35N) 및 상기 갭 필 질화 막(37N) 상에 저항 변화 체(55)가 배치될 수 있다. 상기 저항 변화 체(55) 상에 상부 전극(TE; 61) 및 비트 라인(BL; 63)이 배치될 수 있다.
상기 도전성 스페이서(35)는 상기 하부(43B)의 바닥에 신장될 수 있다. 상기 도전성 스페이서(35)는 상기 갭 필 막(37)과 접촉될 수 있다. 상기 갭 필 막(37)은 상기 제2 다이오드 패턴(32)에 접촉될 수 있다. 상기 갭 필 막(37)은 상기 제2 다이오드 패턴(32)과 동일한 도전 형의 반도체 막을 포함할 수 있다. 예를 들면, 상기 갭 필 막(37)은 P형 실리콘 막일 수 있다. 상기 갭 필 질화 막(37N)은 상기 갭 필 막(37)의 질화 막일 수 있다. 상기 갭 필 질화 막(37N)은 실리콘 질화 막일 수 있다. 상기 상부 절연 막(59), 상기 질화 스페이서(35N), 상기 상부(43N), 및 상기 갭 필 질화 막(37N)의 상부 표면들은 실질적으로 동일한 레벨을 갖도록 평탄화될 수 있다.
도 10은 도 9의 상기 갭 필 질화 막(37N), 상기 질화 스페이서(35N), 상기 하부 전극(43B, 43N)의 상기 상부(43N), 및 상기 저항 변화 체(55)의 결합관계를 보여주는 부분레이아웃이다. 도 10을 참조하면, 상기 상부(43N)는 바아(bar) 모양일 수 있다. 상기 상부(43N)는 상기 질화 스페이서(35N) 및 상기 갭 필 질화 막(37N) 사이에 배치될 수 있다. 상기 저항 변화 체(55)는 상기 질화 스페이서(35N), 상기 상부(43N) 및 상기 갭 필 질화 막(37N) 상을 덮을 수 있다. 상기 저항 변화 체(55)는 라인(line) 모양일 수 있다.
도 11을 참조하면, 상부 절연 패턴(69)이 제공될 수 있다. 상기 상부 절연 패턴(69)은 저항 변화 체(55), 하부 전극(43, 43N), 금속 실리사이드 질화 막(41N), 금속 실리사이드 막(41), 질화 스페이서(35N), 도전성 스페이서(35), 절연 스페이서(29S), 및 하부 절연 막(29)을 패터닝하여 형성된 트렌치를 채울 수 있다. 상기 상부 절연 패턴(69)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합 막은 포함할 수 있다.
도 12는 도 11의 상기 상부 절연 패턴(69), 상기 질화 스페이서(35N), 상기 하부 전극(43, 43N)의 상부(43N), 및 상기 저항 변화 체(55)의 결합관계를 보여주는 부분레이아웃이다. 도 12를 참조하면, 상기 하부 전극(43, 43N)의 상부(upper part; 43N)는 상기 상부 절연 패턴(69)에 접촉될 수 있다. 상기 상부(43N)는 상기 금속 실리사이드 질화 막(41N) 및 상기 상부 절연 패턴(69)에 의하여 둘러싸일 수 있다. 상기 질화 스페이서(35N) 및 상기 금속 실리사이드 질화 막(41N)의 측벽들은 상기 상부 절연 패턴(69)에 접촉될 수 있다.
도 13을 참조하면, 저항 변화 체(55), 하부 전극(43A, 43N), 코어 질화 막(36N), 코어 막(36), 질화 스페이서(35N), 도전성 스페이서(35), 절연 스페이서(29S), 및 하부 절연 막(29)을 패터닝하여 형성된 트렌치를 채우는 상부 절연 패턴(69)이 제공될 수 있다.
도 14는 도 13의 상기 상부 절연 패턴(69), 상기 코어 질화 막(36N), 상기 질화 스페이서(35N), 상기 하부 전극(43A, 43N)의 상부(43N), 및 상기 저항 변화 체(55)의 결합관계를 보여주는 부분레이아웃이다. 도 14를 참조하면, 상기 코어 질화 막(36N)은 상기 상부 절연 패턴(69)에 접촉될 수 있다. 상기 하부 전극(43A, 43N)의 상부(43N) 또한 상기 상부 절연 패턴(69)에 접촉될 수 있다. 상기 코어 질화 막(36N)은 상기 상부 절연 패턴(69) 및 상기 상부(43N)에 의하여 둘러싸일 수 있다. 상기 질화 스페이서(35N)의 측벽은 상기 상부 절연 패턴(69)에 접촉될 수 있다.
도 15를 참조하면, 하부 전극(43A, 43N), 코어 막(38), 도전성 스페이서(35), 및 질화 스페이서(35N)가 제공될 수 있다. 상기 하부 전극(43A, 43N)은 상기 코어 막(38)의 측벽 및 바닥을 덮을 수 있다. 상기 코어 막(38)은 실리콘 산화 막, 실리콘 질화 막, 실리콘 산질화 막, 또는 이들의 조합막을 포함할 수 있다.
도 16은 도 15의 상기 코어 막(38), 상기 질화 스페이서(35N), 상기 하부 전극(43A, 43N)의 상부(43N), 및 상기 저항 변화 체(55)의 결합관계를 보여주는 부분레이아웃이다. 도 16을 참조하면, 상기 하부 전극(43A, 43N)의 상부(43N)는 상기 코어 막(38)을 둘러싸도록 배치될 수 있다. 상기 상부(43N)는 상기 코어 막(38) 및 상기 질화 스페이서(35N) 사이에 개재될 수 있다.
[ 실시예 3]
도 17 내지 도 19는 본 발명 기술적 사상의 제3 실시 예들에 따른 비 휘발성 메모리 소자를 설명하기 위한 단면도들이다.
도 17을 참조하면, 반도체 기판(21) 상에 소자 분리 막(23), 워드 라인(WL; 25), 식각 저지 막(27), 하부 절연 막(29), 컨택 홀(29H), 절연 스페이서(29S), 다이오드(33), 도전성 스페이서(35), 질화 스페이서(35N), 금속 실리사이드 막(41), 금속 실리사이드 질화 막(41N), 하부 전극(43, 43N), 저항 변화 체(55), 상부 전극(top electrode; TE; 61), 및 비트 라인(BL; 63)이 배치될 수 있다. 상기 하부 전극(43, 43N)은 하부(lower part; 43) 및 상기 하부(43) 상의 상부(upper part; 43N)를 포함할 수 있다.
상기 상부(43N) 및 상기 금속 실리사이드 질화 막(41N)은 상기 질화 스페이서(35N)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 상기 저항 변화 체(55)는 상기 상부(43N) 및 상기 금속 실리사이드 질화 막(41N)에 접촉될 수 있으며, 상기 저항 변화 체(55)는 상기 질화 스페이서(35N)의 측벽에 접촉될 수 있다.
도 18을 참조하면, 질화 스페이서(35N) 및 금속 실리사이드 질화 막(41N)은 하부 전극(43, 43N)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 저항 변화 체(55)는 상부(43N)의 측벽 및 상부 표면에 접촉될 수 있다.
도 19를 참조하면, 질화 스페이서(35N)는 하부 전극(43, 43N) 및 금속 실리사이드 질화 막(41N)의 상부 표면보다 낮은 레벨에 형성될 수 있다. 저항 변화 체(55)는 상기 금속 실리사이드 질화 막(41N)의 측벽 및 상부(43N)의 상부 표면에 접촉될 수 있다.
[ 실시예 4]
도 20 내지 도 25는 본 발명 기술적 사상의 제4 실시 예에 따른 비 휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 반도체 기판(21) 상의 소정 영역에 활성 영역(22)을 한정하는 소자 분리 막(23)이 형성될 수 있다. 상기 활성 영역(22)에 불순물들을 주입하여 워드 라인(WL; 25)이 형성될 수 있다. 상기 워드 라인(WL; 25) 및 상기 소자 분리 막(23) 상에 식각 저지 막(27) 및 하부 절연 막(29)이 차례로 형성될 수 있다. 상기 하부 절연 막(29) 및 상기 식각 저지 막(27)을 관통하여 상기 워드 라인(WL; 25)을 부분적으로 노출하는 컨택 홀(29H)이 형성될 수 있다. 상기 컨택 홀(29H)의 측벽에 절연 스페이서(29S)가 형성될 수 있다. 상기 컨택 홀(29H) 내에 다이오드(33)가 형성될 수 있다. 상기 다이오드(33)는 제1 다이오드 패턴(31) 및 제2 다이오드 패턴(32)을 포함할 수 있다.
도 21을 참조하면, 상기 다이오드(33) 상에 도전성 스페이서(35)가 형성될 수 있다. 상기 도전성 스페이서(35)는 상기 컨택 홀(29H)의 측벽을 덮을 수 있다. 상기 도전성 스페이서(35)의 형성에는 박막 형성 공정 및 이방성 식각 공정이 적용될 수 있다. 상기 컨택 홀(29H)의 바닥에 상기 제2 다이오드 패턴(32)이 노출될 수 있다.
몇몇 다른 실시 예에서, 상기 컨택 홀(29H)의 바닥에 상기 제2 다이오드 패턴(32)은 아래로 리세스(recessed)될 수 있다.
도 22를 참조하면, 상기 컨택 홀(29H) 내에 금속 실리사이드 막(41) 및 하부 전극 막(43L)이 형성될 수 있다. 상기 하부 전극 막(43L)은 상기 컨택 홀(29H)을 완전히 채울 수 있다. 상기 하부 전극 막(43L)을 형성하는 동안 상기 도전성 스페이서(35) 및 상기 하부 전극 막(43L) 사이에 상기 금속 실리사이드 막(41)이 형성될 수 있다. 또한, 상기 제2 다이오드 패턴(32) 및 상기 하부 전극 막(43L) 사이에도 상기 금속 실리사이드 막(41)이 형성될 수 있다. 상기 금속 실리사이드 막(41)은 상기 제2 다이오드 패턴(32) 및 상기 하부 전극 막(43L) 사이에 오믹 컨택(ohmic contact)의 역할을 할 수 있다.
도 23을 참조하면, 상기 하부 전극 막(43L), 상기 금속 실리사이드 막(41) 및 상기 도전성 스페이서(35)는 부분적으로 제거될 수 있다. 그 결과, 상기 하부 전극 막(43L), 상기 금속 실리사이드 막(41) 및 상기 도전성 스페이서(35)는 상기 컨택 홀(29H)의 중간 레벨에 컨파인드(confined)될 수 있다. 즉, 상기 하부 전극 막(43L), 상기 금속 실리사이드 막(41) 및 상기 도전성 스페이서(35)의 상부 표면들은 상기 하부 절연 막(29)의 상부 표면보다 낮은 레벨에 노출될 수 있다. 상기 하부 전극 막(43L), 상기 금속 실리사이드 막(41) 및 상기 도전성 스페이서(35)의 부분적 제거에는 에치 백(etch back) 공정이 적용될 수 있다.
도 24를 참조하면, 상기 도전성 스페이서(35)의 상부 표면에 질화 스페이서(35N)가 형성될 수 있다. 상기 질화 스페이서(35N)의 형성에는 급속 열 질화(rapid thermal nitridation; RTN) 공정 또는 플라즈마 강화 질화(plasma enhanced nitridation) 공정이 적용될 수 있다. 상기 질화 스페이서(35N)를 형성하는 동안, 상기 금속 실리사이드 막(41)의 상부 표면에 금속 실리사이드 질화 막(41N)이 형성될 수 있으며, 상기 하부 전극 막(43L)의 상부 표면에 상부(upper part; 43N)가 형성될 수 있다. 그 결과, 상기 상부(43N) 및 하부(lower part; 43)는 하부 전극(43, 43N)을 구성할 수 있다. 상기 상부(43N)는 질소 강화 전극(N rich bottom electrode)일 수 있다.
도 2 및 도 25를 참조하면, 상기 상부(43N), 상기 금속 실리사이드 질화 막(41N) 및 상기 질화 스페이서(35N) 상에 저항 변화 체(55)가 형성될 수 있다. 상기 저항 변화 체(55)는 상기 컨택 홀(29H)을 채울 수 있다. 상기 저항 변화 체(55) 상에 상부 전극(top electrode; 61)이 형성될 수 있다. 상기 하부 절연 막(29) 상에 상기 상부 전극(61)과 접속된 비트 라인(BL; 63)이 형성될 수 있다.
[ 실시예 5]
도 26 내지 도 31은 본 발명 기술적 사상의 제5 실시 예에 따른 비 휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 26 및 도27을 참조하면, 컨택 홀(29H) 내에 하부 전극 막(43L)이 형성될 수 있다. 상기 하부 전극 막(43L)은 상기 컨택 홀(29H)을 완전히 채울 수 있다. 상기 하부 전극 막(43L) 및 상기 도전성 스페이서(35)는 부분적으로 제거될 수 있다. 그 결과, 상기 하부 전극 막(43L) 및 상기 도전성 스페이서(35)는 상기 컨택 홀(29H)의 중간 레벨에 컨파인드(confined)될 수 있다.
도 28을 참조하면, 상기 도전성 스페이서(35)의 상부 표면에 질화 스페이서(35N)가 형성될 수 있다. 상기 질화 스페이서(35N)의 형성에는 급속 열 질화(rapid thermal nitridation; RTN) 공정 또는 플라즈마 강화 질화(plasma enhanced nitridation) 공정이 적용될 수 있다. 상기 질화 스페이서(35N)를 형성하는 동안, 상기 하부 전극 막(43L)의 상부 표면에 상부(upper part; 43N)가 형성될 수 있다. 그 결과, 상기 상부(43N) 및 하부(lower part; 43)는 하부 전극(43, 43N)을 구성할 수 있다. 상기 상부(43N)는 질소 강화 전극(N rich bottom electrode)일 수 있다.
도 4 및 도 29를 참조하면, 상기 상부(43N), 상기 금속 실리사이드 질화 막(41N) 및 상기 질화 스페이서(35N) 상에 저항 변화 체(55)가 형성될 수 있다. 상기 저항 변화 체(55)는 상기 컨택 홀(29H)을 채울 수 있다. 상기 저항 변화 체(55) 상에 상부 전극(top electrode; 61)이 형성될 수 있다. 상기 하부 절연 막(29) 상에 상기 상부 전극(61)과 접속된 비트 라인(BL; 63)이 형성될 수 있다.
도 30을 참조하면, 다이오드(33) 상에 도전성 스페이서(35) 및 하부 전극 막(43L)이 차례로 적층될 수 있다. 상기 도전성 스페이서(35)는 상기 컨택 홀(29H)의 측벽 및 바닥을 덮을 수 있다. 즉, 상기 도전성 스페이서(35)는 상기 다이오드(33)를 덮을 수 있다. 상기 하부 전극 막(43L)은 상기 컨택 홀(29H)을 완전히 채울 수 있다.
도 6 및 도 31을 참조하면, 상기 하부 전극 막(43L) 및 상기 도전성 스페이서(35)는 부분적으로 제거될 수 있다. 상기 도전성 스페이서(35)의 상부 표면에 질화 스페이서(35N)가 형성될 수 있다. 상기 질화 스페이서(35N)를 형성하는 동안, 상기 하부 전극 막(43L)의 상부 표면에 상부(upper part; 43N)가 형성될 수 있다. 그 결과, 상기 상부(43N) 및 하부(lower part; 43)는 하부 전극(43, 43N)을 구성할 수 있다. 상기 상부(43N)는 질소 강화 전극(N rich bottom electrode)일 수 있다.
상기 상부(43N) 및 상기 질화 스페이서(35N) 상에 저항 변화 체(55)가 형성될 수 있다. 상기 저항 변화 체(55) 상에 상부 전극(top electrode; 61)이 형성될 수 있다. 상기 하부 절연 막(29) 상에 상기 상부 전극(61)과 접속된 비트 라인(BL; 63)이 형성될 수 있다.
[ 실시예 6]
도 32는 본 발명 기술적 사상의 제6 실시 예에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 1011)와 같은 데이터 저장장치일 수 있다.
도 32를 참조하면, 상기 솔리드 스테이트 디스크(SSD; 1011)는 인터페이스(1013), 제어기(controller; 1015), 비휘발성 메모리(non-volatile memory; 1018), 및 버퍼 메모리(buffer memory; 1019)를 포함할 수 있다. 상기 비휘발성 메모리(non-volatile memory; 1018)는 도 1 내지 도 31을 참조하여 설명한 것과 유사한 반도체 소자를 포함할 수 있다. 예를 들면, 상기 비휘발성 메모리(non-volatile memory; 1018)는 도 2와 유사한 구성을 갖는 메모리 셀들을 포함할 수 있다.
상기 솔리드 스테이트 디스크(1011)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(1011)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(1011)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1015)는 상기 인터페이스(1013)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1015)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비휘발성 메모리(1018)는 상기 제어기(1015)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(1011)의 데이터 저장용량은 상기 비휘발성 메모리(1018)에 대응할 수 있다. 상기 버퍼 메모리(1019)는 상기 제어기(1015)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1013)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1013)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(1018)는 상기 제어기(1015)를 경유하여 상기 인터페이스(1013)에 접속될 수 있다. 상기 비휘발성 메모리(1018)는 상기 인터페이스(1013)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(1011)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(1018)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1019)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1019)는 상기 비휘발성 메모리(1018)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(1013)의 데이터 처리속도는 상기 비 휘발성 메모리(1018)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1019)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1013)를 통하여 수신된 데이터는, 상기 제어기(1015)를 경유하여 상기 버퍼 메모리(1019)에 임시 저장된 후, 상기 비휘발성 메모리(18)의 데이터 기록(write) 속도에 맞추어 상기 비 휘발성 메모리(1018)에 영구 저장될 수 있다. 또한, 상기 비 휘발성 메모리(1018)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1019)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1019)는 상기 솔리드 스테이트 디스크(1011)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
[ 실시예 7]
도 33은 본 발명 기술적 사상의 제7 실시 예에 따른 전자 장치의 시스템 블록도이다.
도 33을 참조하면, 도 1 내지 도 31을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착할 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)을 배치할 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
몇몇 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 1 내지 도 31을 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로 프로세서 유닛(2120) 및 상기 기능 유닛(2140) 중 적어도 어느 하나에 적용할 수 있다. 예를 들면, 상기 기능 유닛(2140)은 도 2와 유사한 구성을 갖는 메모리 셀들을 포함할 수 있다. 이 경우에, 상기 비트 라인(도 2의 63) 및 상기 워드 라인(도 2의 25)은 상기 바디(2110)를 경유하여 상기 마이크로 프로세서 유닛(2120)에 전기적으로 접속될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 반도체 기판 22: 활성 영역
23: 소자 분리 막 25: 워드 라인
27: 식각 저지 막 29: 하부 절연 막
29H: 컨택 홀 29S: 절연 스페이서
31: 제1 다이오드 패턴 32: 제2 다이오드 패턴
33: 다이오드
35: 도전성 스페이서 35N: 질화 스페이서
36, 38: 코어 막 36N: 코어 질화 막
37: 갭 필 막(gap fill layer) 37N: 갭 필 질화 막
41: 금속 실리사이드 막 41N: 금속 실리사이드 질화 막
43L: 하부 전극 막
43, 43A, 43B: 하부 전극의 하부(lower part)
43N: 하부 전극의 상부(upper part)
55: 저항 변화 체(resistance changeable element)
59: 상부 절연 막 61: 상부 전극(top electrode)
63: 비트 라인 69: 상부 절연 패턴
1002: 호스트(Host) 1011: 솔리드 스테이트 디스크(SSD)
1013: 인터페이스 1015: 제어기(controller)
1018: 비휘발성 메모리(non-volatile memory)
1019: 버퍼 메모리(buffer memory)
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 기판 상에 하부(lower part) 및 상부(upper part)를 갖는 하부 전극;
    상기 하부 전극의 하부(lower part)의 측벽 상의 도전성 스페이서;
    상기 도전성 스페이서의 상면 및 상기 하부 전극의 상부(upper part)의 측벽 상의 질화 스페이서; 및
    상기 하부 전극의 상부(upper part) 및 상기 질화 스페이서 상의 저항 변화 체(resistance changeable element)를 포함하고,
    상기 하부 전극의 상부(upper part)는 질소를 함유하는 비 휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 질화 스페이서는 상기 도전성 스페이서가 질화된 물질을 포함하고,
    상기 질화 스페이서는 상기 도전성 스페이서와 자기 정렬된(self aligned) 비 휘발성 메모리 소자.
  3. 제2 항에 있어서,
    상기 도전성 스페이서는 실리콘을 포함하고,
    상기 질화 스페이서는 실리콘 질화물을 포함하는 비 휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 하부 전극의 상부(upper part)의 상부 표면(top surface)은 상기 질화 스페이서의 상부 표면보다 낮은 비 휘발성 메모리 소자.
  5. 제4 항에 있어서,
    상기 저항 변화 체는 상기 하부 전극의 상부(upper part)의 상부 표면 및 상기 질화 스페이서의 측면과 접촉하는 비 휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 질화 스페이서의 상부 표면(top surface)은 상기 하부 전극의 상부(upper part)의 상부 표면보다 낮은 비 휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 저항 변화 체 하의 코어 막을 더 포함하되, 상기 하부 전극은 상기 코어 막의 측벽 및 바닥을 덮는 비 휘발성 메모리 소자.
  8. 제7 항에 있어서,
    상기 코어 막 상에 상기 코어 막과 자기 정렬된 코어 질화막을 더 포함하고,
    상기 코어 질화막은 상기 하부 전극의 상부(upper part)의 측벽을 덮는 비 휘발성 메모리 소자.
  9. 기판 상의 제1 다이오드 패턴;
    상기 제1 다이오드 패턴 상의 제2 다이오드 패턴;
    상기 제2 다이오드 패턴 상의 하부 전극;
    상기 제2 다이오드 패턴 상에 형성되고 상기 하부 전극의 측벽을 덮는 도전성 스페이서;
    상기 도전성 스페이서 상에 형성되고 상기 하부 전극의 측벽에 인접한 질화 스페이서;
    상기 도전성 스페이서 및 상기 하부 전극 사이의 금속 실리사이드 막;
    상기 금속 실리사이드 막 상에 형성되고 상기 질화 스페이서 및 상기 하부 전극 사이의 금속 실리사이드 질화 막; 및
    상기 하부 전극, 상기 금속 실리사이드 질화 막 및 상기 질화 스페이서 상의 저항 변화 체(resistance changeable element)를 포함하고,
    상기 금속 실리사이드 막은 상기 제2 다이오드 패턴과 접촉하는 비 휘발성 메모리 소자.
  10. 마이크로프로세서(microprocessor); 및
    상기 마이크로프로세서에 인접하고 전기적으로 접속된 비 휘발성 메모리 소자(non-volatile memory device)를 포함하되,
    상기 비 휘발성 메모리 소자는,
    기판 상에 하부(lower part) 및 상부(upper part)를 갖는 하부 전극;
    상기 하부 전극의 하부(lower part)의 측벽 상의 도전성 스페이서;
    상기 도전성 스페이서의 상면 및 상기 하부 전극의 상부(upper part)의 측벽 상의 질화 스페이서; 및
    상기 하부 전극의 상부(upper part) 및 상기 질화 스페이서 상의 저항 변화 체(resistance changeable element)를 포함하고,
    상기 하부 전극의 상부(upper part)는 질소를 함유하는 전자장치(electronic system).
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