KR20170042388A - 상변화 구조물을 포함하는 가변 저항 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
상변화 구조물을 갖는 가변 저항 메모리 장치 및 그 제조방법에 관한 것이다. 본 발명의 가변 저항 메모리 장치는, 측벽 및 바닥부를 포함하는 상변화 영역, 상기 상변화 영역의 바닥부 및 측벽을 따라 형성되는 라인 형태의 상변화 물질층, 상기 상변화 물질층으로 둘러싸여진 상기 상변화 영역 내부에 매립되는 갭필 절연막, 및 상기 상변화 물질층 및 상기 갭필 절연막 상부에 형성되는 상부 전극을 포함한다.
Description
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 상변화 구조물을 포함하는 가변 저항 메모리 장치 및 그 제조방법에 관한 것이다.
현재, 차세대 메모리 장치로서 가변 저항 물질을 메모리 매체로 사용하는 가변 저항 메모리가 제안되고 있으며, 대표적으로, 상변화 메모리 장치, 저항 메모리, 및 자기 저항 메모리가 있다.
가변 저항 메모리 장치, 특히 상변화 메모리 장치는 억세스 소자 및 상변화층을 기본 구성으로 하고 있으며, 상변화층의 결정 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다. 상변화층의 결정 상태는 상변화층에 인가되는 커런트, 즉 리셋 커런트에 의해 변화된다.
현재 상변화 메모리 장치는 적은 양의 리셋 커런트를 이용하여, 효율적으로 상변화층의 결정 상태가 변화될 것이 요구된다. 리셋 커런트를 감소시키기 위하여, 상변화층의 부피 및 단면적을 감소시키는 방안이 제안되었다. 하지만, 상변화층이 형성되는 상변화 공간이 감소되면, 상변화층의 매립 자체가 어렵다. 이로 인해, 상변화층과 하부 전극 또는 상부 전극간에 단선이 유발될 수 있다.
본 발명은 우수한 리셋 커런트 효율을 확보하면서도 전기적 특성을 개선할 수 있는 상변화 구조물을 포함하는 가변 저항 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 측벽 및 바닥부를 포함하는 상변화 영역, 상기 상변화 영역의 바닥부 및 측벽면을 따라 형성되는 라인 형태의 상변화 물질층, 상기 상변화 물질층으로 둘러싸여진 상기 상변화 영역 내부에 매립되는 갭필 절연막, 및 상기 상변화 물질층 및 상기 갭필 절연막 상부에 형성되는 상부 전극을 포함한다.
또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 억세스 소자가 구비된 반도체 기판, 상기 억세스 소자 상부에 형성되는 하부 전극, 상기 억세스 소자 및 하부 전극이 형성된 상기 반도체 기판 상부에 형성되며 상기 하부 전극을 노출시키는 상변화 콘택홀을 구비하는 층간 절연막, 상기 상변화 콘택홀의 바닥부 및 측벽을 따라 형성되는 상변화 물질층, 상기 상변화 물질층 상부의 상기 상변화 콘택홀 내부에 형성되는 갭필 절연막, 및 상기 상변화 물질층 및 상기 갭필 절연막 상부에 형성되는 상부 전극을 포함한다.
또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조방법은, 먼저, 반도체 기판 상부에 상변화 콘택홀을 갖는 층간 절연막을 제공한다음, 상기 층간 절연막 표면 및 상기 상변화 콘택홀의 내벽을 따라 상변화 물질층을 증착한다. 상기 상변화 물질층 상부에 상기 상변화 콘택홀이 매립되도록 갭필 절연막을 충진한다. 다음, 상기 갭필 절연막을 상기 상변화 콘택홀 내부에 잔류하도록 일정 두께만큼 리세스하고, 상기 상변화 물질층을 상기 상변화 콘택홀 내부에 잔류하도록 식각한다. 그후, 상기 상변화 콘택홀 내부에 상부 전극을 매립한다.
본 발명에 따르면, 어스펙트 비(aspect ratio)가 큰 상변화 콘택홀 내부 측벽을 따라 상변화 물질층을 형성하고, 상변화 물질층으로 둘러싸여진 공간에 갭필 절연막을 형성한다. 상변화 물질층은 ALD 방식으로 형성되기 때문에, 단선 없이 상변화 콘택홀 측벽에 증착이 용이하다. 이에 따라, 좁은 공간에 상변화 물질층의 매립으로 인한 보이드 현상 및 단선 현상이 방지된다.
또한, 상변화 물질층이 라인 형태로 형성되고, 상변화 물질층으로 둘러싸여진 공간에 갭필 절연막이 형성되기 때문에, 상부 전극과 상변화 물질층간의 접촉 면적이 감소된다. 이에 따라, 상변화 메모리 장치의 리셋 커런트와 같은 전기적 특성을 개선할 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조방법을 설명하는 각 공정별 단면도이다.
도 6은 본 발명의 실시예에 따른 가변 저항 메모리 장치의 상변화 영역을 보여주는 사시도이다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 3차원 가변 저항 메모리 장치의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 메모리 카드를 나타낸 개략도이다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 14는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 15는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
도 6은 본 발명의 실시예에 따른 가변 저항 메모리 장치의 상변화 영역을 보여주는 사시도이다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 3차원 가변 저항 메모리 장치의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 메모리 카드를 나타낸 개략도이다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 14는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 15는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 반도체 기판(100)을 준비한다. 반도체 기판(100)은 도면에 도시되지는 않았지만, 억세스 소자 및 하부 전극을 포함할 수 있다. 반도체 기판(100) 상부에 층간 절연막(110)을 형성한다. 층간 절연막(110)은 단일 절연막으로 형성되거나, 혹은 복수의 절연막으로 형성될 수 있다. 층간 절연막(110) 상부에 상변화 영역을 한정하기 위한 마스크 패턴(115)을 형성한다. 마스크 패턴(115)은 상기 층간 절연막(110)과 식각 선택비를 갖는 물질, 예를 들어 폴리 실리콘막이거나, 혹은 포토레지스트 패턴이 이용될 수 있다. 마스크 패턴(115)을 이용하여, 상기 층간 절연막(110)을 식각하여, 상변화 콘택홀(H)을 형성한다. 상변화 콘택홀(H)은 리셋 커런트를 고려하여, 미세한 직경을 갖도록 형성될 수 있다.
도 2를 참조하면, 마스크 패턴(115)을 공지의 방식으로 제거한다. 다음, 층간 절연막(110) 상부 및 상변화 콘택홀(H)의 표면을 따라 상변화 물질층(120)을 형성한다. 상변화 물질층(120)은 결정 상태에 의하여 데이터를 저장할 수 있는 물질, 예를 들어 칼코게나이드 물질을 포함할 수 있고, 예를 들어 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, In-Sb-Te, Sb-Se, 및 Ag-In-Sb-Te 중에 적어도 어느 하나를 포함할 수 있다.
예시적 실시예들에서, 상기 상변화 물질층(120)은 Ge-Sb-Te, As-Sb-Te, Sn-Sb-Te, Sn-In-Sb-Te, As-Ge-Sb-Te와 같은 칼코게나이드 합금을 포함할 수 있다. 대안적으로, 상기 상변화 물질층(120)은 Ta-Sb-Te, Nb-Sb-Te, V-Sb-Te와 같은 그룹 VA-Sb-Te 내의 성분, 또는 Ta-Sb-Se, Nb-Sb-Se, V-Sb-Se와 같은 그룹 VA-Sb-Se 내의 성분을 포함할 수 있다. 나아가, 상기 상변화 물질층(120)은 W-Sb-Te, Mo-Sb-Te, Cr-Sb-Te와 같은 그룹 VIA-Sb-Te 내의 성분, 또는 W-Sb-Se, Mo-Sb-Se, Cr-Sb-Se와 같은 그룹 VIA-Sb-Se 내의 성분을 포함할 수 있다.
비록 상기 상변화 물질층(120)은 주로 3원계 상변화 칼코게나이드 합금으로 형성되는 것을 위에서 기술하였지만, 상기 상변화 물질의 칼코게나이드 합금은 2원계 상변화 칼코게나이드 합금 또는 4원계 상변화 칼코게나이드 함금으로부터 선택될 수도 있다. 예를 들어, 2원계 상변화 칼코게나이드 함금은 Ga-Sb, In-Sb, In-Se, Sb2-Te3, Ge-Te 합금 중의 하나 이상을 포함할 수 있으며, 4원계 상변화 칼코게나이드 합금은 Ag-In-Sb-Te, (Ge-Sn)-Sb-Te, Ge-Sb-(Se-Te), Te81-Ge15-Sb2-S2 합금 중의 하나 이상을 포함할 수 있다.
이때, 상변화 물질층(120)은 협소한 공간에 균일한 두께로 형성될 수 있도록, ALD(atomic layer deposition) 방식을 이용하여 증착될 수 있다. 알려진 바와 같이, ALD 방식에 의해 상변화 물질층(120)을 증착함에 따라, 협소한 공간에서도 단절 없이 균일한 두께로 상변화 물질층(120)이 증착된다. 또한, 본 실시예에서는 상변화 콘택홀(H)의 바닥 및 측벽부를 따라 라인 형태로 상변화 물질층(120)을 형성하기 때문에, 상변화 콘택홀(H)내에 상변화 물질층(120)을 매립할 필요가 없으므로, 공정 시간을 단순화할 수 있고, 씨임(seam)과 같은 보이드(void) 발생을 줄일 수 있다.
상변화 물질층(120) 상부에 갭필 절연막(125)을 형성한다. 갭필 절연막(125)은 예를 들어, 스핀 코팅 절연막이 이용될 수 있다.
도 3을 참조하면, 상기 갭필 절연막(125)을 소정 두께만큼 리세스한다. 예를 들어, 갭필 절연막(125)은 상기 상변화 콘택홀(H)의 높이 보다 낮은 높이를 갖도록 리세스될 수 있다. 도면 부호 125a는 리세스된 갭필 절연막을 지시한다.
도 4를 참조하여 설명하면, 상변화 물질층(120)을 상기 상변화 콘택홀(H)내에 잔류하도록 식각 처리한다. 예를 들어, 상변화 물질층(120)은 상변화 콘택홀(H)의 상부 측벽 일부가 노출될 수 있도록 비등방성 식각될 수 있다. 이때, 상변화 물질층(120a)은 상기 갭필 절연막(125)보다는 큰 높이를 갖도록 형성되어, 상기 상변화 콘택홀(H)의 측벽부에 상기 상변화 물질층(120a) 및 갭필 절연막(125)에 의한 단차가 마련된다.
이에 따라, 상변화 콘택홀(H)의 하부 영역은 라인 형태의 상변화 물질층(120a) 및 갭필 절연막(125a)에 의해 매립되고, 상변화 콘택홀(H)의 상부 영역은 빈 공간 상태가 된다.
그 후, 도 5에 도시된 바와 같이, 상기 상변화 콘택홀(H)의 상부 영역에 도전층을 매립하여, 상부 전극(130)을 형성한다. 상기 상부 전극(130)은 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON, TaON 또는 도핑된 폴리실리콘막 중 적어도 하나로 구성될 수 있다.
도 6은 본 발명의 실시예에 따른 가변 저항 메모리 장치의 상변화 영역을 보여주는 사시도이다.
도 6을 참조하면, 원통 형태의 상변화 영역(상변화 콘택홀 영역)의 측벽 일부 및 바닥부에 라인 형태로 상변화 물질층(120a)이 형성된다. 상변화 물질층(120a)으로 둘러싸여진 상변화 영역 하부에 갭필 절연막(125a)이 매립된다. 상부 전극(130)은 상변화 물질층(120a) 및 갭필 절연막(125a) 상부에 형성된다. 상변화 물질층(120a)은 상부 전극(130)의 외주면과 콘택되도록 형성되기 때문에, 접촉 면적이 크게 감소되어, 리셋 커런트를 감소시킬 수 있다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 3차원 가변 저항 메모리 장치의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 7을 참조하면, 반도체 기판(200)을 소정 깊이만큼 식각하여, 버티컬 필라(vertical pillar :P)를 형성한다. 버티컬 필라(P) 형성 전, 상기 반도체 기판(200)에 공통 소스(common source :S)가 먼저 형성될 수 있다. 또는, 버티컬 필라(P) 형성 후, 반도체 기판(100) 및 버티컬 필라(P)의 하부 영역에 불순물을 주입하여 공통 소스(S)를 형성할 수 있다. 버티컬 필라(P)의 상부 영역에 불순물을 주입하여 드레인 영역(D)을 형성할 수 있다. 버티컬 필라(P)의 표면에 게이트 절연막(205)을 형성한 다음, 게이트 절연막(110) 상부에 도전층을 형성한다. 상기 도전층을 비등방성 식각하여, 상기 버티컬 필라(P)를 둘러싸는 서라운드(surround) 게이트(210)를 형성하여, 기판 표면에 대해 수직인 형태의 채널이 형성되는 3D 억세스 소자를 완성한다. 한다. 상술한 바와 같이, 경우에 따라, 상기 공통 소스(S) 및 드레인(D)은 게이트(210) 형성 공정 이후에 형성될 수도 있다.
상기 3D 억세스 소자 사이가 매립되도록 제 1 층간 절연막(215)을 형성한다. 다음, 3D 억세스 소자의 드레인(D)이 노출되도록 상기 제 1 층간 절연막(215)을 식각하여, 하부 전극 콘택홀(H1)을 형성한다. 하부 전극 콘택홀(H1)에 의해 노출된 드레인(D) 표면에 오믹 콘택층(220)을 공지의 방식으로 형성한다. 오믹 콘택층(220) 상부에 하부 전극 콘택홀(H1)이 매립되도록 하부 전극(225)을 형성한다. 하부 전극(225)은 예를 들어 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON, TaON 또는 도핑된 폴리실리콘막 중 적어도 하나로 구성될 수 있다.
하부 전극(225) 및 제 1 층간 절연막(225) 상부에 제 2 층간 절연막(235)을 형성한다. 다음, 하부 전극(225)이 노출되도록 제 2 층간 절연막(235)을 식각하여, 상변화 콘택홀(H2)을 형성한다.
도 8을 참조하면, 제 2 층간 절연막(235) 및 상변화 콘택홀(H2) 내벽을 따라, 상변화 물질층(235)을 증착한다. 이때, 상변화 물질층(235)은 협소한 공간에 균일한 두께로 형성될 수 있도록, ALD 방식을 이용하여 증착될 수 있다. 상변화 물질층(235)은 예를 들어 칼코게나이드 물질을 포함할 수 있고, 예를 들어 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, In-Sb-Te, Sb-Se, 및 Ag-In-Sb-Te 중에 적어도 어느 하나를 포함할 수 있다.
예시적 실시예들에서, 상기 상변화 물질층(235)은 Ge-Sb-Te, As-Sb-Te, Sn-Sb-Te, Sn-In-Sb-Te, As-Ge-Sb-Te와 같은 칼코게나이드 합금을 포함할 수 있다. 대안적으로, 상기 상변화 물질층(235)은 Ta-Sb-Te, Nb-Sb-Te, V-Sb-Te와 같은 그룹 VA-Sb-Te 내의 성분, 또는 Ta-Sb-Se, Nb-Sb-Se, V-Sb-Se와 같은 그룹 VA-Sb-Se 내의 성분을 포함할 수 있다. 나아가, 상기 상변화 물질층(235)은 W-Sb-Te, Mo-Sb-Te, Cr-Sb-Te와 같은 그룹 VIA-Sb-Te 내의 성분, 또는 W-Sb-Se, Mo-Sb-Se, Cr-Sb-Se와 같은 그룹 VIA-Sb-Se 내의 성분을 포함할 수 있다.
비록 상기 상변화 물질층(235)은 주로 3원계 상변화 칼코게나이드 합금으로 형성되는 것을 위에서 기술하였지만, 상기 상변화 물질의 칼코게나이드 합금은 2원계 상변화 칼코게나이드 합금 또는 4원계 상변화 칼코게나이드 함금으로부터 선택될 수도 있다. 예를 들어, 2원계 상변화 칼코게나이드 함금은 Ga-Sb, In-Sb, In-Se, Sb2-Te3, Ge-Te 합금 중의 하나 이상을 포함할 수 있으며, 4원계 상변화 칼코게나이드 합금은 Ag-In-Sb-Te, (Ge-Sn)-Sb-Te, Ge-Sb-(Se-Te), Te81-Ge15-Sb2-S2 합금 중의 하나 이상을 포함할 수 있다.
상변화 물질층(235) 상부에 도 9에 도시된 바와 같이, 갭필 절연막(240)을 형성한다. 갭필 절연막(240)은 상기 상변화 콘택홀(H2)이 충분히 매립될 수 있을 정도의 두께로 형성된다.
도 10을 참조하면, 상기 갭필 절연막(240)을 소정 두께만큼 리세스한다. 예를 들어, 갭필 절연막(240)은 상기 상변화 콘택홀(H2)의 높이 보다 낮은 높이를 갖도록 리세스될 수 있다. 도면 부호 240a는 리세스된 갭필 절연막을 지시한다.
상변화 물질층(235)을 상기 상변화 콘택홀(H2) 내부에 존재하도록 식각 처리할 수 있다. 예를 들어, 상기 상변화 물질층(235)은 상기 상변화 콘택홀(H2)의 상부 측벽 일부가 노출될 수 있도록 비등방성 식각될 수 있다. 이때, 상변화 물질층(235a)은 상기 갭필 절연막(240a)보다는 큰 높이를 갖도록 식각 처리되어, 상기 상변화 콘택홀(H2)의 측벽면에 단차가 구비될 수 있다.
이에 따라, 상변화 콘택홀(H2)의 하부 영역은 라인 형태의 상변화 물질층(235a) 및 갭필 절연막(240a)에 의해 매립되고, 상변화 콘택홀(H2)의 상부 영역은 빈 공간 상태가 된다.
도 11에 도시된 바와 같이, 상기 상변화 콘택홀(H2)의 상부 영역에 도전층을 매립하여, 상부 전극(245)을 형성한다. 상기 상부 전극(245)은 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Tisi, TaSi, TiW, TiON, TiAlON, WON, TaON 또는 도핑된 폴리실리콘막 중 적어도 하나로 구성될 수 있다. 이때, 상기 상변화 콘택홀(H2)의 상부 측벽에는 상술한 바와 같은 단차가 구비되어 있으므로, 상부 전극(245)의 매립이 용이하다.
본 발명에 의하면, 어스펙트비가 큰 상변화 콘택홀 내부 측벽을 따라 상변화 물질층을 형성하고, 상변화 물질층으로 둘러싸여진 공간에 갭필 절연막을 형성한다. 상변화 물질층은 ALD 방식으로 형성되기 때문에, 단선 없이 상변화 콘택홀 측벽에 증착이 용이하다. 이에 따라, 좁은 공간에 상변화 물질층의 매립으로 인한 보이드 현상 및 단선 현상이 방지된다.
또한, 상변화 물질층이 라인 형태로 형성되고, 상변화 물질층으로 둘러싸여진 공간에 갭필 절연막이 형성되기 때문에, 상부 전극과 상변화 물질층간의 접촉 면적이 감소된다. 이에 따라, 상변화 메모리 장치의 전기적 특성을 개선할 수 있다.
도 12를 참조하면, 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함하는 메모리 카드 시스템(4100)이 제공될 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치를 설명하기 위한 블록도이다.
도 13을 참조하면, 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함하는 전자 장치(4200)가 제공될 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.
상기 메모리(4220)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 14 및 도 15를 참조하여 설명하기로 한다.
도 14는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 데이터 저장 장치를 나타낸 블록도이다.
도 14를 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다.
상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 디바이스를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(4319)는 상기 비휘발성 메모리(4318)에 비하여 상대적으로 빠른 동작 속도를 보인다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 15는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 디바이스를 갖는 전자 장치의 시스템 블록도이다.
도 15를 참조하면, 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함하는 전자 시스템(4400)이 제공될 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 디바이스들 중 어느 하나의 반도체 디바이스는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나에 적용될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
120, 235 : 상변화 물질층 125, 240 : 갭필 절연막
130, 245 : 상부 전극
130, 245 : 상부 전극
Claims (15)
- 측벽 및 바닥부를 포함하는 상변화 영역;
상기 상변화 영역의 바닥부 및 측벽면을 따라 형성되는 라인 형태의 상변화 물질층;
상기 상변화 물질층으로 둘러싸여진 상기 상변화 영역 내부에 매립되는 갭필 절연막; 및
상기 상변화 물질층 및 상기 갭필 절연막 상부에 형성되는 상부 전극을 포함하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 상변화 물질층은 상기 상변화 영역의 높이 보다 낮은 높이를 갖도록 형성되는 가변 저항 메모리 장치. - 제 2 항에 있어서,
상기 갭필 절연막은 상기 상변화 물질층의 높이 보다 낮은 높이를 갖도록 형성되는 가변 저항 메모리 장치. - 제 3 항에 있어서,
상기 상부 전극은 상기 상변화 영역 내부에 매립되는 가변 저항 메모리 장치. - 억세스 소자가 구비된 반도체 기판;
상기 억세스 소자 상부에 형성되는 하부 전극;
상기 억세스 소자 및 하부 전극이 형성된 상기 반도체 기판 상부에 형성되며, 상기 하부 전극을 노출시키는 상변화 콘택홀을 구비하는 층간 절연막;
상기 상변화 콘택홀의 바닥부 및 측벽을 따라 형성되는 상변화 물질층;
상기 상변화 물질층 상부의 상기 상변화 콘택홀 내부에 형성되는 갭필 절연막; 및
상기 상변화 물질층 및 상기 갭필 절연막 상부에 형성되는 상부 전극을 포함하는 가변 저항 메모리 장치. - 제 5 항에 있어서,
상기 억세스 소자는 상기 반도체 기판 표면에 대해 수직인 형태의 채널을 갖는 가변 저항 메모리 장치. - 제 5 항에 있어서,
상기 상변화 물질층은 상기 상변화 콘택홀의 측벽 높이 보다 낮은 높이를 갖도록 형성되는 가변 저항 메모리 장치. - 제 7 항에 있어서,
상기 갭필 절연막은 상기 상변화 물질층의 높이 보다 낮은 높이를 갖도록 형성되는 가변 저항 메모리 장치 - 제 7 항에 있어서,
상기 상부 전극은 상기 상변화 콘택홀 내부에 매립되는 형태로 형성되는 가변 저항 메모리 장치. - 반도체 기판 상부에 상변화 콘택홀을 갖는 층간 절연막을 제공하는 단계;
상기 층간 절연막 표면 및 상기 상변화 콘택홀의 내벽을 따라 상변화 물질층을 증착하는 단계;
상기 상변화 물질층 상부에 상기 상변화 콘택홀이 매립되도록 갭필 절연막을 충진하는 단계;
상기 갭필 절연막을 상기 상변화 콘택홀 내부에 잔류하도록 일정 두께만큼 리세스하는 단계;
상기 상변화 물질층을 상기 상변화 콘택홀 내부에 잔류하도록 식각하는 단계; 및
상기 상변화 콘택홀 내부에 상부 전극을 매립하는 단계를 포함하는 가변 저항 메모리 장치의 제조방법. - 제 10 항에 있어서,
상기 상변화 물질층은 ALD(atomic layer deposition) 방식으로 형성하는 가변 저항 메모리 장치의 제조방법. - 제 10 항에 있어서,
상기 상변화 물질층은 상기 상변화 콘택홀의 상부 측벽 일부가 노출되도록 비등방성 식각하는 가변 저항 메모리 장치의 제조방법. - 제 12 항에 있어서,
상기 갭필 절연막은 상기 상변화 물질층의 높이 보다 낮은 높이를 갖도록 리세스하는 가변 저항 메모리 장치의 제조방법. - 제 10 항에 있어서,
상기 반도체 기판은 억세스 소자 및 상기 억세스 소자 상부에 형성되는 하부 전극을 포함하며,
상기 상변화 콘택홀은 상기 하부 전극이 노출되도록 형성하는 가변 저항 메모리 장치의 제조방법. - 제 14 항에 있어서,
상기 억세스 소자를 형성하는 단계는,
상기 반도체 기판 상에 버티컬 필라를 형성하는 단계;
상기 버티컬 필라의 하부에 소스를 형성하고, 상부에 드레인을 형성하는 단계; 및
상기 소스 및 드레인 사이에 상기 버티컬 필라의 외주를 감싸도록 게이트를 형성하는 단계를 포함하는 가변 저항 메모리 장치의 제조방법.
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| KR1020150141310A KR20170042388A (ko) | 2015-10-08 | 2015-10-08 | 상변화 구조물을 포함하는 가변 저항 메모리 장치 및 그 제조방법 |
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