JP2009218598A - 抵抗メモリ素子及びその形成方法 - Google Patents

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Abstract

【課題】高い集積度で集積化が可能である相変化メモリ素子及びその形成方法を提供する。
【解決手段】高い集積度で集積化が可能である抵抗メモリ素子及びその形成方法が提供される。抵抗メモリ要素１３０を包む絶縁膜１５０と抵抗メモリ要素に連結される配線１８０を包む絶縁膜１６０が異なる応力、硬度、多孔率、誘電率、または熱伝導率を示す。
【選択図】図３

Description

本発明の実施形態は、抵抗メモリ素子及びその形成方法に関し、より詳細には、高い集積度に集積化が可能である相変化メモリ素子及びその形成方法に関する。
相変化メモリ素子は、相変化物質、例えば、カルコゲン化合物の物質相（ｐｈａｓｅ）の電気伝導度（比抵抗）の差を利用して情報を格納して判読するメモリ素子である。この相変化メモリ素子は、不揮発性にしてランダムアクセス（ｒａｎｄｏｍ ａｃｃｅｓｓ）が可能である特性によって次世代メモリとして脚光を浴びている。
しかし、異なるメモリ素子のように、より高い水準の集積度が要求されるために、これに相応することができる新しい相変化メモリ素子及びその形成方法が必要である。
米国特許第７、２５９、０４０号明細書 米国特許出願公開第２００５／２１２０３７号明細書 韓国特許第０６１５５９８号明細書
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高い集積度の抵抗メモリ素子及びその形成方法を提供する。
本発明の他の目的は、高い集積度の相変化メモリ素子及びその形成方法を提供する。
本発明の一実施形態による抵抗メモリ素子は、基板上に形成された抵抗メモリ要素を含む。前記抵抗メモリ要素の側面を覆う第１絶縁膜が具備される。前記抵抗メモリ要素上に配線が具備される。前記配線の側面を覆う第２絶縁膜が具備される。前記第１絶縁膜と前記第２絶縁膜は、硬度、応力、誘電率、熱伝導率、及び多孔率のうち、少なくとも何れか一つで差を示す。
本発明の一実施形態による抵抗メモリ素子形成方法は、基板上に第１開口部を有する第１絶縁膜を形成することを含む。前記第１開口部に抵抗メモリ要素が形成される。前記抵抗メモリ要素及び前記第１絶縁膜上に前記抵抗メモリ要素を露出する開口部を有する第２絶縁膜が形成される。前記開口部の内側に導電物質を埋めたてして、前記抵抗メモリ要素に連結される配線が形成される。前記第１絶縁膜と前記第２絶縁膜は、硬度、ストレス緩和程度、誘電率、熱伝導率、及び多孔率のうち、少なくとも何れか一つで差を示すように前記第１絶縁膜と前記第２絶縁膜が形成される。
本発明の一実施形態による抵抗メモリ素子形成方法は、基板上に相変化メモリ要素を形成することを含む。前記抵抗メモリ要素の側壁を包む第１絶縁膜が前記基板上に形成される。前記抵抗メモリ要素及び前記第１絶縁膜上に前記抵抗メモリ要素を露出する開口部を有する第２絶縁膜が形成される。前記開口部の内側に導電物質を埋めたてして、前記抵抗メモリ要素に連結される配線が形成される。前記第１絶縁膜と前記第２絶縁膜は、硬度、ストレス緩和程度、誘電率、熱伝導率、及び多孔率のうち、少なくとも何れか一つで差を示すように前記第１絶縁膜と前記第２絶縁膜が形成される。
本発明の実施形態によると、信頼性のある高い集積度の抵抗メモリ素子、相変化メモリ素子を形成することができる。
本発明の実施形態によると、相変化物質と電極間の界面特性を向上させることができて、セット抵抗を減少させることができる。
本発明の実施形態によると、高速度に動作することができる抵抗メモリ素子、相変化メモリ素子を形成することができる。
本発明の実施形態によると、隣接したメモリセルの間の熱伝逹を最小化することができる。
本発明の一実施形態に係る抵抗メモリ素子が具備された基板１００のセルアレイ領域の一部分を示す平面図である。 本発明の一実施形態に係る抵抗メモリ素子のセルアレイ領域の一部分に対する等価回路図である。 本発明の実施形態に係る相変化メモリ素子を示す断面図である。 本発明の実施形態に係る相変化メモリ素子を示す断面図である。 本発明の実施形態に係る相変化メモリ素子を示す断面図である。 本発明の実施形態に係る相変化メモリ素子を示す断面図である。 本発明の実施形態に係る相変化メモリ素子を示す断面図である。 本発明の実施形態に係る相変化物質１３０の多様な形態を示す平面図である。 本発明の実施形態に係る相変化物質１３０の多様な形態を示す平面図である。 図３の相変化メモリ素子を形成する方法を説明するための図面である。 図３の相変化メモリ素子を形成する方法を説明するための図面である。 図３の相変化メモリ素子を形成する方法を説明するための図面である。 図３の相変化メモリ素子を形成する方法を説明するための図面である。 本発明の一実施形態に係る相変化メモリ素子を示す図面である。 図４に示した相変化メモリ素子を形成する方法を説明するための図面である。 図４に示した相変化メモリ素子を形成する方法を説明するための図面である。 図４に示した相変化メモリ素子を形成する方法を説明するための図面である。 図４に示した相変化メモリ素子を形成する方法を説明するための図面である。 図５に示した相変化メモリ素子を形成する方法を説明するための図面である。 図５に示した相変化メモリ素子を形成する方法を説明するための図面である。 図５に示した相変化メモリ素子を形成する方法を説明するための図面である。 図５に示した相変化メモリ素子を形成する方法を説明するための図面である。 図６に示したような相変化メモリ素子を形成する方法を説明するための図面である。 図６に示したような相変化メモリ素子を形成する方法を説明するための図面である。 図６に示したような相変化メモリ素子を形成する方法を説明するための図面である。 図６に示したような相変化メモリ素子を形成する方法を説明するための図面である。 図７に示したような相変化メモリ素子形成方法に対して説明するための図面である。 図７に示したような相変化メモリ素子形成方法に対して説明するための図面である。 図７に示したような相変化メモリ素子形成方法に対して説明するための図面である 本発明の一実施形態に係る相変化メモリ素子を概略に示す断面図である。 本発明の実施形態に係る抵抗メモリ素子を含む装置を示す図面である。 本発明の実施形態に係る抵抗メモリ素子を含む装置を示す図面である。 本発明の実施形態に係る抵抗メモリ素子を含む装置を示す図面である。 本発明の実施形態に係る抵抗メモリ素子を含む装置を示す図面である。 本発明の実施形態に係る抵抗メモリ素子を含む装置を示す図面である。 本発明の実施形態に係る抵抗メモリ素子を含む装置を示す図面である。 本発明の実施形態に係る抵抗メモリ素子を含む装置を示す図面である。 本発明の実施形態に係る抵抗メモリ素子を含む装置を示す図面である。
本発明の実施形態は、抵抗メモリ素子及びその形成方法に関することである。抵抗メモリ素子は、印加される信号によって、区別可能である少なくとも二つ以上の抵抗状態、例えば、高い抵抗状態及び低い抵抗状態を示すことができる抵抗メモリ要素を使用するメモリ素子である。抵抗メモリ要素は、例えば、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）メモリ要素、相変化（ｐｈａｓｅ−ｃｈａｎｇｅ）メモリ要素、磁性メモリ要素、導電性金属酸化物（ＣＭＯ）メモリ要素、固体電解質（ｓｏｌｉｄｅ ｅｌｅｃｔｒｏｌｙｔｅ）メモリ要素、ポリマーメモリ要素などを含むことができる。
ペロブスカイトメモリ要素は、例えば、巨大磁気抵抗ＣＭＲ（ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）物質、高温超電導ＨＴＳＣ（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ）物質などを含むことができる。固体電解質メモリ要素は、金属イオンが固体電解質内で移動可能であり、従って導電性連結通路（ｃｏｎｄｕｃｔｉｖｅ ｂｒｉｄｇｉｎｇ）を形成することができる物質を含むことができる。
以下には、一例として相変化メモリ要素を採択する抵抗メモリ素子を使用して本発明の実施形態を説明するようにする。従って、以下の説明は、上述の多様なメモリ要素を採択する抵抗メモリ素子に適用されることができる。
本発明の一実施形態は、相変化メモリ素子及びその形成方法を提供する。本発明の一実施形態による相変化メモリ素子は、相変化メモリ要素を含む。相変化メモリ要素は、相変化物質を含むことができる。例えば、相変化メモリ要素は、相変化物質及びその両面に連結された二つの電極を示すことが理解されうる。または、相変化メモリ要素は、相変化物質を示すことが理解されうる。相変化物質は、提供される熱に依存して、互いに異なる抵抗状態を示す多数の結晶状態の間で、可逆的に転換されることができる物質でありうる。相変化物質の結晶状態を変更するための信号として、電流、電圧のような電気的信号、光学信号、または放射線などを使用することができる。例えば、相変化物質の両端に連結された電極の間に電流が流れると、抵抗加熱によって相変化物質に熱（ｈｅａｔ）が提供されて、提供される熱の大きさ及び提供される時間に従って、相変化物質の結晶状態を変更させることができる。例えば、相変化物質は、抵抗が高い非晶質状態（リセット状態）と抵抗が低い結晶質状態（セット状態）を示すことができる。
相変化物質は、例えば、カルコゲン化合物を含むことができる。本発明の実施形態に従う相変化物質を‘ＸＹ’に表示する場合、ここで‘Ｘ’は、テルルＴｅ、セレニウムＳｅ、硫黄Ｓ、ポロニウムＰｏのうちで少なくとも一つを含み、‘Ｙ’は、アンチモンＳｂ、砒素Ａｓ、ゲルマニウムＧｅ、錫Ｓｎ、燐Ｐ、酸素Ｏ、インジウムＩｎ、ビズマスＢｉ、銀Ａｇ、金Ａｕ、パラジウムＰｄ、チタニウムＴｉ、硼素Ｂ、窒素Ｎ、シリコンＳｉのうち、少なくとも一つを含むことができる。本発明の一実施形態による相変化物質は、例えば、Ｇｅ−Ｓｂ−Ｔｅ（ＧＳＴ）、Ｇｅ−Ｂｉ−Ｔｅ（ＧＢＴ）、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、周期律表の５Ａ族元素−Ｓｂ−Ｔｅ、周期律表の６Ａ族元素−Ｓｂ−Ｔｅ、周期律表の５Ａ族元素−Ｓｂ−Ｓｅ、周期律表の６Ａ族元素−Ｓｂ−Ｓｅなどのカルコゲン化合物、または上述に列挙したカルコゲン化合物に不純物がドーピングされたカルコゲン化合物を含むことができる。カルコゲン化合物にドーピングされる不純物は、例えば、窒素、酸素、シリコン、或いはこれらの組合せを含むことができる。
本発明の実施形態は、相変化メモリ要素の間の絶縁のための絶縁膜及び導電性構造、例えば、配線の間の絶縁のための絶縁膜形成方法を提供する。また、本発明の一実施形態は、相変化メモリ素子で、導電性構造の間の相互連結方法を含み、セルアレイ領域のビットラインとワードライン、周辺回路領域の局所配線のような多様な機能の配線形成方法を提供する。
素子の集積度が増加すると、横方向で素子の間の距離、配線の間の距離、及び配線の線幅は減少する反面、縦方向で基板の上に積む絶縁層、及び導電層の高さは増加している。例えば、相変化メモリ要素（ｅｌｅｍｅｎｔ）の場合、その高さ及び幅が減少する。そして、隣接した相変化メモリ要素の間の距離も減少する。
このような状況で、相変化メモリ素子を形成する場合、熱工程（ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）などによって、相変化メモリ要素が歪む現状が発生することを本発明者らは知るようになった。また、本発明者らは、相変化メモリ要素、特に相変化物質が歪むようになると、相変化物質と電極の間の界面特性が不良になり、これによってセット抵抗が増加することを知るようになった。
これに、本発明の実施形態によると、相変化メモリ要素、相変化物質が歪むことを防止するために、相変化物質と相変化物質を囲む絶縁膜は同一の応力（ｓｔｒｅｓｓ）特性を示す。例えば、相変化メモリ要素を包む絶縁膜は、引張応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）を示す。すなわち、メモリ動作のうちに、相変化メモリ要素が示す応力を補償することができる応力特性を示す物質で相変化メモリ要素を包む絶縁膜を形成することができる。相変化メモリ要素を包む絶縁膜は、例えば、５ｘ１０９ｄｙｎｅ／ｃｍ２程度の引張応力を示すことができる。
また、本発明の他の実施形態によると、相変化メモリ要素を囲む絶縁膜を高い硬度を示す物質に形成して、相変化メモリ要素の動きを最小化するようにすることができる。
また、本発明の他の実施形態によると、低い熱伝導率を示す物質に相変化メモリ要素を包む絶縁膜を形成することができる。これによって、隣接した相変化メモリ要素の間の熱干渉（ｔｈｅｒｍａｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）を減らすことができる。
一方、縦方向での高さ増加は、下上の導電性構造物と配線の間、導電性構造物の間、或いは配線の間の連結のためのコンタクト穴（ｃｏｎｔａｃｔ ｈｏｌｅ）、ビア穴（ｖｉａ ｈｏｌｅ）のような各種開口部（ｏｐｅｎｉｎｇ）の縦横比の増加を引き起こす。隣接した配線の間の距離が減少するによって、蝕刻（ｅｔｃｈｉｎｇ）による配線パターン形成が難しくなり、また、配線の線幅減少によって配線の抵抗が増加している。一方、開口部の縦横比（縦横の比率）が増加することによって開口部の内側に導電物質を満たすことが難しくなり、開口部の内側に満たされる導電物質の抵抗も増加している。
これによって、本発明の一実施形態は、ダマシン法（ｄａｍａｓｃｅｎｅ）を使用して少なくとも一つ以上の配線、例えば、ビットラインを銅を使用して形成する方法を提供する。隣接した配線の間の寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）を減らすために、配線を包む絶縁膜は、例えば、低い誘電率を有するｌｏｗ−ｋ物質で形成することができる。例えば、相変化メモリ要素の側面に形成された絶縁膜より、より低い誘電率を有する絶縁物質で配線、例えば、ビットラインの側面を包む絶縁膜を形成することができる。
本発明の他の実施形態において、低い誘電率を有するようにするために、配線を包む絶縁膜に多孔性（ｐｏｒｏｕｓ）物質が適用されることができる。例えば、相変化メモリ要素を包む絶縁膜より多孔率が高い物質で配線を包む絶縁膜が形成されることができる。本発明の他の実施形態において、相変化メモリ要素を包む絶縁膜より硬度が低い物質で配線を包む絶縁膜が形成されることができる。
他の実施形態いおいて、相変化メモリ要素を包む絶縁膜より引張応力が低い物質で配線を包む絶縁膜が形成されることができる。
以下、本発明の多様な実施形態に対して添付された図面を参照して詳細に説明するようにする。本発明の特徴及び長所は、添付された図面と関連された以下の実施形態を通じて、容易に理解されるはずである。本発明の実施形態は、ここで説明される実施形態に限定されず、他の形態に具体化されうる。ここで紹介される実施形態は、開示された内容が徹底して完全になるように、そして当業者に本発明の思想が十分に伝えられることができるようにするために提供されることである。図面で、同一である機能を有する構成要素に対しては同一である参照番号を併記した。
本明細書で、ある構成要素に関して使われた‘下面’（ｌｏｗｅｒ ｓｕｒｆａｃｅ）及び‘上面’（ｕｐｐｅｒ ｓｕｒｐａｃｅ）という用語は、その構成要素が形成される基板の主表面（ｍａｉｎ ｓｕｒｆａｃｅ）を基準として相対的に‘近い面’及び‘遠い面’を各々示す相対的な用語である。そして、本明細書で、ある構成要素の面の間の高さの比較は、基板の主表面を基準としたことでありうる。例えば、ある構成要素の下面が異なる構成要素の下面より低いということは、ある構成要素の下面が異なる構成要素の下面より基板の主表面から近くにあるということを示すことができる。
本明細書に使用された用語‘導電物質’は、金属、導電性金属窒化物、導電性金属酸化物、導電性酸化窒化物、ケイ化物、金属合金、またはこれらの組合せを示す。金属は、例えば、銅、アルミニウムＡｌ、タングステンチタニウムＴｉＷ、タンタルＴａ、モリブデンＭｏ、タングステンＷなどを含み、これに限定されることではない。導電性金属窒化物は、例えば、窒化チタニウムＴｉＮ、窒化タンタルＴａＮ、窒化モリブデン（ＭｏＮ）、窒化ニオビウムＮｂＮ、窒化シリコンチタニウムＴｉＳｉＮ、窒化アルミニウムチタニウムＴｉＡＩＮ、窒化ボロンチタニウムＴｉＢＮ、窒化シリコンジルコニウムＺｒＳｉＮ、窒化シリコンタングステンＷＳｉＮ、窒化ボロンタングステンＷＢＮ、窒化アルミニウムジルコニウムＺｒＡｌＮ、窒化シリコンモリブデンＭｏＳｉＮ、窒化アルミニウムモリブデンＭｏＡｌＮ、窒化シリコンタンタルＴａＳｉＮ、窒化アルミニウムタンタルＴａＡｌＮなどを含み、これに限定されることではない。導電性酸化窒化物は、窒化酸化チタニウムＴｉＯＮ、窒化酸化アルミニウムチタニウムＴｉＡｌＯＮ、窒化酸化タングステンＷＯＮ、窒化酸化タンタルＴａＯＮなどを含み、これに限定されることではない。導電性金属酸化物は、酸化イリジウムＩｒＯ、酸化ルテニウムＲｕＯなどの導電性貴金属酸化物を含み、これに限定されることではない。
本明細書に使用された‘及び／または’という用語は、この用語の前後の要素の各々、或いはこれらの要素の多様な組合せを示す意味に使用された。例えば、‘Ａ及び／またはＢ’という用語は、‘Ａ’、‘Ｂ’または‘Ａ及びＢ’を示す。このように、‘Ａ、Ｂ、及び／またはＣ’という用語は、‘Ａ’、‘Ｂ’、‘Ｃ’、‘Ａ及びＢ’、‘Ａ及びＣ’、‘Ｂ及びＣ’、または‘Ａ、Ｂ及びＣ’を示す。
本明細書で‘基板’または‘半導体基板’または‘半導体層’は、シリコン表面を有する任意の半導体基板構造（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｂａｓｅｄ ｓｔｒｕｃｔｕｒｅ）を示すことができる。また、これらは任意の導電性領域、絶縁性領域、及び／または、任意の素子が形成された半導体基板構造を示すことができる。このような、半導体基板構造は、例えば、シリコン、絶縁体上のシリコンＳＯＩ、シリコンゲルマニウムＳｉＧｅ、ゲルマニウム、ヒ化ガリウムＧａＡｓ、ドーピングまたはドーピングされないシリコン、半導体構造によって支持されるシリコンのエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）、または異なる任意の半導体構造物を示すことができる。
本明細書で、ある構成が、異なる構成または基板上に具備されると（或いは形成されると）言及される場合に、そのある構成は、異なる構成または基板上に直接具備される（或いは形成される）、またはこれらの間にもう一つの第３の構成が具備されることも（或いは形成されることも）もありうるということを意味する。また、本明細書の多様な実施形態において、第１、第２、第３などの用語が配線、コンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）、開口部、絶縁膜、導電物質、コンタクト穴、ビア穴などの構成要素を記述するために使用されるが、これは、ある特定構成要素を異なる構成要素と区別するために使用されるだけであり、このような用語によって限定されてはならない。
図１は、本発明の一実施形態による抵抗メモリ素子が具備された基板１００のセルアレイ領域の一部分を示す平面図である。図１を参照すると、基板１００は、第１方向、例えば、行方向に伸張する帯形態（ｓｔｒｉｐｅ ｐａｔｔｅｒｎ）の素子領域ＡＣＴ （ｅｌｅｍｅｎｔ ｒｅｇｉｏｎ） を具備する。この素子領域ＡＣＴに、例えば、ｎ型、或いはｐ型の不純物が注入されてワードラインＷＬが形成されることができる。素子領域ＡＣＴ以外の領域に素子分離領域ＳＴＩが具備される。すなわち、素子分離領域ＳＴＩによって素子領域ＡＣＴが限定される。
第２方向、例えば、列方向に伸張する帯形態のビットラインＢＬがワードラインＷＬと交差するように具備される。ワードラインＷＬとビットラインＢＬが交差する部分にメモリセルが具備されることができる。本発明の一実施形態において、メモリセルは、例えば、相変化メモリ要素のような抵抗メモリ要素Ｍｐを含むことができる。抵抗メモリ要素Ｍｐの一端は、ビットラインＢＬに連結され、他端は、ワードラインＷＬに連結される。ワードラインＷＬと抵抗メモリ要素Ｍｐの他端の間には、抵抗メモリ要素を選択する選択素子が具備されることができる。本発明の一実施形態によると、抵抗メモリ要素Ｍｐは、相変化物質を含むことができる。
ワードラインＷＬとビットラインＢＬの配置は、多様に変わることができる。例えば、基板１００でワードラインＷＬがビットラインＢＬより近くに位置するできる。または、その反対にビットラインＢＬがワードラインＷＬより近くに位置することができる。
ワードラインＷＬの抵抗減少のためにワードラインＷＬは、コンタクト構造ＷＬＣを通じて低い抵抗の配線に電気的に連結されることができる。例えば、ワードラインＷＬの抵抗減少のために用いられた低抵抗を有する配線は、該配線がワードラインＷＬより基板１００から遠く離れているということを考慮して、上ワードラインＵＷＬとして参照されうる。そして、この上ワードラインＵＷＬを考慮して、前記ワードラインＷＬは下ワードラインＬＷＬとして参照されうる。本明細書で、ワードラインＷＬは、下ワードラインＬＷＬだけではなく上ワードラインＵＷＬを示すということが理解されることができる。ワードラインコンタクト構造ＷＬＣは、第１方向に隣接した抵抗メモリ要素Ｍｐの間に具備されることができる。ワードラインコンタクト構造ＷＬＣは、所定のメモリセル毎に形成されることができ、例えば、隣接した８個のメモリセル毎に形成されることができる。すなわち、第１方向に隣接したワードラインコンタクト構造ＷＬＣの間に８個のメモリセルが提供されることができる。また、ワードラインコンタクト構造ＷＬＣは、不規則に多様なメモリセル毎に形成されることができる。すなわち、第１方向に隣接したコンタクト構造の間に多様な個数、例えば、１６個、３２個などのメモリセルが提供されることができる。
図２は、本発明の一実施形態による抵抗メモリ素子のセルアレイ領域の一部分に対する等価回路図である。図２を参照すると、抵抗メモリ要素Ｍｐの一端は、ビットラインに連結され、他端は、選択素子Ｄを通じてワードラインＷＬに連結されることができる。抵抗メモリ要素Ｍｐを選択するための選択素子Ｄで、特別にここに限定されることではなくて、ダイオード、ＭＯＳトランジスタ、ＭＯＳダイオードなどが使用されることができ、図面には選択素子の一例としてダイオードＤが図示される。
図３を参照して、本発明の一実施形態による相変化メモリ素子に対して説明をするようにする。以下で、説明する実施形態で、但し説明の便宜のために相変化メモリ要素、例えば、相変化物質を包む絶縁膜、及び配線、例えばビットラインを包む絶縁膜、を区別するために前者の絶縁膜を第１絶縁膜（或いはセル絶縁膜）と称し、後者の絶縁膜を第２絶縁膜（或いは配線絶縁膜）と称する。
図３を参照すると、基板１００上に第１電極１２０及び第２電極１４０に連結された相変化物質１３０が具備される。相変化物質１３０は、カルコゲン化合物を含むことができる。第１電極１２０は、相変化物質１３０と基板１００の間に具備される。第１電極１２０は、基板１００上に具備された層間絶縁膜１１０を貫通するコンタクト穴１１５の内側に限定されることができる。第２電極１４０上には、配線、例えば、ビットライン１８０が具備される。すなわち、ビットライン１８０と相変化物質１３０の間に第２電極１４０が提供される。第１絶縁膜１５０が相変化物質１３０を包む。例えば、第１絶縁膜１５０が相変化物質１３０の側面上に提供される。第１絶縁膜１５０の上面が第２電極１４０の上面とほとんど同一である高さを示すことができる。従って、相変化物質１３０の上面は、第１絶縁膜１５０の上面より低いこともありうる。
第２絶縁膜１６０がビットライン１８０を包む。例えば、第２絶縁膜１６０は、ビットライン１８０の側面上に提供される。ビットライン１８０は、第２絶縁膜１６０の開口部１６５のうちに限定されることができる。例えば、ビットライン１８０は、第２絶縁膜１６０をパターニングして、開口部１６５を形成して、そこに銅のような導電物質を埋めたてして形成することができる。すなわち、ビットライン１８０は、ダマシン法（ｄａｍａｓｃｅｎｅ）を通じて形成されることができる。銅ビットライン１８０と第２電極１４０の間に導電性障壁層１７０が具備されることができる。この導電性障壁層１７０は、開口部１６５の底、及び側壁上に提供されることができる。
本実施形態によると、第１絶縁膜１５０と第２絶縁膜１６０は、互いに異なる特性（ｐｒｏｐｅｒｔｙ）を示す物質で構成される。第１絶縁膜１５０と第２絶縁膜１６０は、硬度、多孔率、誘電率、応力、及び／または、熱伝導率で差を示す。例えば、第１絶縁膜１５０は、高い硬度、低い多孔性、引張応力、及び／または、低い熱伝導率を有する物質で形成されることができる。一方、第２絶縁膜１６０は、低い硬度、低い誘電率、及び／または、高い多孔性を有する物質で形成されることができる。例えば、第１絶縁膜１５０は、第２絶縁膜１６０に比べて相対的に高い硬度、高い誘電率、低い多孔性、高い引張応力、及び／または、低い熱伝導率を有する物質で形成されることができる。
例えば、第１絶縁膜１５０は、５ｘ１０９ｄｙｎｅ／ｃｍ２程度の引張応力を示すことができる。第２絶縁膜１６０は、第１絶縁膜１５０より低い引張応力、または引張応力を示さなくてもよい。
例えば、図示されないがキャッピング膜がより提供されることができる。例えば、このキャッピング膜は、酸化シリコンＳｉＯ２、窒化シリコンＳｉＮＸ、窒化酸化シリコンＳｉＯＮ、酸化アルミニウムＡｌＯＸ、酸化チタニウムＴｉＯ２などで形成されることができる。このキャッピング膜は、例えば、第２電極１４０の上面に提供されることができる。
図４乃至図７は、本発明の多様な実施形態による相変化メモリ素子を示す断面図である。図３を参照して説明した実施形態と比較して、相変化物質を包む第１絶縁膜とビットラインを包む第２絶縁膜が少なくとも上述したような互いに異なる特性を示すように形成されることは同一である。但し、相変化物質、第２電極及びビットラインの構造などが図３を参照して説明した実施形態と多少の差を示す。これらの差は添付された図面を参照して簡略に説明される。
図４を参照すると、相変化物質１３０が、第１絶縁膜１５０に形成されたコンタクト穴１５５の内側に、またコンタクト穴１５５の外の第１絶縁膜１５０上に提供される。例えば、相変化物質１３０がダマシン法に形成されることができる。第１絶縁膜１５０の上に突き出る相変化物質の幅ｗ２は、コンタクト穴１５５の内側の相変化物質の幅ｗ１より広いこともありうる。そして、相変化物質１３０の上面が第１絶縁膜１５０の上面より、より高い。第１絶縁膜１５０は、相変化物質１３０の側面の一部分、すなわち側面の下部分を包む。そして、第２絶縁膜１６０がビットライン１８０の側面のみでなく相変化物質１３０の側面一部分、すなわち側面の上部分も包む。
図５を参照すると、図４に示したような実施形態とは違って、本実施形態の相変化メモリ素子では、相変化物質１３０が第１絶縁膜１５０のコンタクト穴１５５の内側に限定される。例えば、相変化物質１３０をダマシン法で形成させることができる。相変化物質１３０の上面と第１絶縁膜１５０の上面は、ほとんど同一である高さを示す。本実施形態で、ビットライン１８０が相変化物質１３０に接触するように具備される。ビットライン１８０は、相変化物質１３０及び第１絶縁膜１５０上に導電物質を蒸着して、予めに決定された帯形態に蝕刻するフォトリソグラフィー工程を通じて形成されることができる。第２絶縁膜１６０は、ビットライン１８０を覆うように第１絶縁膜１５０上に提供される。本実施形態の相変化メモリ素子では、図３に示した実施形態の第２電極１４０に対応する構成が省略され、ビットライン１８０が直接相変化物質１３０と接して第２電極の役割もする。
図６を参照すると、図４に示したような実施形態とは違って、本実施形態の相変化メモリ素子では、相変化物質１３０が第１絶縁膜１５５のコンタクト穴１５５の底、及び側壁を追って、一定の厚さに形成されることができる。例えば、相変化物質１３０が第１絶縁膜１５０のコンタクト穴１５５の一部分を満たす。そして、相変化物質１３０の一部分は、コンタクト穴１５５の外に延長することができる。第２電極１４０は、相変化物質１３０上に、すなわち、コンタクト穴１５５の内側に、そしてコンタクト穴１５５の外に形成されることができる。本実施形態で、相変化物質１３０は、ダマシン法を使用して形成されることができる。
図７を参照すると、図５を参照して説明した実施形態とは違って、相変化物質１３０は、第１絶縁膜１５０のコンタクト穴１５５の側壁及び底上に提供されて、第２電極１４０が相変化物質１３０上に、そして第１絶縁膜１５０のコンタクト穴１５５の内側に具備される。すなわち、相変化物質１３０がコンタクト穴１５５の一部分を満たして、その残り部分を第２電極１４０が満たす。本実施形態で、相変化物質１３０は、ダマシン法を使用して形成されることができる。
図８及び図９は、本発明の実施形態による相変化物質１３０の多様な形態を示す平面図である。図８を参照すると、相変化物質１３０は、隣接したセル単位に分離された島形態（ｉｓｌａｎｄ）でありうる。また、相変化物質１３０は、行方向、或いは列方向に隣接した少なくとも二つのセルが相変化物質を共有するように形成されることができる。例えば、図９に示したように、相変化物質１３０は、行方向、或いは列方向に伸張する帯形態（ｓｔｒｉｐｅ）でありうる。
以下には、本発明の実施形態による相変化メモリ素子の形成方法に対して説明をするようにする。
図１０乃至図１３は、図３に示したような相変化メモリ素子を形成する方法を説明するための図面である。図１０を参照すると、先ず、ワードライン、選択素子などが形成された基板１００を準備する。ワードラインは、素子分離領域によって限定された基板１００の素子領域に不純物イオンを注入することによって形成されることができる。選択素子は、例えば、ダイオードに構成されることができる。選択素子は、例えば、ワードラインを露出する選択素子用コンタクト穴を有する絶縁膜をワードラインが形成された基板上に形成して、選択素子用コンタクト穴にゲルマニウム、シリコン、またはシリコンゲルマニウムなどの半導体層を形成した後、その半導体層に不純物を注入することによって形成されることができる。選択素子用コンタクト穴の内側の半導体層は、選択的にエピタキシャル成長技術ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）、或いは固相エピタキシャル技術によって形成されることができる。選択的にエピタキシャル成長技術は、選択素子用コンタクト穴によって露出されたワードラインをシード層（ｓｅｅｄ ｌａｙｅｒ）に使用して半導体エピタキシャル層を成長させる方法である。これと違い、固相エピタキシャル技術は、選択素子用コンタクト穴の内側に非晶質半導体層、または多結晶半導体層を形成した後、それを結晶化させる方法である。
ワードライン、選択素子などを形成した後、基板１００上に層間絶縁膜１１０を形成する。層間絶縁膜１１０をパターニングして、第１電極を限定して対応する選択素子を露出する電極用コンタクト穴１１５を形成する。電極用コンタクト穴１１５に導電物質を埋めたてして第１電極１２０を形成する。
対応する第１電極１２０に連結される相変化物質１３０及び第２電極１４０を形成する。本実施形態によると、相変化物質１３０及び第２電極１４０は、カルコゲン化合物のような相変化物質膜及び第２電極用導電物質を第１電極１２０及び層間絶縁膜１１０上に形成した後、相変化物質膜及び第２電極用導電物質をパターニングすることによって形成されることができる。ここで、第２電極用導電物質上にキャッピング膜が形成されることができる。これによって、第２電極１４０の上面上にキャッピング膜が提供されるはずである。例えば、このキャッピング膜は、酸化シリコンＳｉＯ２、窒化シリコンＳｉＮＸ、窒化酸化シリコンＳｉＯＮ、酸化アルミニウムＡＩＯＸ、酸化チタニウムＴｉＯ２などで形成されることができる。このキャッピング膜は、また相変化物質膜及び第２電極用導電物質をパターニングした後に形成されることができるうる。この場合には、キャッピング膜は、第２電極１４０の上面だけでなく相変化物質１３０及び第２電極１４０の側面にも提供されるはずである。このようなキャッピング膜は、以後に説明される他の実施形態にも第２電極用導電物質上に形成させることができる。
図１１を参照すると、相変化物質１３０及び第２電極１４０の側面を包む第１絶縁膜１５０を形成する。例えば、相変化物質１３０及び第２電極１４０を覆うように層間絶縁膜１１０上に絶縁物質を蒸着した後、蒸着した絶縁物質を第２電極１４０が露出される時まで平坦化蝕刻する。平坦化蝕刻に化学的、機械的な研磨、エッチバック、またはこれらの組合せのような技術が使用されることができる。キャッピング膜が形成される場合、上述した平坦化蝕刻工程でキャッピング膜が蝕刻阻止層としての役割をすることができる。
第１絶縁膜１５０は、相変化物質１３０が歪むことを防止することができるように相変化物質１３０が示す応力と同一である特性の応力を示すことができるように形成する。例えば、相変化物質１３０が引張応力を示す場合に第１絶縁膜１５０も引張応力を示すように形成する。例えば、第１絶縁膜１５０は、５ｘ１０９ｄｙｎｅ／ｃｍ２程度の引張応力を示すことができる。または、第１絶縁膜１５０は、相変化物質１３０を堅固に支持することができるように高い硬度を有する物質で形成される。または引張応力を示しながら高い硬度を有する物質で第１絶縁膜１３０を形成する。
第１絶縁膜１５０は、例えば、高密度プラズマを使用する気相蒸着法に形成される酸化膜、気相蒸着法に形成されるシリコン酸化窒化膜ＳｉＯＮ、強化プラズマを利用した気相蒸着法に形成される酸化膜、及び／または、高い温度で気相蒸着法に形成されるシリコン窒化膜で形成されることができる。
第１絶縁膜１５０は、また隣接した相変化物質１３０の間の熱干渉（ｔｈｅｒｍａｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）を最小にするために熱伝導率が低い物質で形成されることができる。
次に、ダマシン法を利用したビットラインを形成する工程として、図１２及び図１３を参照して説明をするようにする。図１２を参照して、例えば、列方向（地面に対して垂直方向）に配列された複数個の第２電極１４０を露出して、ビットラインが形成される帯形態の開口部１６５を有する第２絶縁膜１６０を第１絶縁膜１５０上に形成する。帯形態の開口部１６５は、例えば、第２電極１４０及び第１絶縁膜１５０を覆う絶縁物質を形成した後、この絶縁物質の一部分を除去することによって形成されることができる。第２絶縁膜１６０は、第１絶縁膜１５０とは異なる特性を示すように形成される。例えば、第２絶縁膜１６０は、隣接したビットラインの間の寄生容量を最小化するために低い誘電率を有する物質、及び／または、多孔性物質で形成されることができる。第２絶縁膜１６０は、ビットラインが形成される帯形態の開口部形成が容易になるように低い硬度を示す物質で形成されることができる。また第２絶縁膜１６０は、第１絶縁膜１５０とは違い、熱伝導率が高い物質を使用しても関係ない。
例えば、第２絶縁膜１６０は、第１絶縁膜１５０より高い多孔性物質、低い硬度の物質、低い引張応力、或いは応力を示さない物質、高い熱伝導率の物質、及び／または、低い誘電率の物質で形成されることができる。
第２絶縁膜１６０は、例えば、低い誘電率を示すように硼素（ｂｏｒｏｎ）がドーピングされたシリコン酸化膜ＢＳＧ、リンがドーピングされた酸化膜ＰＳＧ、硼素及びリンがドーピングされた酸化膜ＢＰＳＧ、炭素がドーピングされたシリコン酸化膜、水素シルセスキオキサン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）（ＨＳＱ）、メチルシルセスキオキサン（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）（ＭＳＱ）、ＳｉＬＫ、ポリイミド、ポリノルボルネン、またはポリマー誘電物質などで形成されることができる。また第２絶縁膜１６０は、原子層蒸着法を利用した酸化膜、ＰＥＴＥＯＳ酸化膜、フロアブル酸化物ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）などで形成されることができる。
図１３を参照して、帯形態の開口部１６５の内側に導電物質、例えば、銅を満たして銅ビットライン１８０を形成する。銅を満たす前に開口部１６５の内側に導電性障壁層１７０をさらに形成することができる。例えば、開口部１６５の内側に、そして第２絶縁膜１６０上に銅を形成した後、第２絶縁膜１６０が露出される時まで平坦化蝕刻工程、例えば、化学的、機械的研磨、エッチバックのような工程を進行する。
図１０乃至図１３を参照して説明した実施形態で、ビットライン１８０は、ダマシン法を使用する代わりに導電物質を蝕刻して望みの導電パターン構造を形成する導電物質に対するパターニング工程に形成されることができ、それに従う相変化メモリ素子が図１４に図示される。図１４を参照すると、第２電極１４０上に層間絶縁膜１９０が具備される。層間絶縁膜１９０は、対応する第２電極１４０を露出するコンタクト穴１９５を具備する。このコンタクト穴１９５の内側に導電物質が埋めたてられて、コンタクトプラグ１９７を形成する。同一である列に配置されたコンタクトプラグ１９７に電気的に連結されるようにビットライン１８０が具備される。第２絶縁膜１６０は、ビットライン１８０を包む。ビットライン１８０とコンタクトプラグ１９７の間に導電性障壁層１７０が提供されることができる。
図１５乃至図１８は、図４に示した相変化メモリ素子を形成する方法を説明するための図面である。先に図１０乃至図１３を参照して説明した実施形態とは違い相変化物質がダマシン法を使用して形成されることができる。先に説明した方法と重複される内容は省略する。
図１５を参照すると、基板１００上に層間絶縁膜１１０、第１電極１２０を形成する。相変化物質及び第２電極が形成される領域を限定するコンタクト穴１５５を具備する第１絶縁膜１５０を形成する。コンタクト穴１５５は、対応する第１電極１２０を露出する。コンタクト穴１５５を有する第１絶縁膜１５０は、上述したような低い熱伝導率、高い硬度、及び／または、引張応力を有する物質を蒸着後、第１電極１２０を露出するように蒸着物質の一部分を除去することによって形成することができる。
図１６を参照して、コンタクト穴１５５内部及び第１絶縁膜１５０上にカルコゲン化合物１３５を形成する。第２電極用導電物質１４５をカルコゲン化合物１３５上に形成する。
図１７を参照して、第２電極用導電物質１４５及びカルコゲン化合物１３５に対するパターニング工程を進行して相変化物質１３０及び第２電極１４０を形成する。
図１８を参照して、例えば、列方向に配列された複数個の第２電極１４０を露出する帯形態の開口部１６５を有する第２絶縁膜１６０を形成する。次いで、帯形態の開口部１６５に銅のような導電物質を埋めたてして図４に示したようなビットライン１８０を形成する。
本実施形態で、第１絶縁膜１５０のコンタクト穴１５５は異なる形態に、例えば、列方向に伸張する帯形態に形成されることができる。これによると、隣接した少なくとも二つ以上の相変化メモリセルが相変化物質を共有するようになる。
本実施形態によると、第１電極１２０に隣接する相変化物質の一部分、すなわちコンタクト穴１５５の底に形成された相変化物質は蝕刻工程を受けない。一実施形態によると、相変化物質１３０の相変化は、第１電極１２０に隣接した部分で発生するため、本実施形態に従うとより信頼性のある相変化物質を形成することができる。
図１９乃至図２２を参照して、図５に示した相変化メモリ素子を形成する方法を説明する。本実施形態は、図１５乃至図１８を参照して説明した実施形態とは違い、ビットラインが相変化物質と直接に接触する。また相変化物質が第１絶縁膜のコンタクト穴の内側に限定される。図１９を参照すると、上述したように基板１００上に層間絶縁膜１１０、第１電極１２０、相変化物質が形成される領域を限定するコンタクト穴１５５を有する第１絶縁膜１５０を形成する。次にコンタクト穴１５５の内側に、そして第１絶縁膜１５０上に相変化物質のためのカルコゲン化合物１３５を形成する。
図２０を参照して、カルコゲン化合物１３５に対して平坦化蝕刻を進行して、コンタクト穴１５５の外のカルコゲン化合物を除去して、コンタクト穴１５５の内側に限定された相変化物質１３０を形成する。
図２１を参照して、相変化物質１３０及び第１絶縁膜１５０上にビットラインのための導電物質１８５を形成する。ビットラインのための導電物質１８５を形成する前に障壁層のための導電物質１７５をさらに形成することができる。
図２２を参照して、ビットライン用導電物質１８５をパターニングして、相変化物質１３０に連結されたビットライン１８０を形成する。次いで、ビットライン１８０を覆うように第１絶縁膜１５０、ビットライン１８０上に第２絶縁膜１６０を形成する。
本実施形態でも相変化が起きる相変化物質に対する蝕刻は根本的に発生しない。
本実施形態でも第１絶縁膜１５０のコンタクト穴１５５は異なる形態に、例えば、列方向に伸張する帯形態に形成されることができる。これによると、隣接した少なくとも二つ以上の相変化メモリセルが相変化物質を共有するようになる。
図２３乃至図２６は、図６に示したような相変化メモリ素子を形成する方法を説明するための図面である。本実施形態でも図１５乃至図１８を参照して説明した実施形態のように、相変化物質をダマシン法を使用して形成するが、相変化物質が第１絶縁膜のコンタクト穴の底及び側壁を追って一定である厚さに形成される。図２３を参照すると、基板１００上に層間絶縁膜１１０、第１電極１２０、第１電極を露出するコンタクト穴１５５を具備する第１絶縁膜１５０を形成する。本実施形態で、第１絶縁膜１５０のコンタクト穴１５５の幅は、後続に形成される相変化物質が一部分を満たすように、すなわち、コンタクト穴１５５の側壁及び底を追って形成されるように、例えば、基板１００に近づくほど、次第に減少するように形成されることができる。
図２４を参照して、コンタクト穴１５５の底及び側壁を追って相変化物質のためのカルコゲン化合物１３５を形成する。カルコゲン化合物１３５上にコンタクト穴１５５を満たすように第２電極用導電物質１４５を形成する。
図２５を参照して、第２電極用導電物質１４５及びカルコゲン化合物１３５に対するパターニング工程を進行して相変化物質１３０及び第２電極１４０を形成する。
図２６を参照して、例えば、列方向に配列された複数個の第２電極１４０を露出する帯形態の開口部１６５を有する第２絶縁膜１６０を形成する。次いで、帯形態の開口部１６５に銅のような導電物質を埋めたてして第２電極１４０に連結される図６に示したようなビットライン１８０を形成する。
本実施形態でも相変化が起きる相変化物質に対する蝕刻は根本的に発生しない。
本実施形態でも第１絶縁膜１５０のコンタクト穴１５５は異なる形態に、例えば、列方向に伸張する帯形態に形成されることができる。これによると、隣接した少なくとも二つ以上の相変化メモリセルが相変化物質を共有するようになる。
図２７乃至図２９を参照して、図７に示したような相変化メモリ素子形成方法に対して説明をする。図２７を参照すると、基板１００上に層間絶縁膜１１０、第１電極１２０、第１電極を露出するコンタクト穴１５５を具備する第１絶縁膜１５０を形成する。本実施形態で、第１絶縁膜１５０のコンタクト穴１５５の幅は、後続に形成される相変化物質がコンタクト穴１５５の底及び側壁を追って形成されることができるように、例えば、基板１００に近づくほど、次第に減少するように形成されることができる。コンタクト穴１５５の底及び側壁を追って相変化物質のためのカルコゲン化合物１３５を形成する。コンタクト穴１５５を完全に満たすようにカルコゲン化合物１３５上に第２電極用導電物質１４５を形成する。
図２８を参照して、コンタクト穴１５５の外の導電物質１４５及びカルコゲン化合物１３５を除去して、コンタクト穴１５５の内側に限定された相変化物質１３０及び第２電極１４０を形成する。
図２９を参照して、第２電極１４０及び第１絶縁膜１５０上にビットライン用導電物質を蒸着して、パターニング工程を進行して、第２電極１４０に連結されるビットライン１８０を形成する。次いで、ビットライン１８０を覆うように第１絶縁膜１５０及びビットライン１８０上に第２絶縁膜を形成する。
本実施形態でも相変化が起きる相変化物質に対する蝕刻は根本的に発生しない。
本実施形態でも第１絶縁膜１５０のコンタクト穴１５５は異なる形態に、例えば、列方向に伸張する帯形態に形成されることができる。これによると、隣接した少なくとも二つ以上の相変化メモリセルが相変化物質を共有するようになる。
図３０は、本発明の一実施形態による相変化メモリ素子を概略的に示す断面図として、メモリセルアレイ領域及び周辺回路領域の断面を示す。本発明の一実施形態による相変化メモリ素子に対するより明確な理解のために、メモリセルアレイ領域の断面の場合、行方向の断面（ワードラインが伸張する方向に切断した時の断面）及び列方向の断面（ビットラインが伸張する方向に切断した時の断面）全てを示した。図３０で、左側の図面は行方向の断面であり、中央の図面は列方向の断面であり、右側の図面は周辺回路領域の断面である。
図３０を参照すると、メモリセルアレイ領域の半導体基板２００に複数個のワードラインが、すなわち下ワードラインＬＷＬが提供される。下ワードラインＬＷＬは、例えば、半導体層にｎ型の不純物がドーピングされて形成されることができる。例えば、下ワードラインＬＷＬは、行方向に伸張することができる。または下ワードラインＬＷＬは、金属、導電性金属窒化物、導電性金属酸化物、導電性酸化窒化物、ケイ化物、金属合金、またはこれらの組合せを含むことができる。隣接した下ワードラインＬＷＬは、素子分離膜２１０のような絶縁膜によって互いに電気的に絶縁されることができる。周辺回路領域では、素子分離膜２１０によって限定された活性領域２２０Ｂ上にメモリセルアレイ領域を駆動するための駆動素子、例えば、駆動トランジスタ２３０が提供されることができる。
下ワードラインＬＷＬと交差するようにメモリセルアレイ領域の基板２００上に複数個のビットラインＢＬが提供される。周辺回路領域では、ビットラインＢＬに相応する第１配線Ｍ１が提供される。この第１配線Ｍ１は、駆動トランジスタ２３０のゲートＧ、及び／または、ソース／ドレーン領域Ｓ／Ｄに電気的に接続することができる。ビットラインＢＬ及び第１配線Ｍ１は、銅を含むことができる。本発明の一実施形態によると、ビットラインＢＬ及び第１配線Ｍ１は、銅を使用したダマシン法（ｄａｍａｓｃｅｎｅ）で形成されることができて、その抵抗を低くすることができる。
下ワードラインＬＷＬとビットラインＢＬの間に相変化物質３００が位置する。相変化物質３００と下ワードラインＬＷＬの間には、第１電極２８０と選択素子２５０が提供され、相変化物質３００とビットラインＢＬの間には、第２電極３１０が提供される。すなわち、第１電極２８０及び第２電極３１０が相変化物質３００に電気的に連結される。第１電極２８０は、例えば、相変化物質２００を加熱するヒーター（ｈｅａｔｅｒ）に使用されることができる。第１電極２８０は、選択素子、例えば、ダイオード２５０を通じて下ワードラインＬＷＬに電気的に連結される。そして、第２電極３１０は、ビットラインＢＬに電気的に連結される。
選択素子であるダイオード２５０は、基板２００上に積層されたｎ型半導体及びｐ型半導体を含むことができる。ｐ型半導体層は第１電極２８０に隣接し、ｎ型半導体層は下ワードラインＬＷＬに隣接することができる。
セルアレイ領域で、ビットラインＢＬに隣接して下ワードラインＬＷＬに電気的に連結されるセルコンタクトプラグ２９０ｃが提供されることができる。セルコンタクトプラグ２９０ｃは、多様な層に構成されることができる。例えば、セルコンタクトプラグ２９０ｃは、基板２００に近い側から積まれたチタニウム窒化膜、タングステン及び銅を含むことができる。ここで、セルコンタクトプラグ２９０ｃは、例えば、第３層間絶縁膜３８０、第２絶縁膜３６０、第１絶縁膜３２０、第２層間絶縁膜２６０及び第１層間絶縁膜２４０を貫通するセルコンタクト穴に具備されることができる。
一方、周辺回路領域では、セルコンタクトプラグ２９０ｃに相応する周辺コンタクトプラグ２９０ｐ１〜２９０ｐ３が提供されることができる。周辺コンタクトプラグ２９０ｐ１〜２９０ｐ３は、駆動トランジスタ２３０のゲートＧ、ソース／ドレーン領域Ｓ／Ｄ、または不純物拡散領域２２５に電気的に連結される。ソース／ドレーン領域Ｓ／Ｄに連結される周辺コンタクトプラグ２９０ｐ１は、セルコンタクトと類似に基板２００に近い側から積まれたチタニウム窒化膜、タングステン及び銅を含むことができる。一方、ゲートＧに連結される周辺コンタクトプラグ２９０ｐ２、２９０ｐ３は、例えば、基板２００で近い側から積まれたチタニウム窒化膜及びタングステンを含むことができる。
例えば、周辺コンタクトプラグ２９０ｐ１は、セルコンタクトプラグ２９０ｃ１と類似に第３層間絶縁膜３８０、第２絶縁膜３６０、第１絶縁膜３２０、第２層間絶縁膜２６０及び第１層間絶縁膜２４０を貫通する周辺コンタクト穴に具備されることができる。周辺コンタクトプラグ２９０ｐ２、２９０ｐ３は、第１絶縁膜３２０、第２層間絶縁膜２６０及び第１層間絶縁膜２４０を貫通する周辺コンタクト穴の内側に具備されることができる。
実施形態に従って第２絶縁膜３６０と第１絶縁膜３２０の間に蝕刻阻止膜３３０が提供されることができる。この蝕刻阻止膜３３０は、第２絶縁膜３６０に対して蝕刻選択性を示す物質で形成される。
セルコンタクトプラグ２９０ｃには、例えば、下ワードラインＬＷＬの抵抗減少のための上ワードラインＵＷＬが連結されることができる。一方、周辺回路領域では、上ワードラインＵＷＬに相応する第２配線Ｍ２が提供されることができる。この第２配線Ｍ２は、例えば、周辺コンタクトプラグ２９０ｐ１に連結されることができる。または、第２配線Ｍ２は、第１配線Ｍ１に連結されることができる。本発明の一実施形態によると、上ワードラインＵＷＬ及び第２配線Ｍ２は、銅を含むことができる。本発明の一実施形態によると、上ワードラインＵＷＬ及び第２配線Ｍ２は、使用したダマシン法で形成されることができて、その抵抗を低くすることができる。
セルアレイ領域で、上ワードラインＵＷＬ上には、全域ビットラインＧＢＬが提供され、周辺回路領域で第２配線Ｍ２上には、全域ビットラインＧＢＬに相応する第３配線Ｍ３が提供される。この全域ビットラインＧＢＬ及び第３配線Ｍ３は、銅を含むことができる。この全域ビットラインＧＢＬ及び第３配線Ｍ３は、銅を利用したダマシン法で形成されることができて、その抵抗を低くすることができる。第３配線Ｍ３は、第２配線Ｍ２に電気的に連結されることができる。全域ビットラインＧＢＬと上ワードラインＵＷＬの間には、第４層間絶縁膜４００が提供されることができる。
全域ビットラインＧＢＬ及び第３配線Ｍ３上には、保護膜４２０（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）が提供されることができる。
第１絶縁膜３２０は相変化物質３００の側面を覆いかぶせて、第２絶縁膜３６０はビットラインＢＬ及び第１配線Ｍ１の側面を包む。
ビットラインＢＬと上ワードラインＵＷＬの間に、そして第１配線Ｍ１と第２配線Ｍ２の間に層間絶縁膜３８０が具備される。上ワードラインＵＷＬと全域ビットラインＧＢＬの間に、そして第２配線Ｍ２と第３配線Ｍ３の間に層間絶縁膜４００が具備される。
本発明の他の実施形態によると、より高い集積度を得るために、相変化メモリ素子は、基板上に多様な層（ｍｕｌｔｉ−ｌｅｖｅｌ）が形成されることができる。
上述した抵抗メモリ素子は、多様な形態に具現されたり、多様な装置のある構成要素に使用されることができる。例えば、上述した抵抗メモリ素子は、多様な形態のメモリ装置、例えば、多様な形態のメモリカード、ＵＳＢメモリ、固相ドライバ（ＳＳＤ：ｓｏｌｉｄ−ｓｔａｔｅｄｒｉｖｅｒ）などを具現することに適用されることができる。
図３１は、本発明の一実施形態による抵抗メモリ素子を含む装置を示す。図示されたように本実施形態の装置は、メモリ５１０とメモリ制御機５２０を含む。メモリ５１０は、上述した本発明の実施形態による抵抗メモリ素子を含むことができる。メモリ制御機５２０は、メモリ５１０の動作を制御する入力信号を供給することができる。例えば、メモリ制御機５１０は、命令語及びアドレス信号を提供することができる。メモリ制御機５２０は、受信した制御信号に基づいてメモリ５１０を制御することができる。
図３２は、本発明の一実施形態による抵抗メモリ素子を含む装置を示す。図示されたように、本実施形態の装置は、インタフェース５１５に連結されたメモリ５１０を含む。メモリ５１０は、上述した本発明の実施形態による抵抗メモリ素子を含むことができる。インタフェース５１５は、例えば、外部で発生した入力信号を提供することができる。例えば、インタフェース５１５は、命令語及びアドレス信号を提供することができる。インタフェース５１５は、例えば、外部で発生した受信した制御信号に基づいてメモリ５１０を制御することができる。
図３３は、本発明の一実施形態による抵抗メモリ素子を含む装置を示す。図示されたように、本実施形態の装置は、メモリ５１０及びメモリ制御機５２０がメモリカード５３０で具現されたことを除いては、図３１の半導体装置と類似である。例えば、メモリカード５３０は、デジタルカメラ、パーソナルコンピュータなどの消費者電子装置と共に使用されるための標準を満足するメモリカードでありうる。メモリ制御機５２０は、メモリカード５３０が異なる装置、例えば、外部装置から受信した制御信号に基づいてメモリ５１０を制御することができる。
図３４は、本発明の一実施形態による、抵抗メモリ素子を含む携帯装置６０００を示す。携帯装置６０００は、ＭＰ３、ビデオ再生機、ビデオ及びオーディオ再生機などでありうる。図示されたように、携帯装置６０００は、メモリ５１０及びメモリ制御機５２０を含む。メモリ５１０は、上述した本発明の実施形態による相変化メモリ素子を含む。携帯装置６０００は、エンコーダ及びデコーダＥＤＣ６１０、表現部６２０及びエンタフェース６３０を含むことができる。データ（ビデオ、オーディオなど）は、メモリ制御機５２０を経由してメモリ５１０とエンコーダ及びデコーダＥＤＣ６１０の間で、互いに取り交わすことができる。点線に表示されたように、データは、メモリ５１０とエンコーダ及びデコーダＥＤＣ６１０の間から直接に取り交わすことができる。
ＥＤＣ６１０は、メモリ５１０に格納されるデータをエンコードすることができる。例えば、ＥＤＣ６１０は、オーディオデータをＭＰ３エンコーディングして、メモリ５１０に格納することができる。または、ＥＤＣ６１０は、ＭＰＥＧビデオデータをエンコーディング（例えば、ＭＰＥＧ３、ＭＰＥＧ３、ＭＰＥＧ４など）して、メモリ５１０に格納することができる。また、ＥＤＣ６１０は、異なるデータフォーマットによる異なる類型のデータをエンコーディングする多数のエンコーダを含むことができる。例えば、ＥＤＣ６１０は、オーディオデータのためのＭＰ３エンコーダ及びビデオデータのためのＭＰＥＧエンコーダを含むことができる。ＥＤＣ６１０は、メモリ５１０から出力されるデータをデコードすることができる。例えば、ＥＤＣ６１０は、メモリ５１０から出力されるオーディオデータをＭＰ３デコーディングすることができる。または、ＥＤＣ６１０は、メモリ５１０から出力されるビデオデータをＭＰＥＧデコーディング（例えば、ＭＰＥＧ３、ＭＰＥＧ３、ＭＰＥＧ４など）することができる。また、ＥＤＣ６１０は、異なるデータフォーマットによる異なる類型のデータをデコーディングする多数のデコーダを含むことができる。例えば、ＥＤＣ６１０は、オーディオデータのためのＭＰ３デコーダ及びビデオデータのためのＭＰＥＧデコーダを含むことができる。またＥＤＣ６１０は、デコーダのみを含むこともありうる。例えば、既にエンコードされたデータがＥＤＣ６１０に伝達されてデコーディングされた後、メモリ制御機５２０、及び／または、メモリ５１０に伝達することができる。
ＥＤＣ６１０は、インタフェース６３０を経由して、エンコーディングのためのデータ、または既にエンコードされたデータを受信する。インタフェース６３０は、周知の標準（例えば、ＵＳＢ、ファイアーワイヤー等）に従うことができる。インタフェース６３０はまた一つ以上のインタフェースを含むことができる。例えばインタフェース６３０は、ファイアワイヤ（ｆｉｒｅｗｉｒｅ）インタフェース、ＵＳＢインタフェースなどを含むことができる。メモリ５１０から提供されたデータは、またインタフェース６３０を経由して出力されることができる。
表現部６２０は、メモリ５１０、及び／または、ＥＤＣ６１０によってデコーディングされたデータを使用者が認識することができるように表示する。例えば、表現部６２０は、ビデオデータなどを出力する表示スクリーン、オーディオデータを出力するスピーカージャッキなどを含むことができる。
図３５は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。図示されたように、メモリ５１０は、ホストシステム７０００に連結されることができる。メモリ５１０は、上述の本発明の実施形態による抵抗メモリ素子を含む。ホストシステム７０００は、パーソナルコンピュータ、デジタルカメラなどのプロセシングシステムでありうる。メモリ５１０は、例えば、脱着が可能である格納媒体形態、例えば、メモリカード、ＵＳＢメモリ、固相ドライバＳＳＤ（ｓｏｌｉｄ−ｓｔａｔｅｄｒｉｖｅｒ）でありうる。
ホストシステム７０００は、メモリ５１０の動作を制御するための入力信号を提供することができる。例えば、ホストシステム７０００は、命令語及びアドレス信号を提供することができる。
図３６は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。本実施形態の装置によると、ホストシステム７０００がメモリカード５３０に連結される。本実施形態で、ホストシステム７０００は、制御信号をメモリカード５３０に提供して、メモリ制御機５２０がメモリ５１０の動作を制御するようにする。
図３７は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。図示されたように、メモリ５１０は、コンピュータシステム８０００のうちの中央処理装置ＣＰＵ８１０に連結されることができる。例えば、コンピュータシステム８０００は、パーソナルコンピュータ、パーソナルデータアシスタント（ａｓｓｉｓｔａｎｔ）などでありうる。メモリ５１０は、中央処理装置８１０にバス（ｂｕｓ）を通じて連結されることができる。
図３８は、本発明の一実施形態による抵抗メモリ素子を含む装置を図示する。図示されたように、本実施形態による装置９０００は、制御機９１０、キーボード、ディスプレイなどの入出力装置９２０、メモリ９３０、インタフェース９４０を含むことができる。本実施形態で装置の各構成は、バス９５０を通じて互いに連結されることができる。
制御機９１０は、一つ以上のマイクロプロセッサ、デジタルプロセッサ、マイクロコントローラ、またはプロセッサを含むことができる。メモリ９３０は、データ、及び／または、制御機９１０によって実行された命令を格納することができる。インタフェース９４０は、異なるシステム、例えば、通信ネットワークから、または通信ネットワークにデータを電送することに使用されることができる。装置９０００は、ＰＤＡのようなモバイルシステム、携帯用コンピュータ、ウェブタブレット（Ｗｅｂ ｔａｂｌｅｔ）、無線電話機、モバイル電話機、デジタル音楽再生機、メモリカードまたは情報を送信、及び／または、受信することができる異なるステムでありうる。
１００ 基板
１１０ 層間絶縁膜
１１５ コンタクト穴
１２０ 第１電極
１３０ 相変化物質
１４０ 第２電極
１５０ 第１絶縁膜
１６０ 第２絶縁膜
１６５ 開口部
１７０ 導電性障壁層
１８０ ビットライン

Claims (19)

  1. 基板上に形成された抵抗メモリ要素と、
    前記抵抗メモリ要素の側面を覆う第１絶縁膜と、
    前記抵抗メモリ要素上に形成された配線と、
    前記配線の側面を覆う第２絶縁膜と、を含み、
    前記第１絶縁膜と前記第２絶縁膜は、硬度、応力、誘電率、熱伝導率及び多孔率のうち、少なくとも何れか一つで差を示す抵抗メモリ素子。
  2. 前記第１絶縁膜は、前記第２絶縁膜より硬度が高いことを特徴とする請求項１に記載の抵抗メモリ素子。
  3. 前記第１絶縁膜は、前記第２絶縁膜に比べて多孔率が低いことを特徴とする請求項１または２に記載の抵抗メモリ素子。
  4. 前記第２絶縁膜は、前記第１絶縁膜より誘電率が低いことを特徴とする請求項１ないし３のいずれか一項に記載の抵抗メモリ素子。
  5. 前記第２絶縁膜は、硼素（ｂｏｒｏｎ）がドーピングされたシリコン酸化膜、リンがドーピングされた酸化膜、硼素及びリンがドーピングされた酸化膜、炭素がドーピングされたシリコン酸化膜、水素シルセスキオキサン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）（ＨＳＱ）、メチルシルセスキオキサン（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）（ＭＳＱ）、ＳｉＬＫ、ポリイミド、ポリノルボルネン、またはポリマー誘電物質とを含むことを特徴とする請求項１ないし４のいずれか一項に記載の抵抗メモリ素子。
  6. 前記第２絶縁膜は、シリコン酸化物ＳｉＯ２より誘電率が低いｌｏｗ−ｋ物質を含むことを特徴とする請求項１ないし４のいずれか一項に記載の抵抗メモリ素子。
  7. 前記第２絶縁膜は、前記第１絶縁膜より多孔率が高いことを特徴とする請求項１または２に記載の抵抗メモリ素子。
  8. 前記第２絶縁膜は、前記第１絶縁膜より誘電率が低いことを特徴とする請求項７に記載の抵抗メモリ素子。
  9. 前記抵抗メモリ要素は、相変化メモリ要素を含み、前記第１絶縁膜は、引張応力を示し、前記第２絶縁膜より高い硬度及び低い多孔率を示すことを特徴とする請求項１ないし８のいずれか一項に記載の抵抗メモリ素子。
  10. 前記配線は、前記抵抗メモリ要素に電気的に連結されるビットラインを含むことを特徴とする請求項１ないし９のいずれか一項に記載の抵抗メモリ素子。
  11. 基板上に第１開口部を有する第１絶縁膜を形成し、
    前記第１開口部に抵抗メモリ要素を形成し、
    前記抵抗メモリ要素及び前記第１絶縁膜上に前記抵抗メモリ要素を露出する開口部を有する第２絶縁膜を形成し、
    前記開口部の内側に導電物質を埋めたてして前記抵抗メモリ要素に連結される配線を形成することを含み、
    前記第１絶縁膜と前記第２絶縁膜が硬度、応力、誘電率、熱伝導率及び多孔率のうち、少なくとも何れか一つで差を示すように前記第１絶縁膜と前記第２絶縁膜を形成することを特徴とする抵抗メモリ素子形成方法。
  12. 前記第１絶縁膜は、引張応力を示す絶縁物質で形成されることを特徴とする請求項１１に記載の抵抗メモリ素子形成方法。
  13. 前記第２絶縁膜は、前記第１絶縁膜より誘電率が低い物質で形成されることを特徴とする請求項１１または１２に記載の抵抗メモリ素子形成方法。
  14. 前記第２絶縁膜は、硼素（ｂｏｒｏｎ）がドーピングされたシリコン酸化膜、インがドーピングされた酸化膜、硼素及びインがドーピングされた酸化膜、炭素がドーピングされたシリコン酸化膜、水素シルセスキオキサン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）（ＨＳＱ）、メチルシルセスキオキサン（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）（ＭＳＱ）、ＳｉＬＫ、ポリイミド、ポリノルボルネン、またはポリマー誘電物質とを含むことを特徴とする請求項１１ないし１３のいずれか一項に記載の抵抗メモリ素子。
  15. 前記第１絶縁膜は、前記第２絶縁膜より大きい引張応力、高い硬度、そして低い多孔率を示す物質に形成されることを特徴とする請求項１１ないし１４のいずれか一項に記載の抵抗メモリ素子。
  16. 基板上に抵抗メモリ要素を形成し、
    前記抵抗メモリ要素の側壁を包む第１絶縁膜を前記基板上に形成し、
    前記抵抗メモリ要素及び前記第１絶縁膜上に前記抵抗メモリ要素を露出する開口部を有する第２絶縁膜を形成し、
    前記開口部の内側に導電物質を埋めたてして前記抵抗メモリ要素に連結される配線を形成することを含み、
    前記第１絶縁膜と前記第２絶縁膜が硬度、応力、誘電率、熱伝導率及び多孔率のうち、少なくとも何れか一つで差を示すように前記第１絶縁膜と前記第２絶縁膜を形成することを特徴とする抵抗メモリ素子形成方法。
  17. 前記第１絶縁膜は、引張応力を示す絶縁物質で形成されることを特徴とする請求項１６に記載の抵抗メモリ素子。
  18. 前記第２絶縁膜は、前記第１絶縁膜より誘電率が低い物質で形成されることを特徴とする請求項１６または１７に記載の抵抗メモリ素子。
  19. 前記第１絶縁膜は、前記第２絶縁膜より大きい引張応力、高い硬度、そして低い多孔率を示す物質で形成されることを特徴とする請求項１６ないし１８のいずれか一項に記載の抵抗メモリ素子。
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