CN114843304A - 存储器装置及其形成方法 - Google Patents

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Abstract

一种形成存储器装置的方法包括以下操作。在衬底上方的第一介电层内形成第一导电插塞。执行处理工艺以将所述第一导电插塞的一部分转变成缓冲层，并且所述缓冲层覆盖在所述第一导电插塞的剩余部分上方。在所述缓冲层上方依序形成相变层及顶部电极。形成第二介电层以包封所述顶部电极及下伏的所述相变层。在所述第二介电层内形成第二导电插塞，且使所述第二导电插塞实体接触所述顶部电极。在所述缓冲层内形成丝状底部电极。

Description

存储器装置及其形成方法
技术领域
本发明实施例涉及存储器装置及其形成方法。
背景技术
举例来说，存储器装置用于包括收音机、电视、手机及个人计算设备在内的电子应用的集成电路中。相变随机存取存储器(PCRAM)是一种非易失性随机存取计算机存储器形式。PCRAM技术基于一种在正常环境温度下可以是非晶形或晶形的材料。当材料处于非晶态时，材料具有高电阻。当材料处于晶态时，材料具有低电阻。PCRAM装置具有多种操作及工程优势，包括高速、低功耗、非易失性、高密度及低成本。虽然现有的PCRAM一般来说足以满足其预期目的，但随着装置规模的不断缩小，其并非在所有方面都是完全令人满意的。
发明内容
根据本公开的一些实施例，一种形成存储器装置的方法包括以下操作。在衬底上方的第一介电层内形成第一导电插塞。执行处理工艺以将所述第一导电插塞的一部分转变成缓冲层，并且所述缓冲层覆盖在所述第一导电插塞的剩余部分上方。在所述缓冲层上方依序形成相变层及顶部电极。形成第二介电层以包封所述顶部电极及下伏的所述相变层。在所述第二介电层内形成第二导电插塞，且使所述第二导电插塞实体接触所述顶部电极。在所述缓冲层内形成丝状底部电极。
根据本公开的其他实施例，一种存储器装置包括：第一导电插塞，设置在衬底上方的导线上；相变层，设置在所述第一导电插塞上方；缓冲层，设置在所述第一导电插塞与所述相变层之间；丝状底部电极，设置在所述缓冲层内并与所述第一导电插塞及所述相变层实体接触；顶部电极，设置在所述相变层上方；以及第二导电插塞，设置在所述顶部电极上方。
根据本公开的其他一些实施例，一种存储器装置包括：第一导线，设置在衬底上方；相变层，设置在所述第一导线上方；选择器层，设置在所述相变层上方；第二导线，设置在所述选择器层上方；缓冲层，设置在所述第一导线与所述相变层之间；丝状底部电极，存在于所述缓冲层内；以及顶部电极，设置在所述选择器层与所述第二导线之间。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本产业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的关键尺寸。
图1示出根据本公开一些实施例的存储器装置的剖视图。
图2示出根据本公开一些实施例的存储器装置的电路图。
图3A到图3F示出根据本公开一些实施例的形成存储器堆叠的方法的剖视图。
图4A到图4F示出根据本公开替代实施例的形成存储器堆叠的方法的剖视图。
图5示出根据本公开一些实施例的形成存储器装置的方法的流程图。
图6示出根据本公开其他实施例的存储器装置的剖视图。
图7示出根据本公开其他实施例的存储器装置的电路图。
图8A到图8F示出根据本公开其他实施例的形成存储器堆叠的方法的剖视图。
图9A到图9F示出根据本公开其他实施例的形成存储器堆叠的方法的剖视图。
图10示出根据本公开其他实施例的形成存储器装置的方法的流程图。
图11示出根据本公开其他实施例的存储器堆叠的剖视图。
图12示出根据本公开其他实施例的形成存储器装置的方法的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第二特征形成在第一特征上方或第一特征上可包括其中第二特征与第一特征被形成为直接接触的实施例，且还可包括其中第二特征与第一特征之间可形成有附加特征进而使得所述第二特征与所述第一特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于……之下(beneath)”、“位于……下方(below)”、“下部的(lower)”、“位于……上(on)”、“位于……上方(over)”、“上覆(overlying)”、“位于……之上(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
在将针对特定上下文(即，例如相变随机存取存储器(phase-change randomaccess memory，PCRAM)装置等存储器装置及其形成方法)描述实施例。在本公开中，提出一种新颖的存储器结构来限制PCRAM中的热量，以降低PCRAM的操作电流/电压。底部电极可为细丝。在一些实例中，此种细丝充当加热器。丝状底部电极有益于促进相变切换，并提高存储器装置的性能。
图1示出根据本公开各种实施例的存储器装置10的剖视图。图2示出根据本公开一些实施例的存储器装置10的电路图。
参照图1，存储器装置10包括设置在衬底30上的一个或多个相变存储单元、存储器堆叠或存储堆叠MS及对应的晶体管700(例如，场效应晶体管)。存储器装置10可包括存储单元的二维阵列，所述存储单元各自以1T1MC配置(即，一个存取晶体管连接到一个存储单元的配置)排列。
衬底30可为半导体衬底，例如可商购获得的硅衬底。作为另外一种选择或另外，衬底30可包含元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可为但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可为但不限于碳化硅、砷镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可为但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。也可使用在本公开的设想范围内的其他合适的材料。
晶体管700可提供操作存储单元100所需的功能。具体来说，晶体管700可被配置成控制存储堆叠MS的编程操作、擦除操作及感测(读取)操作。在一些实施例中，存储器装置200可包括位于衬底30上的感测电路系统和/或顶部电极偏置电路系统。晶体管700可包括互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)晶体管、金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)平面晶体管、鳍式场效应晶体管(FinFET)和/或全栅晶体管(Gate All Around，GAA)晶体管。衬底30可视情况包括附加的半导体装置(例如，电阻器、二极管、电容器等)。
包含例如氧化硅等介电材料的浅沟槽隔离结构720可形成在衬底30的上部中。可在由浅沟槽隔离结构720的连续部分横向包围的每个区域内形成合适的掺杂半导体阱，例如p型阱及n型阱。因此，晶体管700可形成在衬底30上位于隔离结构720之间，使得晶体管700可通过隔离结构720彼此电隔离。
每个晶体管700可包括源极区732、漏极区738及栅极结构750。每个栅极结构750可包含栅极介电质752、栅极电极754及介电栅极间隔件756。可在每个源极区732上形成源极侧金属半导体合金区742，并且可在每个漏极区738上形成漏极侧金属半导体合金区748。
在层间介电(interlayer dielectric，ILD)层660内形成的内连结构680可形成在衬底30及形成在其上的装置(例如，晶体管700)上方。ILD层660可包括例如第零ILD层601、第一ILD层610、第二ILD层620、第三ILD层630、第四ILD层640及第五ILD层650。
内连结构680可通过执行例如以下任何合适的沉积工艺来形成：化学气相沉积(chemical vapor deposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、高密度等离子体化学气相沉积(high density plasma CVD，HDPCVD)工艺、金属有机化学气相沉积(metal organicCVD，MOCVD)工艺、电镀工艺或等离子体增强化学气相沉积(plasma enhanced CVD，PECVD)工艺。
内连结构可包括形成在第零ILD层601中并接触晶体管700的相应组件的导电接触件612、形成在第一ILD层610中的第一导线618、形成在第二ILD层620的下部中的第一导通孔622、形成在第二ILD层620的上部中的第二导线628、形成在第三ILD层630的下部中的第二导通孔632、形成在第三ILD层630的上部中的第三导线638、形成在第四ILD层640的下部中的第三导通孔642、形成在第四ILD层640的上部中的第四导线647/648、形成在第五ILD层650的下部中的第四导通孔656以及形成在第五ILD层650的上部中的第五导线657/658。在一个实施例中，内连结构680包括连接存储元件阵列的源极侧电源的源极线。由源极线提供的电压可通过设置在存储阵列区中的存取晶体管施加到底部电极。
介电层(601、610、620、630、640、650)中的每一者可包括低介电常数介电层(例如，介电常数小于约3.9的介电质)、超低介电常数介电层(例如，介电常数小于约3.0或小于约2.0的介电质)或氧化物(例如，氧化硅)。在一些实施例中，介电层(601、610、620、630、640、650)中的每一者可包含通过任何合适的方法(例如，旋涂、CVD、PECVD、ALD、其组合或类似方法)形成的材料，例如氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟硅酸盐玻璃(fluorosilicate glass，FSG)、SiOC、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或类似物。
内连结构的金属特征(612、618、622、628、632、638、642、647/648、657/658)中的每一者可包括至少一种导电材料，所述导电材料可为金属衬层(例如金属氮化物或金属碳化物)及金属填充材料的组合。每个金属衬层可包含TiN、TaN、WN、TiC、TaC及WC，且每个金属填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其组合。也可使用本公开的设想范围内的其他合适的材料。在一个实施例中，金属接触件612及第一导线618可通过双镶嵌工艺形成为集成线及通孔结构，第一导通孔622及第二导线628可通过双镶嵌工艺形成为集成线及通孔结构，第二导通孔632及第三导线638可通过双镶嵌工艺形成为集成线及通孔结构，第三导通孔642及第四导线648可通过双镶嵌工艺形成为集成线及通孔结构，和/或第四导通孔656及第四导线648可通过双镶嵌工艺形成为集成线及通孔结构。也可使用在本公开的设想范围内的其他合适的方法(例如，多个单镶嵌工艺或电镀工艺)。
在一些实施例中，存储堆叠MS可设置在第五介电材料层650内，并且每个存储堆叠MS可电连接到对应的第四导线647及第五导线657。然而，本公开不限于存储堆叠MS的任何特定位置。举例来说，存储堆叠MS可设置在任何ILD层660内。
内连结构680可被配置成将每个存储堆叠MS连接到对应的晶体管700，并将晶体管700连接到对应的信号线。举例来说，晶体管700的漏极区738可通过导通孔的子集(612、622、632、642)及导线的子集(618、628、638、648)电连接到存储堆叠MS的底部电极(参见图3F及图4F)。每个漏极区738可通过内连结构680的相应子集连接到相应存储堆叠MS的第一节点(例如，底部节点)。每个晶体管700的栅极电极754可电连接到字线WL(参见图2)，所述字线WL可被实施为内连结构680的子集。每个存储堆叠MS的顶部电极(参见图3F及图4F)可电连接到相应位线BL(参见图2)，所述位线BL被实施为内连结构的相应子集。每个源极区732可电连接到相应源极线SL(参见图2)，所述源极线SL被实施为内连结构的相应子集。在一些实施例中，相邻晶体管700共享公共源极线SL。尽管在图1中仅示出五个层级的导线，但应理解，可在图1所示的层级之上形成更多的导线层级。此外，应理解，可基于设计参数来选择其中形成源极线、字线及位线的层级。
在一些实施例中，如图1及图2所示，存储器装置10可包括存储单元的二维阵列，每个存储单元以1T1MC配置布置。具体来说，存储器装置10包括连接在一起的存储单元(例如，存储堆叠MS)及电流控制装置(例如，晶体管700)。存储堆叠MS包括夹置在两个电极之间的相变材料层。在一个实施例中，相变层材料的电阻被配置成被调节成分别代表不同逻辑状态的多个水平。在存储器装置10的操作期间，第一端子(栅极)可由来自字线WL的第一电压控制，第二端子可由来自位线BL的第二电压控制，且第三端子可由来自源极线SL的第三电压控制。
存储堆叠MS可被配置成与交替布置的多条源极线SL及多条位线BL耦合的阵列。在一些实施例中，导线657充当位线BL，且导线658充当源极线SL。然而，本公开不限于此。在其他实施例中，导线657充当源极线SL，且导线658充当位线BL。在一个实施例中，字线WL及位线BL可交叉配置。此外，存储堆叠MS中的每一者可为可操作的以实现多个电阻水平，并因此实现多个位存储。在本实施例中，源极线SL被配置成分别连接到晶体管700的源极。在一些实施例中，如图2所示，一条源极线SL可与存储器结构10中的存储堆叠MS的子集耦合。然而，本公开不限于此。在其他实施例中，源极线SL可被配置成使得一条源极线SL与一个相应存储堆叠MS耦合。
图3A到图3F示出根据本公开一些实施例的形成存储堆叠MS1的方法的剖视图。根据本公开的各种实施例，存储堆叠MS1可包括在图1的存储器装置10中。存储堆叠MS1可设置在两条交叠的导线(例如，导线647与657)之间。关于存储堆叠MS1，导线647、657在本文中可分别被称为底部导线647及顶部导线657。
参照图3A，在内连结构680的子集上方的介电层651内形成导电插塞110。在一些实施例中，导电插塞110形成在由第四ILD层640嵌入的导线647上方。
在一些实施例中，在第四ILD层640上方依序形成介电层651及可选的顶盖层652。介电层651可包括低介电常数介电层(例如，介电常数小于约3.9的介电质)、超低介电常数介电层(例如，介电常数小于约3.0或小于约2.0的介电质)或氧化物(例如，氧化硅)。介电层651可包含通过任何合适的方法(例如，旋涂、CVD、PECVD、ALD、其组合或类似方法)形成的材料，例如氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOC、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或类似物。顶盖层652可包含氧化物(例如，氧化硅、氧化铝或类似物)、氮化物(例如，SiN或类似物)、氮氧化物(例如，SiON或类似物)、碳氧化物(例如，SiOC或类似物)、碳氮化物(例如，SiCN或类似物)、碳化物(例如，SiC或类似物)、其组合或类似物，并且可使用旋涂、CVD、PECVD、ALD形成。在一些实施例中，顶盖层652与介电层651包含不同的材料。在某些实施例中，介电层651包含氧化硅，且顶盖层652包含氮化硅。
此后，穿过顶盖层652及介电层651形成开口图案OP1，并暴露出下伏导线647。然后，在介电层651上方形成填充开口图案OP1的导电材料。导电材料可包括至少一种导电材料，其可为金属衬层(例如，金属氮化物或金属碳化物)及金属填充材料的组合。每个金属衬层可包含TiN、TaN、WN、TiC、TaC及WC，并且每个金属填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其组合。在某些实施例中，导电材料包含W或Cu。在一些实施例中，使用顶盖层652作为抛光终止层对导电材料执行平坦化工艺(例如，化学机械抛光(chemicalmechanical polishing，CMP))，以移除开口图案OP1外部的导电材料。
在一些实施例中，导电插塞110的顶表面实质上与顶盖层652或介电层651的顶表面共面(如果视情况省略顶盖层652)。此外，顶盖层652及介电层651中的每一者包含介电材料，因此在一些实例中，顶盖层652及介电层651可一起被称为“第一介电层”。
参照图3B，执行处理工艺P1，以将导电插塞110的一部分转变成缓冲层112，并且缓冲层112覆盖在导电插塞110的剩余部分上方。具体来说，使导电插塞110的被暴露出的部分(例如，顶表面部分)经受处理工艺P1，因此导电插塞110的被暴露出的部分被转变成充当缓冲层112的处理部分。在一些实施例中，缓冲层112被形成为具有水平条状。
在一些实施例中，处理工艺P1是氧化处理，因此缓冲层112是包含在导电插塞110中的金属的氧化物。在某些实施例中，缓冲层112包含WO、CuO或类似物。在一些实施例中，缓冲层112的底表面粗糙且不平坦，并且缓冲层112的厚度不同于(例如，薄于或厚于)相邻顶盖层652的厚度或与相邻顶盖层652的厚度相同。
在一些实施例中，处理工艺P1包括在约25℃到100℃的温度下执行湿式氧化工艺。用于湿式氧化工艺的化学化合物包括硫酸(H2SO4)、过氧化氢(H2O2)、磷酸、氢氟酸、类似物或其组合。举例来说，用于湿式氧化工艺的化学化合物包含SPM(硫酸及过氧化氢溶液的混合溶液)。
在其他实施例中，处理工艺包括在约400℃到600℃的温度下执行氧退火工艺。用于氧退火工艺的气体包括O2、O3、N2O、CO2或其组合。在一些实施例中，氧气量占总气体量的约50体积％以上(例如，70体积％到90体积％)。
参照图3C，在缓冲层112上依序形成相变层114及顶部电极116。
在一些实施例中，在覆盖缓冲层112的顶盖层652上依序形成相变材料及顶部电极材料。相变材料可包含选自由Ge、Ga、Sn及In组成的群组中的一者、以及选自由Sb及Te组成的群组中的一者或多者。在一些实施例中，相变材料的材料还包含氮、铋及氧化硅中的一者或多者。举例来说，相变材料是包含GaSb、InSb、InSe、SbTe、GeTe或GeSb的二元体系；包含GeSbTe、InSbTe、GaSeTe、SnSbTe、InSbGe或GaSbTe的三元体系；或者包含GeSnSbTe、GeSbSeTe、TeGeSbS、GeSbTeO或GeSbTeN的四元体系。在某些实施例中，相变材料是掺有或不掺有氮和/或氧化硅的GeSbTe合金(例如，Ge2Sb2Te5)。相变材料可包含另一种相变电阻材料，例如包含氧化钨、氧化镍、氧化铜等的金属氧化物。相变材料可具有单层或多层结构。
顶部电极材料可包括铝、铜、钛、钽、钨、钴、钼、碳、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金(例如，铝铜合金)、合适的材料或其组合。
此后，在顶部电极材料上形成硬掩模层或光刻胶层PR1。然后，使用光刻胶层PR1作为蚀刻掩模来图案化顶部电极材料及相变材料，从而在缓冲层112上形成相变层114及顶部电极116。然后移除光刻胶层PR1。
在一些实施例中，相变层114的宽度大于缓冲层112的宽度。然而，本公开不限于此。在其他实施例中，相变层114的宽度实质上与缓冲层112的宽度相同。在一些实施例中，包括相变层114及顶部电极116的堆叠的中心轴与缓冲层112的中心轴对齐。在一些实施例中，相变层114完全覆盖下伏缓冲层112。
参照图3D，在介电层651上形成介电层653，且介电层653覆盖顶部电极116及下伏相变层114。此后，在介电层653上形成可选的顶盖层654。在一些实施例中，介电层653及顶盖层654由与介电层651及顶盖层652的材料类似的材料制成，因此在本文中不再予以赘述。
此后，在顶盖层654上形成硬掩模层或光刻胶层PR2。光刻胶层PR2中具有开口图案OP2。此后，使用光刻胶层PR2作为蚀刻掩模来执行图案化工艺，以将光刻胶层PR2的开口图案OP2转移到下伏顶盖层654及介电层653中。在图案化工艺中，开口图案OP2暴露出顶部电极116的一部分。然后移除光刻胶层PR2。
参照图3E，在介电层653内形成导电插塞118。在一些实施例中，在介电层653上方形成填充开口图案OP2的导电材料。导电材料可包括至少一种导电材料，其可为金属衬层(例如，金属氮化物或金属碳化物)及金属填充材料的组合。每个金属衬层可包含TiN、TaN、WN、TiC、TaC及WC，并且每个金属填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其组合。在某些实施例中，导电材料包含W或Cu。在一些实施例中，使用顶盖层654作为抛光终止层对导电材料执行平坦化工艺(例如，CMP)，以移除开口图案OP2外部的导电材料。
在一些实施例中，导电插塞118的顶表面实质上与顶盖层654或介电层653的顶表面共面(如果视情况省略顶盖层654)。此外，顶盖层654及介电层653中的每一者包含介电材料，因此在一些实例中，顶盖层654及介电层653可一起被称为“第二介电层”。
此后，在介电层653上方形成内连结构680的另一子集，并使所述另一子集与导电插塞118接触。在一些实施例中，由介电层655嵌入的导线657形成在介电层653内的导电插塞118上方。
参照图3F，在形成内连结构680之后，执行处理工艺P2，以在缓冲层112内形成丝状底部电极113。因此完成包括存储堆叠MS1的存储器装置10。在一些实施例中，向存储器装置10施加电压，以便在缓冲层112内形成丝状底部电极113。具体来说，丝状底部电极113是由金属氧化物缓冲层112的氧空位构成的导电路径。氧空位在金属氧化物缓冲层112内产生，并形成充当存储堆叠MS1的底部电极的丝状导电路径。在一些实施例中，所施加的电压介于约0.7V到2V的范围内。在一些实施例中，对存储器装置10执行加热操作，以便于丝状底部电极113的形成。在一些实施例中，在约200℃到500℃(例如，300℃到400℃)的温度下，所施加的电压介于约0.7V到1V或约0.8V到0.9V的范围内。在一些实施例中，在第一次烧制(firing)或测试工艺期间形成丝状底部电极113。
如图4A到图4F所示，存储器装置10中的存储堆叠MS1可被修改成具有另一种配置。存储堆叠MS2类似于存储堆叠MS1，其中存储堆叠的类似特征用类似的数字参照标记，并且在本文中对类似的特征不再予以赘述。
参照图4A，在内连结构680的子集上方的介电层651内形成导电插塞110。在一些实施例中，导电插塞110形成在由第四ILD层640嵌入的导线647上方。在一些实施例中，导电插塞110的顶表面实质上与介电层651的顶表面共面。
参照图4B，对介电层651执行回蚀工艺，直到导电插塞110的顶表面高于介电层651的顶表面。
参照图4C，执行处理工艺P1以将导电插塞110的一部分转变成缓冲层112a，并且缓冲层112a覆盖在导电插塞110的剩余部分上方。具体来说，导电插塞110的被暴露出的部分(例如，顶表面及上部侧壁部分)经受处理工艺P1，因此导电插塞110的被暴露出的部分转变成充当缓冲层112a的处理部分。在一些实施例中，缓冲层112a被形成为具有多个转折点。
在一些实施例中，处理工艺P1是氧化处理，因此缓冲层112a是包含在导电插塞110中的金属的氧化物。在某些实施例中，缓冲层112a包含WO、CuO或类似物。在一些实施例中，缓冲层112a的底表面粗糙且不平坦。
在一些实施例中，处理工艺P1包括在25℃到100℃的温度下执行湿式氧化工艺。用于湿式氧化工艺的化学化合物包括硫酸(H2SO4)、过氧化氢(H2O2)、磷酸、氢氟酸、类似物或其组合。举例来说，用于湿式氧化工艺的化学化合物包含SPM(硫酸及过氧化氢溶液的混合溶液)。
在其他实施例中，处理工艺包括在400℃到600℃的温度下执行氧退火工艺。用于氧退火工艺的气体包括O2、O3、N2O、CO2或其组合。在一些实施例中，氧气量占总气体量的约50体积％以上(例如，70体积％到90体积％)。
参照图4D，在介电层651上形成顶盖层652，并使顶盖层652围绕缓冲层112a。在一些实施例中，在覆盖缓冲层112a的介电层651上方形成顶盖材料，并且对顶盖材料执行平坦化工艺，直到缓冲层112a的顶表面被暴露出。在一些实施例中，顶盖层652的顶表面实质上与缓冲层112a的顶表面共面。
此后，在缓冲层112a上依序形成相变层114及顶部电极116。在一些实施例中，包括相变层114及顶部电极116的堆叠的中心轴与缓冲层112a的中心轴不对齐。举例来说，相变层114部分覆盖下伏缓冲层112a。具体来说，相变层114覆盖下伏缓冲层112a的一个转折点，同时暴露出下伏缓冲层112a的另一个转折点。
参照图4E，在介电层651上形成介电层653，并使介电层653覆盖顶部电极116及下伏相变层114。在一些实施例中，介电层653与缓冲层112a的被暴露出的部分接触。此后，在介电层653上形成可选的顶盖层654。
此后，穿过顶盖层654及介电层653形成导电插塞118，并使导电插塞118与顶部电极116实体接触。
此后，在介电层653上方形成内连结构680的另一子集，并使所述另一子集与导电插塞118接触。在一些实施例中，由介电层655嵌入的导线657形成在介电层653内的导电插塞118上方。
参照图4F，在形成内连结构680之后，在缓冲层112a内形成丝状底部电极113a。因此完成包括存储堆叠MS2的存储器装置10。在一些实施例中，向存储器装置10施加电压，以便在缓冲层112a内形成丝状底部电极113a。具体来说，丝状底部电极113a是由金属氧化物缓冲层112a的氧空位构成的导电路径。氧空位在金属氧化物缓冲层112a内产生，并形成充当存储堆叠MS2的底部电极的丝状导电路径。在一些实施例中，丝状导电路径形成在缓冲层112a的转折点周围。在一些实施例中，所施加的电压介于约0.7V到2V的范围内。在一些实施例中，对存储器装置10执行加热操作，以便于丝状底部电极113a的形成。在一些实施例中，在约200℃到500℃(例如，300℃到400℃)的温度下，所施加的电压介于约0.7V到1V或约0.8V到0.9V的范围内。在一些实施例中，在第一次烧制或测试工艺期间形成丝状底部电极113a。
图5示出根据一些实施例的形成存储器装置的方法的流程图。尽管所述方法被示出和/或阐述为一系列动作或事件，但应理解，所述方法不限于所示的次序或动作。因此，在一些实施例中，所述动作可以与所示不同的次序施行和/或可同时施行。此外，在一些实施例中，所示的动作或事件可被划分为多个动作或事件，这些动作或事件可在单独的时间施行或者与其他动作或子动作同时施行。在一些实施例中，可省略一些示出的动作或事件，且可包括其他未示出的动作或事件。
在动作302处，在衬底上方的第一介电层内形成第一导电插塞。图3A及图4A示出对应于动作302的一些实施例的剖视图。在一些实施例中，在第一介电层内形成第一导电插塞包括在第一介电层中形成第一开口，在第一介电层上方形成填充第一开口的第一导电材料，以及使用第一介电层作为蚀刻掩模对第一导电材料执行平坦化工艺，从而在第一开口中形成第一导电插塞。在一些实施例中，在动作302处，第一导电插塞的顶表面实质上与第一介电层的顶表面共面。第一介电层可具有单层或多层结构。
在动作303处，对第一介电层执行回蚀工艺，直到第一导电插塞的顶表面高于第一介电层的顶表面。图4B示出对应于动作303的一些实施例的剖视图。动作303是可选的，并且可根据需要省略。
在动作304处，执行处理工艺以将第一导电插塞的一部分转变成缓冲层，并且缓冲层覆盖在第一导电插塞的剩余部分上方。图3B及图4C示出对应于动作304的一些实施例的剖视图。在一些实施例中，处理操作包括湿式氧化工艺或氧退火工艺。
在动作306处，在缓冲层上方依序形成相变层及顶部电极。图3C及图4D示出对应于动作306的一些实施例的剖视图。在一些实施例中，视情况在相变层及顶部电极的侧壁上形成阻挡层(例如，氮化硅、氮氧化硅、碳化硅等)，以阻挡湿气进入相变层。
在动作308处，形成第二介电层以包封顶部电极及下伏相变层。图3D及图4E示出对应于动作308的一些实施例的剖视图。第二介电层可具有单层或多层结构。
在动作310处，在第二介电层内形成第二导电插塞，并使第二导电插塞与顶部电极实体接触。图3D到图3E及图4E示出对应于动作310的一些实施例的剖视图。
在动作312处，在缓冲层内形成丝状底部电极。图3F及图4F示出对应于动作312的一些实施例的剖视图。在一些实施例中，在缓冲层内形成丝状底部电极包括向存储器装置施加约0.8V到2V的电压。在一些实施例中，在缓冲层内形成丝状底部电极还包括在约200℃到500℃的温度下执行加热操作。
以下参照图1、图2、图3F及图4F描述一些实施例的存储器装置的结构。
在一些实施例中，存储器装置10包括存储堆叠MS1/MS2。存储堆叠MS1/MS2包括导电插塞110、相变层114、缓冲层112/112a、丝状底部电极113/113a、顶部电极116及导电插塞118。导电插塞110设置在衬底30上方的导线647上。相变层114设置在导电插塞110上方。缓冲层112/112a设置在导电插塞110与相变层114之间。丝状底部电极113/113a设置在缓冲层112/112a内并与导电插塞110及相变层114实体接触。顶部电极116设置在相变层114上方。导电插塞118设置在顶部电极116上方。
在一些实施例中，相变层114的中心轴与缓冲层112的中心轴对齐。在一些实施例中，相变层114的中心轴与缓冲层112a的中心轴不对齐。
在一些实施例中，缓冲层112/112a覆盖导电插塞110的顶表面。在一些实施例中，缓冲层112a还覆盖导电插塞110的侧表面的一部分。在一些实施例中，丝状底部电极113a设置在缓冲层112a的转折点周围。
在一些实施例中，缓冲层112/112a包含金属氧化物。在一些实施例中，丝状底部电极113/113a包括氧空位。
图6示出根据本公开其他实施例的存储器装置20的剖视图。图7示出根据本公开其他实施例的存储器装置20的电路图。
参照图6，存储器装置20包括设置在衬底406上的一个或多个相变存储单元或存储堆叠MS及晶体管400(例如，场效应晶体管)。在各种实施例中，存储堆叠MS设置在内连结构407内。晶体管400可包括互补金属氧化物半导体(CMOS)晶体管、MOSFET平面晶体管、FinFET和/或全栅(GAA)晶体管。
存储器装置20包括设置在衬底406上的晶体管400。每个晶体管400分别包括一对设置在衬底406中并在侧向上间隔开的源极/漏极区424。栅极介电质420设置在个别源极/漏极区424之间的衬底406上方，且栅极电极421设置在栅极介电质420上方。
层间介电(ILD)层412设置在晶体管400及衬底406上方。ILD层412包含一种或多种ILD材料。导电接触件414布置在ILD层412内。导电接触件414延伸穿过ILD层412到达栅极电极421及一对源极/漏极区424。
内连结构407设置在ILD层412上方。内连结构407包括多个ILD层418a到418d。多个导线415及多个导通孔416设置在ILD层418a到418d内。导线415及导通孔416被配置成在设置在整个存储器装置20中的各种装置之间提供电连接。
在一些实施例中，存储堆叠MS设置在ILD层418a到418d中的一者内。在其他的实施例中，存储堆叠MS可设置在多个ILD层418a到418d内。存储器装置20可包括存储单元的二维阵列，所述存储单元各自以1S1MC配置(即，一个选择器连接到一个存储单元的配置)布置。
存储堆叠MS包括多条导线404(例如，字线)。导线404各自在第一方向上在侧向上延伸。在各种实施例中，导线404彼此平行布置。
多条导线417(例如，位线)布置在导线404下方。导线417各自在横向于第一方向的第二方向上在侧向上延伸。在各种实施例中，导线417彼此平行布置。
介电层(例如，612、418a到418d)中的每一者可包括低介电常数介电层(例如，介电常数小于约3.9的介电质)、超低介电常数介电层(例如，介电常数小于约3.0或小于约2.0的介电质)或氧化物(例如，氧化硅)。在一些实施例中，介电层(例如，612、418a到418d)中的每一者可包含通过任何合适的方法(例如，旋涂、CVD、PECVD、ALD、其组合或类似方法)形成的材料，例如氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOC、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或类似物。
内连结构的金属特征(例如，404、414、415、416、417)中的每一者可包含至少一种导电材料，其可为金属衬层(例如，金属氮化物或金属碳化物)及金属填充材料的组合。每个金属衬层可包含TiN、TaN、WN、TiC、TaC及WC，并且每个金属填充材料部分可包含通过任何合适的方法(例如，双镶嵌工艺、单镶嵌工艺或电镀工艺)形成的W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其组合。
多个1S1MC存储堆叠MS设置在导线404与导线417之间。在各种实施例中，存储堆叠MS被布置成具有多行及多列的阵列。在一些实施例中，导线404中的个别导线及导线417中的个别导线耦合到每个个别1S1MC存储堆叠MS。
在一些实施例中，晶体管400包括第一晶体管400a及第二晶体管400b。在各种实施例中，存在M(其中M是整数1或大于整数1)条导线417，并且存在M个第一晶体管400a。导线417中的每一者经由设置在存储堆叠MS下方的导线415及导通孔416电耦合到个别第一晶体管400a(例如，耦合到每个第一晶体管400a的源极/漏极区424)。在各种实施例中，存在N(其中N是整数1或大于整数1)条导线404，并且存在N个第二晶体管400b。导线404中的每一者经由导线415及导通孔416电耦合到个别第二晶体管400b(例如，耦合到每个晶体管400b的源极/漏极区424)。
在一些实施例中，如图6及图7所示，存储器装置20可包括以1S1MC配置布置的存储单元的二维阵列。具体来说，存储器装置20包括存储单元(例如，存储堆叠MS)。存储堆叠MS可被配置成与多条字线WL耦合的阵列，并且多条位线BL以交叉配置布置。在一些实施例中，导线404充当字线WL，且导线417充当位线BL。然而，本公开不限于此。在其他实施例中，导线404充当位线BL，且导线417充当字线WL。
图8A到图8F示出根据本公开一些实施例的形成存储堆叠MS3的方法的剖视图。根据本公开的各种实施例，存储堆叠MS3可包括在图6的存储器装置20中。存储堆叠MS3可设置在两条交叠的导线(例如，导线417与404)之间。关于存储堆叠MS3，导线417、404在本文中可分别被称为底部导线417及顶部导线404。
参照图8A，在内连结构407的子集上方的介电层413内形成导线417。
在一些实施例中，在ILD层418a上方依序形成介电层413及可选的顶盖层419。介电层413可包括介电常数低于约3.0、2.0或者甚至1.5的低介电常数介电材料。介电层413可包含通过任何合适的方法(例如，旋涂、CVD、PECVD、ALD、其组合或类似方法)形成的材料，例如氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOC、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或类似物。顶盖层652可包含氧化物(例如，氧化硅、氧化铝或类似物)、氮化物(例如，SiN或类似物)、氮氧化物(例如，SiON或类似物)、碳氧化物(例如，SiOC或类似物)、碳氮化物(例如，SiCN或类似物)、碳化物(例如，SiC或类似物)、其组合或类似物，并且可使用旋涂、CVD、PECVD、ALD形成。在一些实施例中，顶盖层419与介电层413包含不同的材料。在某些实施例中，介电层413包含氧化硅，且顶盖层419包含氮化硅。
此后，穿过顶盖层419及介电层413形成导线417。导线417可包含至少一种导电材料，其可为金属衬层(例如，金属氮化物或金属碳化物)及金属填充材料的组合。每个金属衬层可包含TiN、TaN、WN、TiC、TaC及WC，并且每个金属填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其组合。在某些实施例中，导电材料包含W或Cu。
在一些实施例中，导线417的顶表面实质上与顶盖层419或介电层413的顶表面共面(如果视情况省略顶盖层419)。此外，顶盖层419及介电层413中的每一者包含介电材料，因此在一些实例中，顶盖层419及介电层413可一起被称为“第一介电层”。
参照图8B，执行处理工艺P1以将导线417的一部分转变成缓冲层202，并且缓冲层202覆盖在导线417的剩余部分上方。具体来说，使导线417的被暴露出的部分(例如，顶表面部分)经受处理工艺P1，因此导线417的被暴露出的部分被转变成充当缓冲层202的处理部分。在一些实施例中，缓冲层202被形成为具有水平条状。
在一些实施例中，处理工艺P1是氧化处理，因此缓冲层202是包含在导线417中的金属的氧化物。在某些实施例中，缓冲层202包含WO、CuO或类似物。在一些实施例中，缓冲层202的底表面粗糙且不平坦，并且缓冲层202的厚度不同于(例如，薄于或厚于)相邻顶盖层419的厚度或与相邻顶盖层419的厚度相同。
在一些实施例中，处理工艺P1包括在约25℃到100℃的温度下执行湿式氧化工艺。用于湿式氧化工艺的化学化合物包括硫酸(H2SO4)、过氧化氢(H2O2)、磷酸、氢氟酸、类似物或其组合。举例来说，用于湿式氧化工艺的化学化合物包含SPM(硫酸及过氧化氢溶液的混合溶液)。
在其他实施例中，处理工艺包括在约400℃到600℃的温度下执行氧退火工艺。用于氧退火工艺的气体包括O2、O3、N2O、CO2或其组合。在一些实施例中，氧气量占总气体量的约50体积％以上(例如，70体积％到90体积％)。
参照图8C，在缓冲层202上依序形成相变层204、中间层206、选择器层208及顶部电极210。
在一些实施例中，在覆盖缓冲层202的顶盖层419上依序形成相变材料、中间材料、选择器材料及顶部电极材料。
相变材料可包含选自由Ge、Ga、Sn及In组成的群组中的一者、以及选自由Sb及Te组成的群组中的一者或多者。在一些实施例中，相变材料的材料还包含氮、铋及氧化硅中的一者或多者。举例来说，相变材料是包含GaSb、InSb、InSe、SbTe、GeTe或GeSb的二元体系；包含GeSbTe、InSbTe、GaSeTe、SnSbTe、InSbGe或GaSbTe的三元体系；或者包含GeSnSbTe、GeSbSeTe、TeGeSbS、GeSbTeO或GeSbTeN的四元体系。在某些实施例中，相变材料是掺有或不掺有氮和/或氧化硅的GeSbTe合金(例如，Ge2Sb2Te5)。相变材料可包含另一种相变电阻材料，例如包含氧化钨、氧化镍、氧化铜等的金属氧化物。相变材料可具有单层或多层结构。
中间材料可包含钨(W)、石墨烯、MoS2、碳(C)、钛(Ti)、钽(Ta)、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、类似物或其组合。在一些实施例中，中间材料充当相变层的加热器、散热器或热绝缘体。热绝缘体有利于将热量集中在相变层中。
选择器材料为PCRAM提供电流-电压非线性，且此降低漏电流。在一些实施例中，选择器材料包括选自由以下组成的群组中的一者或多者：掺杂有选自由N、P、S、Si及Te组成的群组中的一者或多者的GeSe；掺杂有选自由N、P、S、Si及Te组成的群组中的一者或多者的AsGeSe；以及掺杂有选自由N、P、S、Si及Te组成的群组中的一者或多者的AsGeSeSi。在其他实施例中，选择器材料由包括SiOx、TiOx、AlOx、WOx、TixNyOz、HfOx、TaOx、NbOx、类似物或其组合的材料制成，其中x、y及z是非化学计量值。在某些实施例中，选择器材料是硫族化物或含有Ge、Sb、S及Te中的一者或多者的固体电解质材料。选择器材料可具有单层或多层结构。
顶部电极材料可包含铝、铜、钛、钽、钨、钴、钼、碳、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金(例如，铝铜合金)、合适的材料或其组合。
此后，在顶部电极材料上形成硬掩模层或光刻胶层PR。然后，使用光刻胶层PR作为蚀刻掩模来图案化顶部电极材料、选择器材料、中间材料及相变材料，以在缓冲层202上形成相变层204、中间层206、选择器层208及顶部电极210。然后移除光刻胶层PR。
在一些实施例中，相变层204的宽度大于缓冲层202的宽度。然而，本公开不限于此。在其他实施例中，相变层204的宽度实质上与缓冲层202的宽度相同。在一些实施例中，包括相变层204、中间层206、选择器层208及顶部电极210的堆叠的中心轴与缓冲层202的中心轴对齐。在一些实施例中，相变层204完全覆盖下伏缓冲层202。
参照图8D，在ILD层418b上形成ILD层418c，并使ILD层418c围绕顶部电极210及下伏选择器层208、中间层206及相变层204。根据需要，在ILD层418c中包括可选的顶盖层。
参照图8E，在ILD层418c上方形成内连结构407的子集，并使所述子集与顶部电极210接触。在一些实施例中，由ILD层418d嵌入的导线404形成在顶部电极210上方，并且第二导线404在不同于第一方向的第二方向上延伸。
参照图8F，在形成内连结构407之后，执行处理工艺P2，以在缓冲层202内形成丝状底部电极203。因此完成包括存储堆叠MS3的存储器装置20。在一些实施例中，向存储器装置20施加电压，以便在缓冲层202内形成丝状底部电极203。具体来说，丝状底部电极203是由金属氧化物缓冲层202的氧空位构成的导电路径。氧空位在金属氧化物缓冲层202内产生，并形成充当存储堆叠MS3的底部电极的丝状导电路径。在一些实施例中，所施加的电压介于约0.7V到2V的范围内。在一些实施例中，对存储器装置10执行加热操作，以便于丝状底部电极203的形成。在一些实施例中，在约200℃到500℃(例如，300℃到400℃)的温度下，所施加的电压介于约0.7V到1V或约0.8V到0.9V的范围内。在一些实施例中，在第一次烧制或测试工艺期间形成丝状底部电极203。
如图9A到图9F所示，存储器装置20中的存储堆叠MS3可被修改成具有另一种配置。存储堆叠MS4类似于存储堆叠MS3，其中存储堆叠的类似特征用类似的数字参照标记，并且在本文中对类似的特征不再予以赘述。
参照图9A，在内连结构407的子集上方的介电层413内形成导线417。在一些实施例中，导线417的顶表面实质上与介电层413的顶表面共面。
参照图9B，对介电层413执行回蚀工艺，直到导线417的顶表面高于介电层413的顶表面。
参照图9C，执行处理工艺P1以将导线417的一部分转变成缓冲层202a，并且缓冲层202a覆盖在导线417的剩余部分上方。具体来说，导线417的被暴露出的部分(例如，顶表面及上部侧壁部分)经受处理工艺P1，因此导线417的被暴露出的部分转变成充当缓冲层202a的处理部分。在一些实施例中，缓冲层202a被形成为具有多个转折点。
在一些实施例中，处理工艺P1是氧化处理，因此缓冲层202a是包含在导电插塞110中的金属的氧化物。在某些实施例中，缓冲层202a包含WO、CuO或类似物。在一些实施例中，缓冲层202a的底表面粗糙且不平坦。
在一些实施例中，处理工艺P1包括在25℃到100℃的温度下执行湿式氧化工艺。用于湿式氧化工艺的化学化合物包括硫酸(H2SO4)、过氧化氢(H2O2)、磷酸、氢氟酸、类似物或其组合。举例来说，用于湿式氧化工艺的化学化合物包含SPM(硫酸及过氧化氢溶液的混合溶液)。
在其他实施例中，处理工艺包括在400℃到600℃的温度下执行氧退火工艺。用于氧退火工艺的气体包括O2、O3、N2O、CO2或其组合。在一些实施例中，氧气量占总气体量的约50体积％以上(例如，70体积％到90体积％)。
参照图9D，在介电层413上形成顶盖层419，并使顶盖层419围绕缓冲层202a。在一些实施例中，在覆盖缓冲层202a的介电层413上方形成顶盖材料，并且对顶盖材料执行平坦化工艺，直到缓冲层202a的顶表面被暴露出。在一些实施例中，顶盖层419的顶表面实质上与缓冲层202a的顶表面共面。
此后，在缓冲层202a上依序形成相变层204、中间层206、选择器层208及顶部电极210。在一些实施例中，包括相变层204、中间层206、选择器层208及顶部电极210的堆叠的中心轴与缓冲层202a的中心轴不对齐。举例来说，相变层204部分覆盖下伏缓冲层202a。具体来说，相变层204覆盖下伏缓冲层202a的一个转折点，同时暴露出下伏缓冲层202a的另一个转折点。
参照图9E，在ILD层418b上形成ILD层418c，并使ILD层418c围绕顶部电极210及下伏选择器层208、中间层206及相变层204。根据需要，在ILD层418c中包括可选的顶盖层。在一些实施例中，ILD层418c与缓冲层202a的被暴露出的部分接触。
此后，在ILD层418c上方形成内连结构407的另一子集，并使所述另一子集与顶部电极210接触。在一些实施例中，由ILD层418d嵌入的导线404形成在顶部电极210上方。
参照图9F，在形成内连结构407之后，执行处理工艺P2，以在缓冲层202a内形成丝状底部电极203a。因此完成包括存储堆叠MS4的存储器装置20。在一些实施例中，向存储器装置20施加电压，以便在缓冲层202a内形成丝状底部电极203a。具体来说，丝状底部电极203a是由金属氧化物缓冲层202a的氧空位构成的导电路径。氧空位在金属氧化物缓冲层202a内产生，并形成充当存储堆叠MS4的底部电极的丝状导电路径。在一些实施例中，丝状导电路径形成在缓冲层202a的转折点周围。在一些实施例中，所施加的电压介于约0.7V到2V的范围内。在一些实施例中，对存储器装置20执行加热操作，以便于丝状底部电极203a的形成。在一些实施例中，在约200℃到500℃(例如，300℃到400℃)的温度下，所施加的电压介于约0.7V到1V或约0.8V到0.9V的范围内。在一些实施例中，在第一次烧制或测试工艺期间形成丝状底部电极203a。
图10示出根据一些实施例的形成存储器装置的方法的流程图。尽管所述方法被示出和/或阐述为一系列动作或事件，但应理解，所述方法不限于所示的次序或动作。因此，在一些实施例中，所述动作可以与所示不同的次序施行和/或可同时施行。此外，在一些实施例中，所示的动作或事件可被划分为多个动作或事件，这些动作或事件可在单独的时间施行或者与其他动作或子动作同时施行。在一些实施例中，可省略一些示出的动作或事件，且可包括其他未示出的动作或事件。
在动作502处，在衬底上方的第一介电层内形成第一导线，并且第一导线在第一方向上延伸。图8A及图9A示出对应于动作502的一些实施例的剖视图。在一些实施例中，在第一介电层内形成第一导线包括在第一介电层中形成第一开口，在第一介电层上方形成填充第一开口的第一导电材料，以及使用第一介电层作为蚀刻掩模对第一导电材料执行平坦化工艺，从而在第一开口中形成第一导线。在一些实施例中，在动作502处，第一导线的顶表面实质上与第一介电层的顶表面共面。第一介电层可具有单层或多层结构。
在动作503处，对第一介电层执行回蚀工艺，直到第一导线的顶表面高于第一介电层的顶表面。图9B示出对应于动作503的一些实施例的剖视图。动作503是可选的，并且可根据需要省略。
在动作504处，执行处理工艺以将第一导线的一部分转变成缓冲层，并且缓冲层覆盖在第一导线的剩余部分上方。图8B及图9C示出对应于动作504的一些实施例的剖视图。在一些实施例中，处理操作包括湿氧化工艺或氧退火工艺。
在动作506、动作508及动作510处，在缓冲层上方依序形成相变层、选择器层及顶部电极。图8C及图9D示出对应于动作506、动作508及动作510的一些实施例的剖视图。在一些实施例中，在缓冲层上方依序形成相变材料、选择器材料、顶部电极材料及掩模层，并且通过使用掩模层作为掩模来图案化相变材料、选择器材料及顶部电极材料，以形成存储堆叠。在一些实施例中，视情况在相变层、选择器层及顶部电极的侧壁上形成阻挡层(例如，氮化硅、氮氧化硅、碳化硅等)，以阻挡湿气进入相变层。在一些实施例中，充当加热器的中间层形成在相变层与选择器层之间。在一些实施例中，形成相变材料层及选择器材料层的次序可交换。亦即，动作506与动作508可根据需要交换。
在动作512处，形成第二介电层以包封顶部电极、选择器层及相变层。图8D及图9E示出对应于动作512的一些实施例的剖视图。第二介电层可具有单层或多层结构。
在动作514处，在顶部电极上方形成第二导线，并使所述第二导线与顶部电极实体接触，并且第二导线在不同于第一方向的第二方向上延伸。图8D到图8E及图9E示出对应于动作514的一些实施例的剖视图。
在动作516处，在缓冲层内形成丝状底部电极。图8F及图9F示出对应于动作516的一些实施例的剖视图。在一些实施例中，在缓冲层内形成丝状底部电极包括向存储器装置施加约0.8V到2V的电压。在一些实施例中，在缓冲层内形成丝状底部电极还包括在约200℃到500℃的温度下执行加热操作。
以下参照图6、图7、图8F及图9F描述一些实施例的存储器装置的结构。
在一些实施例中，存储器装置20包括存储堆叠MS3/MS4。存储堆叠MS3/MS4包括导线417、相变层204、选择器层208、导线404、缓冲层202/202a、丝状底部电极203/203a及顶部电极210。导线417设置在衬底406上方，并在第一方向上延伸。相变层204设置在导线417上方。选择器层208设置在相变层204上方。中间层206还包括并设置在相变层204与选择器层208之间。导线404设置在选择器层208上方，并在不同于第一方向的第二方向上延伸。缓冲层202设置在导线417与相变层204之间。丝状底部电极203/203a存在于缓冲层202/202a内。顶部电极210设置在选择器层208与导线404之间。
在一些实施例中，相变层204的中心轴与缓冲层202的中心轴对齐。在一些实施例中，相变层204的中心轴与缓冲层202a的中心轴不对齐。
在一些实施例中，缓冲层202/202a覆盖导线417的顶表面。在一些实施例中，缓冲层202a进一步覆盖导线417的侧表面的一部分。在一些实施例中，丝状底部电极203a设置在缓冲层202a的转折点周围。
在一些实施例中，相变层204完全覆盖缓冲层202。在一些实施例中，相变层204部分覆盖缓冲层202a。
在一些实施例中，缓冲层202/202a包含金属氧化物。在一些实施例中，丝状底部电极203/203a包括氧空位。
在本发明中，提出一种新颖的存储结构来限制PCRAM中的热量，以降低PCRAM的操作电流/电压。底部电极可为细丝。在一些实例中，此种细丝充当加热器。丝状底部电极有益于促进相变切换，并提高存储器装置的性能。
微小导电路径的发明概念可应用于充当加热器的另一个膜层。
图11示出根据本公开其他实施例的存储堆叠的剖视图。图12示出根据本公开其他实施例的形成存储器装置的方法的流程图。根据本公开的各种实施例，存储堆叠MS5可包括在图6的存储器装置20中。存储堆叠MS5可设置在两条交叠的导线(例如，导线417与404)之间。关于存储堆叠MS5，导线417、404在本文中可分别被称为底部导线417及顶部导线404。图11的存储堆叠MS5类似于存储堆叠MS3，其中存储堆叠的类似特征用类似的数字参照标记，并且在本文中对类似的特征不再予以赘述。
在动作802处，在衬底406上方形成第一导线417，并且第一导线417在第一方向上延伸。
在动作804、动作806及动作808处，在第一导线417上方依序形成相变层204、中间层206及选择器层208。在一些实施例中，在缓冲层上方依序形成相变材料、中间层、选择器材料及掩模层，并且通过使用掩模层作为掩模来图案化相变材料、中间层及选择器材料，以形成存储堆叠。在一些实施例中，视情况在相变层、中间层及选择器层的侧壁上形成阻挡层(例如，氮化硅、氮氧化硅、碳化硅等)，以阻挡湿气进入相变层。在一些实施例中，形成相变材料层及选择器材料层的次序可交换。亦即，动作804与动作808可根据需要交换。
在动作810处，形成第二介电层418c以包封选择器层208、中间层206及相变层204。
在动作812处，在选择器层208上方形成第二导线404，并且第二导线404在不同于第一方向的第二方向上延伸。
在动作814处，在中间层206内形成丝状加热器207。在一些实施例中，在中间层206内形成丝状加热器207包括向存储器装置施加约0.8V到2V的电压。在一些实施例中，在中间层206内形成丝状加热器207还包括在约200℃到500℃的温度下执行加热操作。
在一些实施例中，存储器装置20包括存储堆叠MS5。存储堆叠MS5包括：设置在衬底406上方的第一导线417；设置在导线417上方的相变层204；设置在相变层204上方的选择器层208；设置在选择器层208上方的导线404；设置在相变层204与选择器层208之间的中间层206；以及存在于中间层206内的丝状加热器207。
在一些实施例中，第一导线417充当底部电极，且第二导线404充当顶部电极。在其他实施例中，根据工艺要求，底部电极可插入在第一导线417与相变层204之间，并且顶部电极可插入在第二导线404与选择器层208之间。
在一些实施例中，中间层206包含铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或合适的过渡金属的氧化物。举例来说，中间层206包含金属氧化物，例如WO、CuO或类似物。在一些实施例中，丝状加热器207包括氧空位。
根据本公开的一些实施例，一种形成存储器装置的方法包括以下操作。在衬底上方的第一介电层内形成第一导电插塞。执行处理工艺以将所述第一导电插塞的一部分转变成缓冲层，并且所述缓冲层覆盖在所述第一导电插塞的剩余部分上方。在所述缓冲层上方依序形成相变层及顶部电极。形成第二介电层以包封所述顶部电极及下伏的所述相变层。在所述第二介电层内形成第二导电插塞，且使所述第二导电插塞实体接触所述顶部电极。在所述缓冲层内形成丝状底部电极。
在一些实施例中，在所述缓冲层内形成所述丝状底部电极包括向所述存储器装置施加0.8V到2V的电压。在一些实施例中，在所述缓冲层内形成所述丝状底部电极包括在200℃到500℃的温度下执行加热操作。在一些实施例中，在所述第一介电层内形成所述第一导电插塞包括：在所述第一介电层中形成第一开口；在所述第一介电层上方形成填充所述第一开口的第一导电材料；以及利用所述第一介电层作为蚀刻掩模，对所述第一导电材料执行平坦化工艺，以在所述第一开口中形成所述第一导电插塞。在一些实施例中，所述第一导电插塞的顶表面实质上与所述第一介电层的顶表面共面。在一些实施例中，还包括对所述第一介电层执行回蚀工艺，直到所述第一导电插塞的顶表面高于所述第一介电层的顶表面。在一些实施例中，所述处理工艺包括湿氧化工艺或氧退火工艺。在一些实施例中，所述丝状底部电极包括氧空位。
根据本公开的其他实施例，一种存储器装置包括：第一导电插塞，设置在衬底上方的导线上；相变层，设置在所述第一导电插塞上方；缓冲层，设置在所述第一导电插塞与所述相变层之间；丝状底部电极，设置在所述缓冲层内并与所述第一导电插塞及所述相变层实体接触；顶部电极，设置在所述相变层上方；以及第二导电插塞，设置在所述顶部电极上方。
在一些实施例中，所述相变层的中心轴与所述缓冲层的中心轴对齐。在一些实施例中，所述相变层的中心轴与所述缓冲层的中心轴不对齐。在一些实施例中，所述缓冲层覆盖所述第一导电插塞的顶表面。在一些实施例中，所述缓冲层进一步覆盖所述第一导电插塞的侧表面的一部分。在一些实施例中，所述丝状底部电极设置在所述缓冲层的转折点周围。在一些实施例中，所述缓冲层包含金属氧化物。
根据本公开的其他一些实施例，一种存储器装置包括：第一导线，设置在衬底上方；相变层，设置在所述第一导线上方；选择器层，设置在所述相变层上方；第二导线，设置在所述选择器层上方；缓冲层，设置在所述第一导线与所述相变层之间；丝状底部电极，存在于所述缓冲层内；以及顶部电极，设置在所述选择器层与所述第二导线之间。
在一些实施例中，所述丝状底部电极包括氧空位。在一些实施例中，所述相变层完全覆盖所述缓冲层。在一些实施例中，所述相变层部分覆盖所述缓冲层。在一些实施例中，所述丝状底部电极设置在所述缓冲层的转折点周围。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应知，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、取代及变更。

Claims (10)

1.一种形成存储器装置的方法，包括：
在衬底上方的第一介电层内形成第一导电插塞；
执行处理工艺以将所述第一导电插塞的一部分转变成缓冲层，所述缓冲层覆盖在所述第一导电插塞的剩余部分上方；
在所述缓冲层上方依序形成相变层及顶部电极；
形成第二介电层以包封所述顶部电极及下伏的所述相变层；
在所述第二介电层内形成第二导电插塞，所述第二导电插塞实体接触所述顶部电极；以及
在所述缓冲层内形成丝状底部电极。
2.根据权利要求1所述的形成存储器装置的方法，其中在所述缓冲层内形成所述丝状底部电极包括向所述存储器装置施加0.8V到2V的电压。
3.根据权利要求1所述的形成存储器装置的方法，其中在所述缓冲层内形成所述丝状底部电极包括在200℃到500℃的温度下执行加热操作。
4.根据权利要求1所述的形成存储器装置的方法，其中在所述第一介电层内形成所述第一导电插塞包括：
在所述第一介电层中形成第一开口；
在所述第一介电层上方形成填充所述第一开口的第一导电材料；以及
利用所述第一介电层作为蚀刻掩模，对所述第一导电材料执行平坦化工艺，以在所述第一开口中形成所述第一导电插塞。
5.根据权利要求4所述的形成存储器装置的方法，其中所述第一导电插塞的顶表面实质上与所述第一介电层的顶表面共面。
6.根据权利要求4所述的形成存储器装置的方法，还包括对所述第一介电层执行回蚀工艺，直到所述第一导电插塞的顶表面高于所述第一介电层的顶表面。
7.根据权利要求1所述的形成存储器装置的方法，其中所述处理工艺包括湿氧化工艺或氧退火工艺。
8.根据权利要求1所述的形成存储器装置的方法，其中所述丝状底部电极包括氧空位。
9.一种存储器装置，包括：
第一导电插塞，设置在衬底上方的导线上；
相变层，设置在所述第一导电插塞上方；
缓冲层，设置在所述第一导电插塞与所述相变层之间；
丝状底部电极，设置在所述缓冲层内并与所述第一导电插塞及所述相变层实体接触；
顶部电极，设置在所述相变层上方；以及
第二导电插塞，设置在所述顶部电极上方。
10.一种存储器装置，包括：
第一导线，设置在衬底上方并在第一方向上延伸；
相变层，设置在所述第一导线上方；
选择器层，设置在所述相变层上方；
第二导线，设置在所述选择器层上方，并在不同于所述第一方向的第二方向上延伸；
缓冲层，设置在所述第一导线与所述相变层之间；
丝状底部电极，存在于所述缓冲层内；以及
顶部电极，设置在所述选择器层与所述第二导线之间。
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