CN113258000A - 半导体结构和形成半导体器件的方法 - Google Patents

半导体结构和形成半导体器件的方法 Download PDF

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Abstract

一种形成半导体器件的方法包括：形成底部电极；形成介电层；形成与介电层接触的相变随机存取存储器(PCRAM)区域；以及形成顶部电极。介电层和PCRAM区域位于底部电极和顶部电极之间。在介电层中形成丝状物。丝状物与介电层接触。根据本申请的其他实施例，还提供了半导体结构。

Description

半导体结构和形成半导体器件的方法
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及一种半导体结构和形成半导体器件的方法。
背景技术
相变存储器可以使用硫族化物半导体来存储状态。硫族化物半导体具有晶态和非晶态。在晶态下，相变材料具有低电阻率，而在非晶态下，它们具有高电阻率。相变材料在非晶态和晶态下的电阻比率通常大于1,000，因此相变存储器件不太可能具有错误的读数。硫族化物材料在一定温度范围内在晶态和非晶态均稳定，并且可以通过电脉冲在两种状态之间来回切换。
相变存储器具有若干操作和工程上的有利特征，包括高速、低功率、非易失性、高密度和低成本。例如，相变存储器是非易失性的，并且可以例如在小于约50纳秒内被快速写入。相变存储器单元可以具有高密度。另外，相变存储器与CMOS逻辑兼容，并且与其他类型的存储器单元相比，相变存储器通常可以以低成本制造。
发明内容
在一些实施例中，形成半导体器件的方法，包括：形成底部电极；形成介电层；形成与介电层接触的相变随机存取存储器(PCRAM)区域；形成顶部电极，其中，介电层和PCRAM区域位于底部电极和顶部电极之间；以及在介电层中形成丝状物，其中，丝状物与介电层接触。
在一些实施例中，半导体结构，包括：存储器单元的阵列，其中，存储器单元的阵列中的每个存储器单元包括：底部电极；介电层；位于介电层中的丝状物；与介电层和丝状物接触的相变随机存取存储器(PCRAM)区域；以及顶部电极，其中，介电层和PCRAM区域位于底部电极和顶部电极之间。
在一些实施例中，半导体结构，包括：多个底部电极；位于多个底部电极上方并与多个底部电极接触的介电层；位于介电层中的多个丝状物，其中，多个丝状物中的每一个与多个底部电极中的对应一个重叠；多个硫族化物半导体区域，其中，多个硫族化物半导体区域中的每一个与多个丝状物中的对应一个重叠并接触；以及覆盖多个硫族化物半导体区域的多个顶部电极。
根据本申请的其他实施例，还提供了为PCRAM生成自对准加热器。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1至图8示出根据一些实施例的包括自对准加热器的相变随机存取存储器(PCRAM)单元的形成中的中间阶段的截面图。
图9示出根据一些实施例的在PCRAM单元上执行的操作。
图10至图12示出根据一些实施例的PCRAM单元的形成和操作中的中间阶段的截面图。
图13至图15示出根据一些实施例的PCRAM单元的形成和操作中的中间阶段的截面图。
图16至图18示出根据一些实施例的PCRAM单元的形成和操作中的中间阶段的截面图。
图19示出根据一些实施例的PCRAM阵列的立体图。
图20示出根据一些实施例的用于形成PCRAM单元的工艺流程。
具体实施方式
以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，提供了具有自对准电阻式随机存取存储器(ReRAM)加热器的相变随机存取存储器(PCRAM)单元及其形成方法。根据一些实施例示出了存储器单元的形成中的中间阶段。讨论了一些实施例的一些变化。本文讨论的实施例将提供示例以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。虽然方法实施例可以讨论为按照特定的顺序实施，但其他方法实施例也可以以任何合理的顺序来实施。
根据本公开的一些实施例，PCRAM单元形成为邻接介电层，其被配置为用作电阻式随机存取存储器(ReRAM)单元。在形成PCRAM单元所位于的管芯或晶圆之前或之后，执行丝状物形成工艺以在介电层中形成丝状物。丝状物与PCRAM单元串联连接。丝状物具有相对较高的电阻，并用作PCRAM单元的加热器。丝状物与对应的PCRAM单元自对准。
图1至图9示出根据本公开的一些实施例的PCRAM单元的形成中的中间阶段的截面图以及PCRAM单元的读/写操作。对应的工艺也示意性地反映在图20所示的工艺流程中。
图1示出晶圆10的截面图，其包括多个器件管芯12。晶圆10中包括衬底20。衬底20可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。根据一些实施例，半导体衬底20的半导体材料可包括硅；锗；包括碳化硅、SiPC砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。
晶体管形成在半导体衬底20的前表面上。根据一些实施例，晶体管包括选择器22，其包括栅极电介质25、栅电极26、源极/漏极区域24A和24B以及接触塞(通孔)30和32。相应的工艺被示出为图20中示出的工艺流程200中的工艺202。源极/漏极区域24A和24B可以延伸到半导体衬底20中。栅电极26以及接触塞30和32可以形成在介电层31中，其可以包括层间电介质(ILD)，并且可以包括或可以不包括金属间电介质(ILD)。根据本公开的一些实施例，介电层31由介电常数(k值)低于约3.0或更低的低k介电材料形成。介电层31可以由Black Diamond(应用材料公司的注册商标)、含碳低k介电材料(诸如SiOC(其中有孔))、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成。根据本发明的一些实施例，介电层31的形成包括沉积含致孔剂的介电材料以及然后实施固化工艺以驱除致孔剂，并且因此剩余的介电层31是多孔的。介电层31也可以由氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等形成。
在介电层31中形成金属线34。根据一些实施例，每条金属线34包括扩散阻挡层和位于相应扩散阻挡层上方的含铜材料。扩散阻挡层可以由钛、氮化钛、钽、氮化钽等形成，并且具有防止含铜材料中的铜扩散到介电层31内的功能。金属线34可以具有单镶嵌结构、双镶嵌结构等。金属线34的形成可以包括：蚀刻对应的介电层31以形成沟槽；沉积延伸到沟槽中的毯式扩散阻挡层；沉积导电材料以完全填充沟槽；以及执行平坦化工艺。沟槽外的部分导电材料和毯式扩散阻挡层通过平坦化工艺去除，因此在相应的介电层31中留下金属线34。含铜材料可以包括基本上纯的铜(例如，原子百分比大于90％的铜)或铜合金。
图2示出在选择器22上方并电连接至该选择器的更多介电层和金属线、通孔以及焊盘的形成。根据一些实施例，介电层包括介电层36，其可以是金属间介电层(IMD)。根据一些实施例，介电层36可以由低k介电材料形成。金属线40和通孔38可以形成在介电层36中。可以使用单镶嵌或双镶嵌工艺形成金属线40和通孔38。可以理解，尽管以一个金属层(处于同一平面的金属线40统称为金属层)为例进行了说明，但是可以形成一个以上金属层。附加地，可以在金属线34上直接形成随后形成的通孔44(图3)。
图3示出了介电层42的形成。相应的工艺被示出为图20中示出的工艺流程200中的工艺204。根据本公开的一些实施例，介电层42由氧化硅、碳化硅、氮氧化硅、碳氧化硅等形成。替代地，介电层42可以由低k介电材料形成，其可以是含有氧和碳的低k介电材料、HSQ、MSQ等。
进一步参考图3，在介电层42中形成导电通孔44。相应的工艺被示出为图20中示出的工艺流程200中的工艺206。根据一些实施例，导电通孔44由金属形成或包括金属，其可以包括钨、钴、铜、镍等或它们的合金。导电通孔44还可以包括导电阻挡件和位于导电阻挡件上的金属区域(诸如铜区域)。导电通孔44的形成可以包括：在介电层42中形成开口；用导电材料填充开口；以及执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以平整通孔44和介电层42的顶面。根据一些实施例，通孔44具有圆形或矩形(诸如正方形)的顶视图形状。通孔44的尺寸足够小以限制形成丝状物(加热器)的位置，并且通孔44优选地较小。另一方面，加热器的尺寸与通孔44的尺寸无关，因此通孔44可以形成为足够大，从而不存在工艺困难。根据一些实施例，通孔44的横向尺寸L1(例如可以是长度或直径)可以在约20nm和约100nm之间的范围内。
图4示出根据一些实施例的ReRAM层46的沉积。相应的工艺被示出为图20中示出的工艺流程200中的工艺208。ReRAM层46由介电材料形成，其被配置为能够通过施加适当的电场而在其中形成导电丝状物。例如，ReRAM层46可以由可以是金属氧化物的含金属的高k介电材料形成或包括该材料。该金属可以是过渡金属。根据本公开的一些实施例，ReRAM层46包括HfOx、ZrOx、TaOx、TiOx、VOx、NiOx、NbOx、LaOx或它们的组合形成或由其形成。ReRAM层46的厚度T1较小，使得在ReRAM 46中形成丝状物所需的电压较低。例如，厚度T1可以在约3nm和约10nm之间的范围内。ReRAM层46可以通过原子层沉积(ALD)、化学气相沉积(CVD)等形成。
在ReRAM层46上方，将PCRAM层48沉积在ReRAM层46上方并与之接触。相应的工艺被示出为图20中示出的工艺流程200中的工艺210。PCRAM层48可以由硫族化物材料形成或包括硫族化物材料，其可以是GexSbyTez，其中，x、y和z表示各元素的比例。根据一些实施例，x大约为2，y大约为2，z大约为5。PCRAM层48的厚度T2可以在约5nm和约150nm之间的范围内。根据一些实施例，控制PCRAM层48的形成工艺(诸如温度和沉积速率)，使得PCRAM层48处于晶态。因此，PCRAM层48具有较低的电阻率(与非晶态下的电阻率相比)。例如，处于晶态的PCRAM层48的电阻率可以在约1E-5Ω·cm和约5E-3Ω·cm之间的范围内。根据替代实施例，PCRAM层48的相变材料可以表示为GexSbyTezX，其中X是选自Ag、Sn、In、Si、N及其组合的材料。PCRAM层48也可以使用物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)、CVD等形成。用于形成PCRAM层48的温度可以在约-40℃和约400℃之间的范围内。
在PCRAM层48上方，沉积导电层50(也称为顶部电极层)。相应的工艺被示出为图20中示出的工艺流程200中的工艺212。根据一些实施例，顶部电极层50由导电材料形成，其可以包括钨、镍、钴、铝等。顶部电极层50还可以包括诸如钛层的粘合层以及位于钛层上方的铝铜层。形成方法可以包括物理气相沉积(PVD)、CVD、金属有机化学气相沉积(MOCVD)等。
图5示出顶部电极层50和PCRAM层48的图案化以分别形成顶部电极50’和相变元件48’。相应的工艺被示出为图20中示出的工艺流程200中的工艺214。根据一些实施例，图案化工艺包括形成图案化的蚀刻掩模52，其可以由光刻胶形成，并且可以包括或可以不包括硬掩模，诸如氮化钛层，然后使用图案化的蚀刻掩模52蚀刻顶部电极层50和PCRAM层48以限定图案。在蚀刻工艺之后，去除蚀刻掩模52。获得的顶部电极50’和相变元件48’可以形成阵列，如图19所示。可以使用ReRAM层46作为蚀刻停止层来执行图案化。应当理解，当对相变元件48’进行图案化时，可能发生过蚀刻。结果，可能减薄在图案化中去除PCRAM层48的上覆部分之后暴露的ReRAM层46的暴露部分。结果，直接在相变元件48’下面的ReRAM层46的部分可以比ReRAM层46的减薄部分厚。在图案化工艺之后，ReRAM层46仍然是覆盖整个PCRAM阵列的毯式层。根据一些实施例，顶部电极50’和相变元件48’的横向尺寸L2(例如，可以是长度、宽度或直径)可以在和约110nm之间的范围内。横向尺寸L2可以比横向尺寸L1大大约10nm的差值。
参考图6，沉积介电层54。相应的工艺被示出为图20中示出的工艺流程200中的工艺216。根据一些实施例，介电层54由低k介电材料形成，诸如含碳和氧的介电材料。介电层54的k值可以例如小于约3.0。介电层54的顶面可以高于顶部电极50’的顶面。可以执行平坦化工艺以使介电层54的顶面平坦。
接下来，如图7所示，形成通孔56以接触顶部电极50’。金属线58也形成在通孔56上方并与之结合。相应的工艺被示出为图20中示出的工艺流程200中的工艺218。根据一些实施例，金属线58和通孔56在双镶嵌工艺中形成，其包括：蚀刻到介电层54中以形成通孔开口和与通孔开口结合的沟槽；并且用导电材料填充沟槽和通孔开口，然后执行诸如CMP工艺或机械研磨工艺的平坦化工艺。金属线58可以用作相应PCRAM阵列的位线。在随后的工艺中，形成覆盖金属线58和介电层54的特征以完成晶圆10和相应管芯12的形成。然后执行切割工艺以将晶圆10锯成单个管芯12。
根据一些实施例，在形成金属线58之后的时间，由于ReRAM层46的整体是电介质，所以相应的PCRAM阵列不具有接触相变元件48’的加热器。因此，如图8所示，在形成金属线58之后的时间，执行丝状物形成工艺以形成丝状物62作为PCRAM阵列60的加热器。PCRAM阵列60包括布置为阵列的PCRAM单元61。可以在形成金属线58之后的任何时间执行丝状物形成工艺，只要能够为PCRAM阵列60中的每个单元形成丝状物即可。根据本公开的一些实施例，丝状物形成工艺在晶圆级执行。例如，可以在形成金属线58之后并且在形成任何上覆特征之前立即执行丝状物形成工艺。丝状物形成工艺也可以在晶圆10的形成完成之后并且在将晶圆10锯成管芯12的切割工艺之前执行。也可以在管芯级，例如在将管芯12封装之后，执行丝状物形成工艺，并且可以通过管芯12的外部连接件(诸如，引脚、焊料区域、金属焊盘等)执行丝状物形成工艺。
图8示出根据本公开的一些实施例的示例性丝状物形成工艺。相应的工艺被示出为图20中示出的工艺流程200中的工艺220。根据一些实施例，通过在金属线58(其可以是位线)上施加偏置电压V1和将源极线34A(其连接至选择器22的源极/漏极区域24A)接地来执行丝状物形成工艺(也称为形成操作)。对应选择器22的栅电极26连接至字线，其被施加有适当的电压V3以使对应的选择器导通。因此，在ReRAM层46的一部分上施加电场E，该部分在对应的相变元件48’和通孔44之间。电场E足够高，使得在ReRAM层46的对应部分中形成丝状物62。根据本公开的一些实施例，电压V1在约2伏和约5伏之间的范围内。应当理解，电压V1与ReRAM层46的厚度有关，并且ReRAM层46越厚，则使用越高的电压V1。对每个相变区域48’执行丝状物形成工艺，使得每个相变区域48’具有位于其下方并与其接触的丝状物62。通过在每对位线BL和字线WL上施加电压V1并将相应的源极线SL接地来执行整个PCRAM阵列60的丝状物62的形成。
作为施加电场E的结果，在ReRAM 46中生成丝状物62，以将通孔44连接至上面的相应相变元件48’。由于在含金属的ReRAM层46中产生的氧空穴而可以形成丝状物62，并且ReRAM层46的具有氧空穴的部分互连以形成导电路径。因此，丝状物62包括与ReRAM 46的介电部分相同的金属，该金属可以包括Hf、Zr、Ta、Ti、V、Ni、Nb、La或其组合。
根据一些实施例，如图8所示，PCRAM单元61形成阵列，其包括相变元件48’的阵列和与相变元件的阵列接触的丝状物62的阵列。每个PCRAM单元61可以包括作为底部电极的通孔44、作为加热器的丝状物62、相变元件48’和顶部电极50’。这意味着PCRAM单元61的阵列包括ReRAM阵列，其由丝状物62和相应的介电层46形成。
根据一些实施例，丝状物62的横向尺寸L3小于约10nm，并且横向尺寸可以在约0.5nm和约10nm之间的范围内。由于丝状物62的形成可能受到随机因素的影响，与由通孔形成的常规加热器不同，不同PCRAM单元61的丝状物62的尺寸、形状、相对位置等可以彼此不同。例如，图8示出左侧的丝状物62具有与右侧的丝状物62不同的形状的示例。此外，丝状物62的底端接触相应的通孔44，并且顶端接触相应的相变元件48’。然而，丝状物62与下面的相应通孔44和上面的相应相变元件48’的接触点可以在PCRAM单元之间变化，并且相对接触位置是随机的。例如，图8左侧的丝状物62接触下面的通孔44的左侧部分，而图8右侧的丝状物62接触下面的通孔44的中间位置。丝状物62也可能会在接触下面的通孔44的顶角时生成。另外，丝状物62的形状(在截面图中)可以类似于另一丝状物的形状，或者与另一丝状物的形状不同。例如，丝状物62的截面形状可以是直的、弯曲的、锯齿形的等。丝状物62的横向尺寸也可以随丝状物的不同而变化，例如，宽丝状物的宽度与窄丝状物的宽度之比大于约0.2，并且该比率可以在1.0和约1.4之间的范围内。根据一些实施例，丝状物62的不同形状、不同尺寸、不同相对位置等都可以以任何组合在同一PCRAM阵列60中找到。总体而言，丝状物62由于其不规则的形状、尺寸、位置等而与常规形成的加热器不同。
图9示出在图9左侧的PCRAM单元61上执行的读取操作或写入操作的示例。相应的工艺被示出为图20中示出的工艺流程200中的工艺222。写入操作包括：复位操作，其将相变元件48’复位为非晶相；和置位操作，其将相变元件48’置为晶相。为了复位相变元件48’，施加电压V2，使得大电流脉冲在短时间内流经丝状物62。丝状物62的温度由于其相对较高的电阻率而升高，从而引起相变元件48’的编程区域48α熔化。然后电压V2迅速降低到零，并且丝状物62和相变元件48’中的编程区域48α的温度迅速下降。因此熔融区域48α变为非晶态并且具有高电阻率。非晶区域48α与相变元件48’的任何剩余的结晶区域串联连接，并且非晶区域48α确定相应PCRAM单元61的高电阻。为了将PCRAM单元61设置为晶相，在结晶温度和熔融温度之间的温度下施加中等电流脉冲以使非晶区域48α退火足够长的时间段，以使非晶区域48α结晶。为了读取PCRAM单元61的状态，通过流过足够小的电流以不干扰当前状态来测量单元的电阻。电压V3用于选择阵列的对应行以进行读取或写入操作。根据一些实施例，用于写入操作的电压V2可以在约1.0伏和约3.0伏之间的范围内，并且用于读取操作的电压V2可以在约0.3伏和约0.9伏之间的范围内。
在形成用于整个PCRAM阵列60的所有PCRAM单元61的丝状物62之后，并且在相应管芯12的整个寿命中，丝状物62将保留以保持PCRAM单元61的功能。换句话说，一旦形成丝状物62，它们就不会像在传统的ReRAM单元中那样被溶解和再次形成。这使得丝状物62在读取和写入操作期间始终可用于加热相变元件48’。因此，读取和写入操作被设计成不溶解丝状物62，并且在读取和写入操作期间的偏置方向总是与用于形成丝状物62的偏置方向相同。例如，假设丝状物62的形成在施加于位线58上的电压高于施加于源极线34A上的电压的情况下执行，则在读取和写入操作中，施加在位线58上的电压也将高于施加在源极线34A上的电压。换句话说，丝状物形成工艺、读取操作和写入操作的电流方向是相同的。否则，接收到反向偏置电压的丝状物62将溶解，并且PCRAM阵列60将发生故障。根据一些实施例，用于丝状物形成工艺、读取操作和写入操作的电流都沿相同方向，即从位线58到源极线34A。
根据一些实施例，控制电路64形成为电且信号连接至PCRAM阵列60。控制电路64连接至并被配置为控制用于丝状物形成工艺、读取操作和写入操作的电压和电流源以及测量电路。控制电路64还被配置为控制丝状物形成工艺、读取操作和写入操作，使得用于丝状物形成工艺的偏置方向与用于读取和写入操作的偏置方向相同。
在如图8所示的上述示例性丝状物形成工艺中，向位线58施加比源极线34A更高的电压。根据替代实施例，采用源极加载方案，并且施加在源极线34A上的电压高于位线58上的电压。例如，通过将位线58接地并在源极线34A上施加正电压。根据这些实施例，在写入和读取操作期间，施加在源极线34A上的电压也高于施加在位线58上的电压。或者说，丝状物形成工艺、读取操作和写入操作的电流方向是相同的，即从源极线34A到位线58。
丝状物62具有较小的横向尺寸L3，例如，小于约10nm。作为比较，使用镶嵌工艺或沉积和图案化工艺形成的常规加热器的横向尺寸通常大于20nm。丝状物62的较小的横向尺寸意味着较小的电流可以用于写入操作。例如，假设丝状物62的横向尺寸L3为10nm，而常规加热器的横向尺寸为20nm。根据本公开的实施例的PCRAM单元的写入电流可以低至用于写入常规PCRAM单元的写入电流的25％。当丝状物62的横向尺寸L3较小时，甚至可以采用较小的写入电流。
图10至图12示出根据本公开的其他实施例的PCRAM阵列的形成和操作中的中间阶段的截面图。除非另有说明，否则这些实施例(以及图13至图18中所示的实施例)中组件的材料、形成工艺和操作与前面图1至图9中所示的实施例中以类似附图标记表示的类似组件基本相同。因此，可以在前面的实施例的讨论中找到关于图12至图18所示的组件的形成工艺、操作和材料的细节。
图10至图12所示的实施例与图1至图9所示的实施例相似，除了将ReRAM层46图案化为ReRAM 46’的阵列(每个均覆盖通孔44)，而不是将其留作毯式层。参考图10，通过执行与图1至图7所示的工艺类似的工艺来形成结构，除了通孔44和ReRAM 46的形成与图3至图5所示的不同。根据一些实施例，沉积毯式通孔层，然后沉积毯式ReRAM层。然后，使用相同的蚀刻掩模蚀刻毯式通孔层和毯式ReRAM层。毯式通孔层和毯式ReRAM层的剩余部分分别是通孔44和ReRAM 46’。然后沉积介电层42。如果ReRAM 46’被介电层42覆盖，则可以执行图案化工艺以蚀刻穿过覆盖ReRAM 46’的介电层42的顶部，从而露出ReRAM 46’。接下来，执行类似于图4至图7所示工艺的工艺，以形成其余的PCRAM阵列60，并且在图10中示出所得到的结构。根据这些实施例，介电层42可以或可以不包括覆盖ReRAM 46’的顶部，并且如果存在顶部，则相变元件48’将延伸到介电层42的顶部中的开口中。
图11示出根据一些实施例的丝状物62的形成。丝状物62的形成细节基本上与参考图8所讨论的相同，在此不再赘述。图12示出根据一些实施例的示例性写入或读取过程。已经参考图9讨论了细节，在此不再重复。
图13至图15示出根据本公开的一些实施例的PCRAM阵列的形成和操作中的中间阶段的截面图。这些实施例与图1至图9所示的实施例相似，除了ReRAM 46’具有与上面的相变元件48’的相应边缘齐平的边缘。参考图13，通过执行与图1至图4所示的工艺类似的工艺来形成结构。接下来，使用相同的蚀刻掩模在蚀刻工艺中图案化图4中所示的ReRAM层46、PCRAM层48和顶部电极层50。可以使用介电层42作为蚀刻停止层来执行蚀刻工艺。顶部电极层50、PCRAM层48和ReRAM层46的剩余部分分别是顶部电极50’、相变元件48’和ReRAM 46’。然后形成介电层54。在后续工艺中，执行图6和图7所示的工艺，获得的结构如图13所示。
图14示出根据一些实施例的丝状物62的形成。丝状物62的形成细节基本上与参考图8所讨论的相同，在此不再赘述。图15示出根据一些实施例的示例性写入操作或读取操作。已经参考图9讨论了细节，在此不再重复。
图16至图18示出根据本公开的一些实施例的PCRAM阵列的形成和操作中的中间阶段的截面图。这些实施例与图13中所示的实施例相似，除了ReRAM 46’形成在相变元件48’上面而不是下面。初始形成工艺示于图1至图3中。接下来，形成PCRAM层48、顶部电极层50和ReRAM层46。该结构与图4中所示的结构相似，除了ReRAM层46在PCRAM层48上面而不是下面。接下来，使用相同的蚀刻掩模在蚀刻工艺中图案化顶部电极层50、ReRAM层46和PCRAM层48。可以使用介电层42作为蚀刻停止层来执行蚀刻工艺。如图16所示，顶部电极层50、ReRAM层46和PCRAM层48的剩余部分分别是顶部电极50’、ReRAM 46’和相变元件48’。然后形成介电层54。在后续工艺中，执行图6和图7所示的工艺，获得的结构如图16所示。
图17示出根据一些实施例的丝状物62的形成。如图17所示，可以通过源极加载来形成丝状物62，其中在源极线34A上施加正电压V1，并且将位线58电接地。根据替代实施例，可以通过在位线58上施加正电压V1来执行丝状物62的形成，并且源极线34A电接地。丝状物62的形成细节基本上与参考图8所讨论的相同，在此不再赘述。
图18示出示例性写入或读取操作。根据本公开的一些实施例，如图18所示，通过源极加载来执行写入操作或读取操作，其中在源极线34A上施加正电压V2，并且位线58电接地。根据替代实施例，通过在位线58上施加正电压V2来执行写入操作或读取操作，并且源极线34A电接地。参考图9讨论了细节，在此不再重复。应当理解，用于写入和读取操作的偏置方向仍然与用于形成丝状物62的偏置方向相同。否则，丝状物将被溶解。
图19示意性地示出包括位线58的PCRAM阵列60的立体图。ReRAM46’形成在位线58下方并与之连接。可以理解，尽管ReRAMs 46’被示为阵列的离散元件，但ReRAM 46’也可以是连续的和毯式介电层的一部分。还示意性地示出顶部电极50’和相变元件48’。通孔44(图9、图12、图15和图18)未在图19中示出。
本发明的实施例具有一些有利特征。通过形成ReRAM的丝状物并将这些丝状物用作PCRAM的加热器，可以使加热器比使用常规加热器形成工艺形成的常规加热器窄得多。大幅减小了写入操作所需的写入电流。
根据本公开的一些实施例，一种方法包括：形成底部电极；形成介电层；形成与介电层接触的PCRAM区域；形成顶部电极，其中，介电层和PCRAM区域位于底部电极和顶部电极之间；以及在介电层中形成丝状物，其中，丝状物与介电层接触。在实施例中，形成PCRAM区域包括沉积硫族化物半导体材料。在实施例中，形成丝状物包括在介电层上施加电场以生成丝状物。在实施例中，该方法还包括：通过传导电流通过PCRAM区域来写入PCRAM区域或读取PCRAM的状态，其中，电流的第一方向与电场的第二方向相同。在实施例中，形成介电层包括沉积选自HfOx、ZrOx、TaOx、TiOx、VOx、NiOx、NbOx、LaOx及其组合构成的组的材料。在实施例中，该方法还包括：形成存储器阵列，包括形成PCRAM区域的第一阵列，其中该PCRAM区域是PCRAM区域的阵列中的一个阵列元件；以及形成与PCRAM区域的阵列接触的丝状物的阵列，其中丝状物是丝状物的阵列中的附加阵列元件。在实施例中，PCRAM区域位于介电层上方，并且其中，在形成丝状物时，介电层横向延伸超过PCRAM区域。在实施例中，PCRAM区域位于介电层上方，并且该方法还包括：沉积毯式PCRAM层；以及使用相同的蚀刻掩模对毯式PCRAM层和介电层进行图案化，其中，毯式PCRAM层被图案化为包括PCRAM区域的多个PCRAM区域。
根据本公开的一些实施例，一种结构包括：存储器单元的阵列，其中，存储器单元的阵列中的每个存储器单元包括：底部电极；介电层；介电层中的丝状物；与介电层和丝状物接触的PCRAM区域；以及顶部电极，其中，介电层和PCRAM区域位于底部电极和顶部电极之间。在实施例中，介电层和丝状物包括相同的金属。在实施例中，PCRAM区域包括硫族化物半导体材料。在实施例中，存储器单元的阵列中的不同存储器单元的丝状物具有不同的形状。在实施例中，存储器单元的阵列中的不同存储器单元的丝状物相对于对应存储器单元中的底部电极具有不同的相对位置。在实施例中，存储器单元的阵列的介电层是延伸贯穿存储器单元的阵列的连续介电层的部分。在实施例中，存储器单元的阵列的介电层通过附加电介质区域彼此间隔开。
根据本公开的一些实施例，一种结构包括：多个底部电极；位于多个底部电极上方并与之接触的介电层；介电层中的多个丝状物，其中，多个丝状物中的每一个与多个底部电极中的对应一个重叠；多个硫族化物半导体区域，其中，多个硫族化物半导体区域中的每一个与多个丝状物中的对应一个重叠并接触；以及覆盖多个硫族化物半导体区域的多个顶部电极。在实施例中，多个丝状物贯穿介电层。在实施例中，多个丝状物相对于多个底部电极中的对应的下面的底部电极具有不同的相对位置。在实施例中，多个丝状物的横向尺寸小于约10nm。在实施例中，介电层的厚度在约3nm和约10nm之间的范围内。
在一些实施例中，形成半导体器件的方法，包括：形成底部电极；形成介电层；形成与介电层接触的相变随机存取存储器(PCRAM)区域；形成顶部电极，其中，介电层和PCRAM区域位于底部电极和顶部电极之间；以及在介电层中形成丝状物，其中，丝状物与介电层接触。在一些实施例中，形成PCRAM区域包括沉积硫族化物半导体材料。在一些实施例中，形成丝状物包括在介电层上施加电场以生成丝状物。在一些实施例中，还包括：通过传导电流通过PCRAM区域来写入PCRAM区域或读取PCRAM的状态，其中，电流的第一方向与电场的第二方向相同。在一些实施例中，形成介电层包括沉积选自HfOx、ZrOx、TaOx、TiOx、VOx、NiOx、NbOx、LaOx及其组合构成的组的材料。在一些实施例中，包括形成存储器阵列，包括：形成PCRAM区域的第一阵列，其中PCRAM区域是PCRAM区域的第一阵列中的一个阵列元件；以及形成与PCRAM区域的阵列接触的丝状物的阵列，其中丝状物是丝状物的阵列中的附加阵列元件。在一些实施例中，PCRAM区域位于介电层上方，并且其中，在形成丝状物时，介电层横向延伸超过PCRAM区域。在一些实施例中，PCRAM区域位于介电层上方，并且形成半导体器件的方法还包括：沉积毯式PCRAM层；以及使用相同的蚀刻掩模对毯式PCRAM层和介电层进行图案化，其中，毯式PCRAM层被图案化为包括PCRAM区域的多个PCRAM区域。
在一些实施例中，半导体结构，包括：存储器单元的阵列，其中，存储器单元的阵列中的每个存储器单元包括：底部电极；介电层；位于介电层中的丝状物；与介电层和丝状物接触的相变随机存取存储器(PCRAM)区域；以及顶部电极，其中，介电层和PCRAM区域位于底部电极和顶部电极之间。在一些实施例中，介电层和丝状物包括相同的金属。在一些实施例中，PCRAM区域包括硫族化物半导体材料。在一些实施例中，存储器单元的阵列中的不同存储器单元的丝状物具有不同的形状。在一些实施例中，存储器单元的阵列中的不同存储器单元的丝状物相对于对应存储器单元中的底部电极具有不同的相对位置。在一些实施例中，存储器单元的阵列的介电层是延伸贯穿存储器单元的阵列的连续介电层的部分。在一些实施例中，存储器单元的阵列的介电层通过附加电介质区域彼此间隔开。
在一些实施例中，半导体结构，包括：多个底部电极；位于多个底部电极上方并与多个底部电极接触的介电层；位于介电层中的多个丝状物，其中，多个丝状物中的每一个与多个底部电极中的对应一个重叠；多个硫族化物半导体区域，其中，多个硫族化物半导体区域中的每一个与多个丝状物中的对应一个重叠并接触；以及覆盖多个硫族化物半导体区域的多个顶部电极。在一些实施例中，多个丝状物贯穿介电层。在一些实施例中，多个丝状物相对于多个底部电极中的对应的下面的底部电极具有不同的相对位置。在一些实施例中，多个丝状物的横向尺寸小于约10nm。在一些实施例中，介电层的厚度在约3nm和约10nm之间的范围内。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成底部电极；
形成介电层；
形成与所述介电层接触的相变随机存取存储器区域；
形成顶部电极，其中，所述介电层和所述相变随机存取存储器区域位于所述底部电极和所述顶部电极之间；以及
在所述介电层中形成丝状物，其中，所述丝状物与所述介电层接触。
2.根据权利要求1所述的方法，其中，形成相变随机存取存储器区域包括沉积硫族化物半导体材料。
3.根据权利要求1所述的方法，其中，形成丝状物包括在所述介电层上施加电场以生成所述丝状物。
4.根据权利要求3所述的方法，还包括：通过传导电流通过所述相变随机存取存储器区域来写入所述相变随机存取存储器区域或读取所述相变随机存取存储器的状态，其中，所述电流的第一方向与所述电场的第二方向相同。
5.根据权利要求1所述的方法，其中，形成介电层包括沉积选自HfOx、ZrOx、TaOx、TiOx、VOx、NiOx、NbOx、LaOx及其组合构成的组的材料。
6.根据权利要求1所述的方法，包括形成存储器阵列，包括：
形成相变随机存取存储器区域的第一阵列，其中所述相变随机存取存储器区域是相变随机存取存储器区域的第一阵列中的一个阵列元件；以及
形成与相变随机存取存储器区域的阵列接触的丝状物的阵列，其中所述丝状物是丝状物的阵列中的附加阵列元件。
7.根据权利要求1所述的方法，其中，所述相变随机存取存储器区域位于所述介电层上方，并且其中，在形成所述丝状物时，所述介电层横向延伸超过所述相变随机存取存储器区域。
8.根据权利要求1所述的方法，其中，所述相变随机存取存储器区域位于所述介电层上方，并且所述方法还包括：
沉积毯式相变随机存取存储器层；以及
使用相同的蚀刻掩模对所述毯式相变随机存取存储器层和所述介电层进行图案化，其中，所述毯式相变随机存取存储器层被图案化为包括所述相变随机存取存储器区域的多个相变随机存取存储器区域。
9.一种半导体结构，包括：
存储器单元的阵列，其中，存储器单元的阵列中的每个存储器单元包括：
底部电极；
介电层；
位于所述介电层中的丝状物；
与所述介电层和所述丝状物接触的相变随机存取存储器区域；以及
顶部电极，其中，所述介电层和所述相变随机存取存储器区域位于所述底部电极和所述顶部电极之间。
10.一种半导体结构，包括：
多个底部电极；
位于所述多个底部电极上方并与所述多个底部电极接触的介电层；
位于所述介电层中的多个丝状物，其中，所述多个丝状物中的每一个与所述多个底部电极中的对应一个重叠；
多个硫族化物半导体区域，其中，所述多个硫族化物半导体区域中的每一个与所述多个丝状物中的对应一个重叠并接触；以及
覆盖所述多个硫族化物半导体区域的多个顶部电极。
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