DE102020104126A1 - Erzeugung selbstausgerichteter heizelemente für pcram - Google Patents

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Abstract

Ein Verfahren umfasst ein Ausbilden einer unteren Elektrode, Ausbilden einer dielektrischen Schicht, Ausbilden eines Phasenwechsel-Direktzugriffsspeichers (PCRAM) in Kontakt mit der dielektrischen Schicht und Ausbilden einer oberen Elektrode. Die dielektrische Schicht und der PCRAM-Bereich befinden sich zwischen der unteren Elektrode und der oberen Elektrode. In der dielektrischen Schicht wird ein Filament gebildet. Das Filament berührt die dielektrische Schicht.

Description

  • HINTERGRUND
  • Phasenwechselspeicher können Chalkogenid-Halbleiter zum Speichern von Zuständen verwenden. Die Chalkogenid-Halbleiter weisen einen kristallinen Zustand und einen amorphen Zustand auf. Im kristallinen Zustand haben die Phasenwechselmaterialien einen niedrigen Widerstand, während sie im amorphen Zustand einen hohen Widerstand haben. Das Verhältnis des Widerstands der Phasenwechselmaterialien im amorphen und kristallinen Zustand ist üblicherweise größer als 1000, und daher ist es unwahrscheinlich, dass die Phasenwechselspeichervorrichtungen fehlerhaft abgelesen werden. Die Chalkogenidmaterialien sind in bestimmten Temperaturbereichen sowohl im kristallinen als auch im amorphen Zustand stabil und können durch elektrische Impulse zwischen den beiden Zuständen hin und her geschaltet werden.
  • Phasenwechselspeicher weisen mehrere vorteilhafte Betriebs- und Konstruktionsmerkmale auf, beispielsweise eine hohe Geschwindigkeit, geringe Leistungsaufnahme, Nichtflüchtigkeit, hohe Dichte und geringe Kosten. Beispielsweise sind Phasenwechselspeicher nichtflüchtig und können schnell, z. B. innerhalb von weniger als etwa 50 Nanosekunden, geschrieben werden. Die Phasenwechselspeicherzellen können eine hohe Dichte aufweisen. Darüber hinaus sind Phasenwechselspeicher mit CMOS-Logik kompatibel und können im Vergleich zu anderen Arten von Speicherzellen im Allgemeinen zu geringen Kosten hergestellt werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • Die 1 bis 8 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von Phasenwechsel-Direktzugriffsspeicher- (PCRAM)-Zellen, die selbstausgerichtete Heizelemente enthalten, gemäß einigen Ausführungsformen.
    • 9 zeigt einen Vorgang, der an einer PCRAM-Zelle gemäß einigen Ausführungsformen durchgeführt wird.
    • Die 10 bis 12 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung und den Betrieb von PCRAM-Zellen gemäß einigen Ausführungsformen.
    • Die 13 bis 15 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung und den Betrieb von PCRAM-Zellen gemäß einigen Ausführungsformen.
    • Die 16 bis 18 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung und den Betrieb von PCRAM-Zellen gemäß einigen Ausführungsformen.
    • 19 zeigt eine Perspektivansicht eines PCRAM-Arrays gemäß einigen Ausführungsformen.
    • 20 zeigt einen Prozessablauf zum Ausbilden von PCRAM-Zellen gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter liegend“, „unten“, „darüber liegend“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit einem anderen Element (Elementen) oder Merkmal (Merkmalen) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Es sind Phasenwechsel-Direktzugriffsspeicher- (PCRAM)-Zellen mit selbstausgerichteten resistiven Direktzugriffsspeicher- (ReRAM)-Heizelementen und das Verfahren zu deren Ausbildung gemäß einigen Ausführungsformen vorgesehen. Die Zwischenstufen bei der Ausbildung der Speicherzellen sind gemäß einigen Ausführungsformen gezeigt. Es werden einige Varianten einiger Ausführungsformen beschrieben. Ausführungsformen, die hierin beschrieben sind, sind Beispiele, um die Herstellung oder Verwendung des Gegenstandes dieser Offenbarung zu ermöglichen, und Fachleute werden leicht Modifikationen erkennen, die vorgenommen werden können, während sie im erwogenen Umfang der unterschiedlichen Ausführungsformen bleiben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. Obwohl Ausführungsformen der Prozesse so beschrieben sein können, dass sie in einer bestimmten Reihenfolge ausgeführt werden, können andere Ausführungsformen der Prozesse in jeder logischen Reihenfolge ausgeführt werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden PCRAM-Zellen neben benachbarten dielektrischen Schichten ausgebildet, die zur Verwendung als resistive Direktzugriffsspeicher- (ReRAM)-Zellen konfiguriert sind. Vor oder nach der Ausbildung der Dies oder Wafer, in denen sich die PCRAM-Zellen befinden, werden Filamentbildungsprozesse zum Bilden von Filamenten in den dielektrischen Schichten durchgeführt. Die Filamente sind in Reihe mit den PCRAM-Zellen verbunden. Die Filamente haben eine relativ hohe Beständigkeit und werden als Heizelement der PCRAM-Zellen verwendet. Die Filamente sind mit den zugehörigen PCRAM-Zellen selbstausgerichtet.
  • Die 1 bis 9 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung von PCRAM-Zellen und die Lese-/Schreibvorgänge der PCRAM-Zellen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse sind auch schematisch in dem in 20 gezeigten Prozessablauf widergegeben.
  • 1 zeigt die Querschnittsansicht eines Wafers 10, der mehrere Vorrichtungs-Dies 12 enthält. Der Wafer 10 enthält das Substrat 20 darin. Das Substrat 20 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator- (SOI)-Substrat oder dergleichen, das (z. B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Gemäß einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats 20 Silizium; Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, SiPC, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten.
  • Auf der Vorderseite des Halbleitersubstrats 20 werden Transistoren ausgebildet. Gemäß einigen Ausführungsformen enthalten die Transistoren Selektoren 22, die Gatedielektrika 25, Gateelektroden 26, Source/Drain-Bereiche 24A und 24B und Kontaktstecker (Durchkontaktierungen) 30 und 32 enthalten. Der entsprechende Prozess ist als Prozess 202 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Die Source/Drain-Bereiche 24A und 24B können sich in das Halbleitersubstrat 20 erstrecken. Die Gateelektroden 26 und die Kontaktstecker 30 und 32 können in einer oder mehreren dielektrischen Schichten 31 ausgebildet sein, die ein Zwischenschichtdielektrikum (ILD) enthalten können und die ein Zwischenmetalldielektrikum (IMD) enthalten können, aber nicht müssen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die dielektrischen Schichten 31 aus Low-k-Dielektrika mit Dielektrizitätskonstanten (k-Werten) von weniger als etwa 3,0 oder darunter ausgebildet. Die dielektrischen Schichten 31 können aus Black Diamond (einem eingetragenen Markenzeichen von Applied Materials), einem kohlenstoffhaltigen Low-k-Dielektrikum (wie SiOC (mit Poren darin)), Wasserstoffsilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) oder dergleichen ausgebildet sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Ausbildung der dielektrischen Schichten 31 ein Abscheiden eines porogenhaltigen Dielektrikums und ein anschließendes Durchführen eines Härtungsprozesses zum Austreiben des Porogens, wodurch die verbleibenden dielektrischen Schichten 31 porös sind. Die dielektrischen Schichten 31 können auch aus Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen ausgebildet sein.
  • Metallleitungen 34 werden in den dielektrischen Schichten 31 ausgebildet. Gemäß einigen Ausführungsformen enthält jede der Metallleitungen 34 eine Diffusionssperrschicht und ein kupferhaltiges Material über der jeweiligen Diffusionssperrschicht. Die Diffusionssperrschicht kann aus Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen ausgebildet sein und hat die Funktion, zu verhindern, dass das Kupfer in dem kupferhaltigen Material in die dielektrische Schicht 31 diffundiert. Die Metallleitungen 34 können eine Single-Damascene-Struktur, eine Dual-Damascene-Struktur oder dergleichen aufweisen. Die Ausbildung der Metallleitungen 34 kann ein Ätzen der jeweiligen dielektrischen Schicht 31 zur Ausbildung von Gräben, ein Abscheiden einer sich in die Gräben erstreckenden deckenden Diffusionssperrschicht, ein Abscheiden eines leitfähigen Materials zum vollständigen Füllen der Gräben und ein Durchführen eines Planarisierungsprozesses umfassen. Der Teil des leitfähigen Materials und der deckenden Diffusionssperrschicht außerhalb der Gräben wird durch einen Planarisierungsprozess entfernt, wodurch die Metallleitungen 34 in der jeweiligen dielektrischen Schicht 31 verbleiben. Das kupferhaltige Material kann im Wesentlichen reines Kupfer (zum Beispiel mit einem Kupferanteil von mehr als 90 Prozent) oder eine Kupferlegierung enthalten.
  • 2 zeigt die Ausbildung von mehr dielektrischen Schichten und Metallleitungen, Durchkontaktierungen und Pads über und elektrisch verbunden mit den Selektoren 22. Gemäß einigen Ausführungsformen enthalten die dielektrischen Schichten dielektrische Schichten 36, die Zwischenmetalldielektrikums- (IMD)-Schichten sein können. Die dielektrischen Schichten 36 können gemäß einigen Ausführungsformen aus Low-k-Dielektrika ausgebildet sein. In den dielektrischen Schichten 36 können Metallleitungen 40 und Durchkontaktierungen 38 ausgebildet werden. Die Metallleitungen 40 und die Durchkontaktierungen 38 können unter Verwendung von Single-Damascene- oder Dual-Damascene-Prozessen ausgebildet werden. Obwohl eine Metallschicht (mit Metallleitungen 40 auf der gleichen Ebene, die zusammen als Metallschicht bezeichnet werden) als Beispiel gezeigt ist, versteht es sich, dass mehr als eine Metallschicht ausgebildet werden können. Alternativ können die nachfolgend ausgebildeten Durchkontaktierungen 44 (siehe 3) direkt auf den Metallleitungen 34 ausgebildet werden.
  • 3 zeigt das Ausbilden einer dielektrischen Schicht 42. Der entsprechende Prozess ist als Prozess 204 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 42 aus Siliziumoxid, Siliziumkarbid, Siliziumoxynitrid, Siliziumoxykarbid oder dergleichen ausgebildet. Alternativ kann die dielektrische Schicht 42 aus einem Low-k-Dielektrikum ausgebildet sein, das ein sauerstoff- oder kohlenstoffhaltiges Low-k-Dielektrikum, HSQ, MSQ oder dergleichen sein kann.
  • Weiter unter Bezugnahme auf 3 werden leitfähige Durchkontaktierungen 44 in der dielektrischen Schicht 42 ausgebildet. Der entsprechende Prozess ist als Prozess 206 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen sind die leitfähigen Durchkontaktierungen 44 aus Metallen ausgebildet oder enthalten diese, die Wolfram, Kobalt, Kupfer, Nickel oder dergleichen oder Legierungen davon aufweisen können. Die leitfähigen Durchkontaktierungen 44 können auch leitfähige Sperrschichten und Metallbereiche (wie Kupferbereiche) auf den leitfähigen Sperrschichten enthalten. Die Ausbildung der leitfähigen Durchkontaktierungen 44 kann ein Ausbilden von Öffnungen in der dielektrischen Schicht 42, ein Füllen der Öffnungen mit den leitfähigen Materialien und ein Durchführen eines Planarisierungsprozesses wie eines chemisch-mechanischen Polier- (CMP)-Prozesses oder eines mechanischen Schleifprozesses zum Nivellieren der oberen Flächen der Durchkontaktierungen 44 und der dielektrischen Schicht 42 umfassen. Gemäß einigen Ausführungsformen weisen die Durchkontaktierungen 44 runde oder rechteckige (etwa quadratische) Formen in der Draufsicht auf. Die Maße der Durchkontaktierungen 44 sind klein genug, um einzuschränken, wo die Filamente (Heizelemente) gebildet werden sollen, und die Durchkontaktierungen 44 sind vorzugsweise klein. Andererseits hängen die Maße der Heizelemente nicht mit den Maßen der Durchkontaktierungen 44 zusammen, und daher können die Durchkontaktierungen 44 groß genug ausgebildet werden, dass keine Schwierigkeiten bei dem Prozess auftreten. Gemäß einigen Ausführungsformen kann die seitliche Abmessung L1 (die beispielsweise die Länge bzw. der Durchmesser sein kann) der Durchkontaktierungen 44 im Bereich zwischen etwa 20 nm und etwa 100 nm liegen.
  • 4 zeigt das Abscheiden einer ReRAM-Schicht 46 gemäß einigen Ausführungsformen. Der entsprechende Prozess ist als Prozess 208 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Die ReRAM-Schicht 46 ist aus einem Dielektrikum ausgebildet, das so konfiguriert ist, dass durch Anlegen eines geeigneten elektrischen Feldes ein oder mehrere leitfähige Filamente darin gebildet werden können. Beispielsweise kann die ReRAM-Schicht 46 aus einem metallhaltigen High-k-Dielektrikum ausgebildet sein oder dieses enthalten, das ein Metalloxid sein kann. Das Metall kann ein Übergangsmetall sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die ReRAM-Schicht 46 aus HfOx, ZrOx, TaOx, TiOx, VOx, NiOx, NbOx, LaOx oder Kombinationen davon ausgebildet oder enthält diese. Die Dicke T1 der ReRAM-Schicht 46 ist klein, so dass die zur Bildung der Filamente in dem ReRAM 46 erforderliche Spannung niedrig ist. Beispielsweise kann die Dicke T1 im Bereich zwischen etwa 3 nm und etwa 10 nm liegen. Die ReRAM-Schicht 46 kann durch Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden.
  • Über der ReRAM-Schicht 46 wird eine PCRAM-Schicht 48 abgeschieden, die über der ReRAM-Schicht 46 liegt und diese berührt. Der entsprechende Prozess ist als Prozess 210 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Die PCRAM-Schicht 48 kann aus einem Chalkogenidmaterial ausgebildet sein oder dieses enthalten, das GexSbyTez sein kann, wobei x, y und z das Verhältnis der jeweiligen Elemente angeben. Gemäß einigen Ausführungsformen ist x etwa 2, y etwa 2 und z etwa 5. Die PCRAM-Schicht 48 kann eine Dicke T2 im Bereich zwischen etwa 5 nm und etwa 150 nm aufweisen. Gemäß einigen Ausführungsformen wird der Ausbildungsprozess (etwa Temperatur und Abscheidungsrate) der PCRAM-Schicht 48 so gesteuert, dass sich die PCRAM-Schicht 48 in einem kristallinen Zustand befindet. Dementsprechend hat die PCRAM-Schicht 48 einen niedrigeren Widerstand (verglichen mit dem Widerstand im amorphen Zustand). Beispielsweise kann der Widerstand der PCRAM-Schicht 48 im kristallinen Zustand im Bereich zwischen etwa 1E-5 Ωcm und etwa 5E-3 Ωcm liegen. Gemäß alternativen Ausführungsformen kann das Phasenwechselmaterial der PCRAM-Schicht 48 als GexSbyTezX dargestellt werden, wobei X ein Material ausgewählt aus Ag, Sn, In, Si, N und Kombinationen davon ist. Die PCRAM-Schicht 48 kann auch unter Verwendung von physikalischer Gasphasenabscheidung (PVD), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), CVD oder dergleichen ausgebildet werden. Die Temperatur zum Ausbilden der PCRAM-Schicht 48 kann im Bereich zwischen etwa -40°C und etwa 400 °C liegen.
  • Über der PCRAM-Schicht 48 wird eine leitfähige Schicht 50 (die auch als obere Elektrodenschicht bezeichnet wird) abgeschieden. Der entsprechende Prozess ist als Prozess 212 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen ist die obere Elektrodenschicht 50 aus einem leitfähigen Material ausgebildet, das Wolfram, Nickel, Kobalt, Aluminium oder dergleichen enthalten kann. Die obere Elektrodenschicht 50 kann auch eine Haftschicht wie eine Titanschicht und eine Aluminiumkupferschicht über der Titanschicht enthalten. Das Ausbildungsverfahren kann physikalische Gasphasenabscheidung (PVD), CVD, metallorganische chemische Gasphasenabscheidung (MOCVD) oder dergleichen umfassen.
  • 5 zeigt das Strukturieren der oberen Elektrodenschicht 50 und der PCRAM-Schicht 48, um oberen Elektroden 50' bzw. Phasenwechselelemente 48' auszubilden. Der entsprechende Prozess ist als Prozess 214 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen umfasst der Strukturierungsprozess ein Ausbilden einer strukturierten Ätzmaske 52, die aus Photoresist ausgebildet sein kann, und die eine Hartmaske wie eine Titannitridschicht enthalten kann, aber nicht muss, und dann ein Ätzen der oberen Elektrodenschicht 50 und der PCRAM Schicht 48 unter Verwendung der strukturierten Ätzmaske 52 zum Definieren der Strukturen. Nach dem Ätzprozess wird die Ätzmaske 52 entfernt. Die resultierenden oberen Elektroden 50' und Phasenwechselelemente 48' können ein Array bilden, wie in 19 gezeigt. Das Strukturieren kann unter Verwendung der ReRAM-Schicht 46 als Ätzstoppschicht durchgeführt werden. Es versteht sich, dass ein Überätzen auftreten kann, wenn die Phasenwechselelemente 48' strukturiert werden. Infolgedessen können die freiliegenden Abschnitte der ReRAM-Schicht 46 verdünnt sein, die freiliegen, nachdem die darüber liegenden Abschnitte der PCRAM-Schicht 48 beim Strukturieren entfernt wurden. Dadurch können die Abschnitte der ReRAM-Schicht 46, die direkt unter den Phasenwechselelementen 48' liegen, dicker als die verdünnten Anschnitte der ReRAM-Schicht 46 sein. Nach dem Strukturierungsprozess ist die ReRAM-Schicht 46 immer noch eine deckende Schicht, die sich über das gesamte PCRAM-Array erstreckt. Gemäß einigen Ausführungsformen kann die seitliche Abmessung L2 (die beispielsweise Länge, Breite oder Durchmesser sein kann) der oberen Elektroden 50' und der Phasenwechselelemente 48' im Bereich zwischen etwa 30 nm und etwa 110 nm liegen. Die seitliche Abmessung L2 kann um eine Differenz von mehr als etwa 10 nm größer als die seitliche Abmessung L1 sein.
  • Bezugnehmend auf 6 wird eine dielektrische Schicht 54 abgeschieden. Der entsprechende Prozess ist als Prozess 216 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen ist die dielektrische Schicht 54 aus einem Low-k-Dielektrikum wie etwa einem kohlenstoff- und sauerstoffhaltigen Dielektrikum ausgebildet. Der k-Wert der dielektrischen Schicht 54 kann beispielsweise niedriger als etwa 3,0 sein. Die obere Fläche der dielektrischen Schicht 54 kann höher als die obere Fläche der oberen Elektroden 50' liegen. Ein Planarisierungsprozess kann durchgeführt werden, um die obere Fläche der dielektrischen Schicht 54 einzuebnen.
  • Als nächstes werden, wie in 7 gezeigt, Durchkontaktierungen 56 so ausgebildet, dass sie die oberen Elektroden 50' berühren. Zudem wird eine Metallleitung 58 über den Durchkontaktierungen 56 und mit diesen verbunden ausgebildet. Der entsprechende Prozess ist als Prozess 218 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen werden die Metallleitung 58 und die Durchkontaktierungen 56 in einem Dual-Damascene-Prozess ausgebildet, der ein Ätzen in die dielektrische Schicht 54 zum Ausbilden von Durchkontaktierungsöffnungen und Gräben, die mit den Durchkontaktierungsöffnungen verbunden sind, und ein Füllen der Gräben und der Durchkontaktierungsöffnungen mit einem leitfähigen Material umfasst, gefolgt von einem Durchführen eines Planarisierungsprozesses wie eines CMP-Prozesses oder eines mechanischen Schleifprozesses. Die Metallleitung 58 kann als Bitleitung des jeweiligen PCRAM-Arrays fungieren. In nachfolgenden Prozessen werden die Merkmale ausgebildet, die über der Metallleitung 58 und der dielektrischen Schicht 54 liegen, was die Ausbildung des Wafers 10 und des zugehörigen Dies 12 abschließt. Ein Vereinzelungsprozess wird dann durchgeführt, um den Wafer 10 in einzelne Dies 12 zu sägen.
  • Gemäß einigen Ausführungsformen weist das jeweilige PCRAM-Array zu einem Zeitpunkt nach dem Ausbilden der Metallleitung 58 keine Heizelemente auf, die die Phasenwechselelemente 48' berühren, da die Gesamtheit der ReRAM-Schicht 46 dielektrisch ist. Dementsprechend wird zu einem Zeitpunkt nach der Ausbildung der Metallleitung 58 ein Filamentbildungsprozess durchgeführt, um Filamente 62 als Heizelement des PCRAM-Arrays 60 zu bilden, wie in 8 gezeigt. Das PCRAM-Array 60 enthält PCRAM-Zellen 61, die als Array angeordnet sind. Der Filamentbildungsprozess kann jederzeit nach der Ausbildung der Metallleitung 58 durchgeführt werden, vorausgesetzt, dass ein Bilden der Filamente für jede der Zellen in dem PCRAM-Array 60 möglich ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Filamentbildungsprozess auf Waferebene durchgeführt. Beispielsweise kann der Filamentbildungsprozess unmittelbar nach der Ausbildung der Metallleitung 58 und vor einer Ausbildung von darüberliegenden Merkmalen durchgeführt werden. Der Filamentbildungsprozess kann auch nach Abschluss der Ausbildung des Wafers 10 und vor dem Vereinzelungsprozess zum Sägen des Wafers 10 in die Dies 12 durchgeführt werden. Der Filamentbildungsprozess kann auch auf Die-Ebene durchgeführt werden, beispielsweise nachdem die Dies 12 in Packages verpackt wurden, und der Filamentbildungsprozess kann durch die externen Verbinder (etwa Stecker, Lötbereiche, Metallpads oder dergleichen) der Dies 12 durchgeführt werden.
  • 8 zeigt einen beispielhaften Filamentbildungsprozess gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der entsprechende Prozess ist als Prozess 220 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen wird der Filamentbildungsprozess (auch als ein Bildungsvorgang bezeichnet) durchgeführt, indem eine Vorspannung V1 an die Metallleitung 58 (die eine Bitleitung sein kann) und die geerdete Source-Leitung 34A angelegt wird, die mit einem Source/Drain-Bereich 24A des Selektors 22 verbunden ist. Die Gateelektrode 26 des entsprechenden Selektors 22 ist mit einer Wortleitung verbunden, an die eine geeignete Spannung V3 angelegt wird, um den entsprechenden Selektor einzuschalten. Dementsprechend wird ein elektrisches Feld E an einen Abschnitt der ReRAM-Schicht 46 angelegt, der sich zwischen dem jeweiligen Phasenwechselelement 48' und der Durchkontaktierung 44 befindet. Das elektrische Feld E ist hoch genug, dass ein Filament 62 in dem entsprechenden Abschnitt der ReRAM-Schicht 46 gebildet wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Spannung V1 in einem Bereich zwischen etwa 2 Volt und etwa 5 Volt. Es versteht sich, dass die Spannung V1 mit der Dicke der ReRAM-Schicht 46 zusammenhängt, und dass je dicker die ReRAM-Schicht 46 ist, eine umso höhere Spannung V1 verwendet wird. Der Filamentbildungsprozess wird für jeden der Phasenwechselbereiche 48' durchgeführt, so dass jeder der Phasenwechselbereiche 48' ein Filament 62 aufweist, das darunter liegt und diesen berührt. Die Bildung der Filamente 62 für das gesamte PCRAM-Array 60 wird durchgeführt, indem die Spannung V1 an jedes Paar von Bitleitungen BL und Wortleitungen WL angelegt wird und die jeweiligen Source-Leitungen SL geerdet werden.
  • Infolge des Anlegens des elektrischen Feldes E wird in dem ReRAM 46 ein Filament 62 erzeugt, das die Durchkontaktierung 44 mit dem jeweiligen darüber liegenden Phasenwechselelement 48' verbindet. Das Filament 62 kann durch in der metallhaltigen ReRAM-Schicht 46 erzeugte Sauerstofffehlstellen gebildet werden, und die Abschnitte der ReRAM-Schicht 46 mit den Sauerstofffehlstellen sind miteinander verbunden, so dass sie einen leitfähigen Pfad bilden. Dementsprechend enthält das Filament 62 das oder die gleichen Metalle wie der dielektrische Abschnitt des ReRAM 46, wobei dieses Metall Hf, Zr, Ta, Ti, V, Ni, Nb, La oder Kombinationen davon enthalten kann.
  • Wie in 8 gezeigt, bilden die PCRAM-Zellen 61 gemäß einigen Ausführungsformen ein Array, das ein Array von Phasenwechselelementen 48' und ein Array von Filamenten 62 enthält, die das Array von Phasenwechselelementen berühren. Jede der PCRAM-Zellen 61 kann die Durchkontaktierung 44 als untere Elektrode, das Filament 62 als Heizelement, das Phasenwechselelement 48' und die obere Elektrode 50' enthalten. Dies bedeutet, dass das Array von PCRAM-Zellen 61 ein ReRAM-Array enthält, das aus den Filamenten 62 und der zugehörigen dielektrischen Schicht 46 besteht.
  • Gemäß einigen Ausführungsformen haben die Filamente 62 eine seitlichen Abmessungen L3 von weniger als etwa 10 nm, und die seitlichen Abmessungen können im Bereich zwischen etwa 0,5 nm und etwa 10 nm liegen. Da die Bildung der Filamente 62 im Gegensatz zu herkömmlichen Heizelementen, die aus Durchkontaktierungen ausgebildet sind, durch zufällige Faktoren beeinflusst werden kann, können sich die Filamente 62 verschiedener PCRAM-Zellen 61 in Größe, Form, relativer Position usw. voneinander unterscheiden. Beispielsweise zeigt die 8 ein Beispiel, bei dem das Filament 62 auf der linken Seite eine andere Form als das Filament 62 auf der rechten Seite hat. Weiterhin berühren die unteren Enden der Filamente 62 die jeweiligen Durchkontaktierungen 44, und die oberen Enden berühren die jeweiligen Phasenwechselelemente 48'. Die Kontaktpunkte der Filamente 62 mit den jeweiligen darunter liegenden Durchkontaktierungen 44 und den jeweiligen darüber liegenden Phasenwechselelementen 48' können sich jedoch von PCRAM-Zelle zu PCRAM-Zelle unterscheiden, und die relativen Kontaktpositionen sind zufällig. Beispielsweise berührt das Filament 62 auf der linken Seite in 8 den linken Teil der darunter liegenden Durchkontaktierung 44, während das Filament 62 auf der rechten Seite in 8 die Mitte der darunter liegenden Durchkontaktierung 44 berührt. Es ist auch wahrscheinlich, dass ein Filament 62 erzeugt werden kann, das eine obere Ecke der darunter liegenden Durchkontaktierung 44 berührt. Zusätzlich kann ein Filament 62 eine Form (in der Querschnittsansicht) aufweisen, die der Form eines anderen Filaments ähnelt oder sich von der Form eines anderen Filaments unterscheidet. Beispielsweise kann die Querschnittsform eines Filaments 62 gerade, gekrümmt, zickzackförmig usw. sein. Die seitlichen Maße der Filamente 62 können beispielsweise auch von Filament zu Filament variieren, wobei das Verhältnis der Breite eines breiten Filaments zur Breite eines schmalen Filaments größer als etwa 0,2 ist und das Verhältnis im Bereich zwischen 1,0 und etwa 1,4 liegt. Gemäß einigen Ausführungsformen können die unterschiedlichen Formen, unterschiedlichen Maße, unterschiedlichen relativen Positionen der Filamente 62 usw. alle in demselben PCRAM-Array 60 in einer beliebigen Kombination auftreten. Insgesamt unterscheiden sich die Filamente 62 von herkömmlich ausgebildeten Heizelementen aufgrund ihrer unregelmäßigen Form, Größe, Position usw.
  • 9 zeigt ein Beispiel eines Lesevorgangs oder eines Schreibvorgangs, die an der PCRAM-Zelle 61 von 9 auf der linken Seite durchgeführt werden. Der entsprechende Prozess ist als Prozess 222 in dem in 20 gezeigten Prozessablauf 200 gezeigt. Der Schreibvorgang umfasst einen Rücksetzvorgang zum Zurücksetzen des Phasenwechselelements 48' in eine amorphe Phase, und einen Setzvorgang zum Setzen des Phasenwechselelements 48' in eine kristalline Phase. Zum Zurücksetzen des Phasenwechselelements 48' wird eine Spannung V2 angelegt, so dass ein hoher elektrischer Stromimpuls für kurze Zeit durch das Filament 62 fließt. Die Temperatur des Filaments 62 steigt aufgrund seines relativ hohen Widerstands an, wodurch das Schmelzen eines Programmierbereichs 48α des Phasenwechselelements 48' verursacht wird. Die Spannung V2 wird dann schnell auf null abgesenkt und die Temperatur des Filaments 62 und des Programmierbereichs 48α in dem Phasenwechselelement 48' fällt schnell ab. Der geschmolzene Bereich 48α wird somit amorph und weist einen hohen Widerstand auf. Der amorphe Bereich 48α ist mit einem etwaigen verbleibenden kristallinen Bereich des Phasenwechselelements 48' in Reihe verbunden, und der amorphe Bereich 48α bestimmt den hohen Widerstand der jeweiligen PCRAM-Zelle 61. Um die PCRAM-Zelle 61 in die kristalline Phase zu versetzen, wird ein mittlerer elektrischer Stromimpuls angelegt, um den amorphen Bereich 48α bei einer Temperatur zwischen der Kristallisationstemperatur und der Schmelztemperatur für einen Zeitraum zu auszuglühen, der lang genug ist, um den amorphen Bereich 48α zu kristallisieren. Um den Zustand der PCRAM-Zelle 61 zu lesen, wird der Widerstand der Zelle gemessen, indem ein elektrischer Strom durchgeleitet wird, der klein genug ist, um den gegenwärtigen Zustand nicht zu stören. Eine Spannung V3 wird verwendet, um die entsprechende Zeile des Arrays für den Lese- oder Schreibvorgang auszuwählen. Gemäß einigen Ausführungsformen kann die Spannung V2 für den Schreibvorgang im Bereich zwischen etwa 1,0 und etwa 3,0 Volt liegen, und die Spannung V2 für den Lesevorgang kann im Bereich zwischen etwa 0,3 Volt und etwa 0,9 Volt liegen.
  • Nach der Bildung der Filamente 62 für alle PCRAM-Zellen 61 des gesamten PCRAM-Arrays 60 und während der gesamten Lebensdauer des jeweiligen Dies 12 bleiben die Filamente 62 bestehen, um die PCRAM-Zellen 61 funktionsfähig zu halten. Anders gesagt werden die Filamente 62, nachdem sie gebildet sind, nicht wie in herkömmlichen ReRAM-Zellen aufgelöst und wieder neu gebildet. Dies erlaubt es, dass die Filamente 62 zum Erhitzen des Phasenwechselelements 48' während Lese- und Schreibvorgängen immer verfügbar sind. Dementsprechend sind die Lese- und Schreibvorgänge so ausgelegt, dass sie die Filamente 62 nicht auflösen, und die Vorspannungsrichtung während der Lese- und Schreibvorgänge ist immer dieselbe wie die Vorspannungsrichtung zum Bilden der Filamente 62. Unter der Annahme, dass die Bildung der Filamente 62 beispielsweise so durchgeführt wurde, dass die an die Bitleitung 58 angelegte Spannung höher als die an die Source-Leitung 34A angelegte Spannung ist, ist bei Lese- und Schreibvorgängen die an die Bitleitung 58 angelegte Spannung ebenfalls höher als die Spannung an der Source-Leitung 34A. Anders gesagt ist die Stromrichtung für den Filamentbildungsprozess, die Lesevorgänge und die Schreibvorgänge die gleiche. Andernfalls würden sich die Filamente 62, die die umgekehrte Vorspannung empfangen, auflösen und das PCRAM-Array 60 fällt aus. Gemäß einigen Ausführungsformen gehen die Ströme für den Filamentbildungsprozess, die Lesevorgänge und die Schreibvorgänge alle in dieselbe Richtung, d. h. von der Bitleitung 58 zur Source-Leitung 34A.
  • Gemäß einigen Ausführungsformen wird eine Steuerschaltung 64 so ausgebildet, dass eine elektrische und signale Verbindung mit dem PCRAM-Array 60 hergestellt wird. Die Steuerschaltung 64 ist mit den Spannungs- und der Stromquellen und den Messschaltungen für den Filamentbildungsprozess verbunden und zum Steuern der Lese- und die Schreibvorgänge konfiguriert. Die Steuerschaltung 64 ist auch so konfiguriert, dass sie den Filamentbildungsprozess und die Lese- und die Schreibvorgänge so steuert, dass die Vorspannungsrichtung für den Filamentbildungsprozess dieselbe wie die Vorspannungsrichtungen für die Lese- und Schreibvorgänge ist.
  • In dem oben beschriebenen, in 8 gezeigten beispielhaften Filamentbildungsprozess wird eine höhere Spannung an die Bitleitung 58 als an die Source-Leitung 34A angelegt. Gemäß alternativen Ausführungsformen wird ein Source-Lade-Schema verwendet, und die Spannung, die an die Source-Leitung 34A angelegt wird, ist höher als die Spannung an der Bitleitung 58. Zum Beispiel geschieht dies durch Erden der Bitleitung 58 und Anlegen einer positiven Spannung an die Source-Leitung 34A. Gemäß diesen Ausführungsformen sind während der Schreib- und Lesevorgänge die Spannungen, die an die Source-Leitung 34A angelegt werden, ebenfalls höher als die an die Bitleitungen 58 angelegten Spannungen. Anders gesagt ist die Stromrichtung für den Filamentbildungsprozess, die Lese- und die Schreibvorgänge gleich, d. h. von der Source-Leitung 34A zur Bitleitung 58.
  • Die Filamente 62 haben kleine seitliche Abmessungen L3, beispielsweise von weniger als etwa 10 nm. Zum Vergleich sind die seitlichen Abmessungen herkömmlicher Heizelemente, die unter Verwendung von Damascene-Prozessen oder Abscheidungs- und Strukturierungsprozessen hergestellt werden, üblicherweise größer als 20 nm. Die kleineren seitlichen Abmessungen der Filamente 62 bedeuten, dass kleinere Ströme für die Schreibvorgänge verwendet werden können. Angenommen, die seitlichen Abmessungen L3 der Filamente 62 betragen 10 nm und die seitlichen Abmessungen der herkömmlichen Heizelemente betragen 20 nm. Der Schreibstrom der PCRAM-Zellen gemäß den Ausführungsformen der vorliegenden Offenbarung muss nicht mehr als 25 Prozent des Schreibstroms betragen, der zum Schreiben herkömmlicher PCRAM-Zellen verwendet wird. Wenn die seitlichen Abmessungen L3 der Filamente 62 kleiner sind, können noch kleinere Schreibströme verwendet werden.
  • Die 10 bis 12 zeigen die Querschnittsansichten von Zwischenstufen bei der Ausbildung und den Betrieb von PCRAM-Arrays gemäß weiteren Ausführungsformen der vorliegenden Offenbarung. Sofern nicht anders angegeben, sind die Materialien, Ausbildungsprozesse und Betrieb der Komponenten in diesen Ausführungsformen (und den in den 13 bis 18 gezeigten Ausführungsformen) im Wesentlichen dieselben wie bei den ähnlichen Komponenten, die in den vorhergehenden Ausführungsformen der 1 bis 9 gezeigt sind, und werden durch gleiche Bezugszeichen bezeichnet. Die Details bezüglich Ausbildungsprozess, Betrieb und Materialien der in den 12 bis 18 gezeigten Komponenten können somit in der Beschreibung der vorhergehenden Ausführungsformen gefunden werden.
  • Die in den 10 bis 12 gezeigten Ausführungsformen ähneln den in den 1 bis 9 gezeigten Ausführungsformen, außer dass die ReRAM-Schicht 46, anstatt als deckende Schicht belassen zu werden, in ein Array von ReRAMs 46' strukturiert wird, die jeweils eine Durchkontaktierung 44 überlappen. Bezugnehmend auf 10 wird eine Struktur ausgebildet, indem Prozesse durchgeführt werden, die den in den 1 bis 7 gezeigten Prozessen ähneln, mit der Ausnahme, dass sich die Ausbildung der Durchkontaktierungen 44 und der ReRAMs 46 von der in den 3 bis 5 gezeigten unterscheidet. Gemäß einigen Ausführungsformen wird eine deckende Durchkontaktierungsschicht abgeschieden, gefolgt von der Abscheidung einer deckenden ReRAM-Schicht. Die deckende Durchkontaktierungsschicht und die deckende ReRAM-Schicht werden dann unter Verwendung derselben Ätzmaske geätzt. Die verbleibenden Abschnitte der deckenden Durchkontaktierungsschicht und der deckenden ReRAM-Schicht sind die Durchkontaktierungen 44 bzw. die ReRAMs 46'. Dann wird die dielektrische Schicht 42 abgeschieden. Wenn die ReRAMs 46' von der dielektrischen Schicht 42 bedeckt sind, kann ein Strukturierungsprozess durchgeführt werden, um die oberen Abschnitte der dielektrischen Schicht 42, die die ReRAMs 46' bedeckt, durchzuätzen, so dass die ReRAMs 46' freigelegt werden. Als nächstes wird ein Prozess ähnlich dem in den 4 bis 7 gezeigten Prozess durchgeführt, um den Rest des PCRAM-Arrays 60 auszubilden, und die resultierende Struktur ist in 10 gezeigt. Gemäß diesen Ausführungsformen kann, muss die dielektrische Schicht 42 aber keine oberen Abschnitte enthalten, die die ReRAMs 46' bedecken, und wenn die oberen Abschnitte vorhanden sind, erstrecken sich die Phasenwechselelemente 48' in die Öffnungen in den oberen Abschnitten der dielektrischen Schicht 42.
  • 11 zeigt die Bildung von Filamenten 62 gemäß einigen Ausführungsformen. Die Details bei der Bildung der Filamente 62 sind im Wesentlichen die gleichen wie die, die unter Bezugnahme auf 8 beschrieben wurden, und werden hier nicht wiederholt. 12 zeigt einen beispielhaften Schreib- oder Lesevorgang gemäß einigen Ausführungsformen. Die Details wurden unter Bezugnahme auf 9 beschrieben und werden hier nicht wiederholt.
  • Die 13 bis 15 zeigen Querschnittsansichten von Zwischenstufen bei der Ausbildung und den Betrieb von PCRAM-Arrays gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen ähneln den in den 1 bis 9 gezeigten Ausführungsformen, mit der Ausnahme, dass die ReRAMs 46' Ränder aufweisen, die mit den jeweiligen Rändern der darüber liegenden Phasenwechselelemente 48' bündig sind. Bezugnehmend auf 13 wird eine Struktur ausgebildet, indem Prozesse ähnlich den in den 1 bis 4 gezeigten Prozessen durchgeführt werden. Als nächstes werden die ReRAM-Schicht 46, die PCRAM-Schicht 48 und die obere Elektrodenschicht 50, wie in 4 gezeigt, in Ätzprozessen unter Verwendung derselben Ätzmaske strukturiert. Die Ätzprozesse können unter Verwendung der dielektrischen Schicht 42 als Ätzstoppschicht durchgeführt werden. Die verbleibenden Abschnitte der oberen Elektrodenschicht 50, der PCRAM-Schicht 48 und der ReRAM-Schicht 46 sind die oberen Elektroden 50', die Phasenwechselelemente 48' bzw. die ReRAMs 46'. Dann wird die dielektrische Schicht 54 ausgebildet. In nachfolgenden Prozessen wird der in den 6 und 7 gezeigte Prozess durchgeführt, und die resultierende Struktur ist in 13 gezeigt.
  • 14 zeigt die Bildung von Filamenten 62 gemäß einigen Ausführungsformen. Die Details der Bildung der Filamente 62 sind im Wesentlichen die gleichen wie die, die unter Bezugnahme auf 8 beschrieben wurden, und werden hier nicht wiederholt. 15 zeigt einen beispielhaftem Schreib- oder Lesevorgang gemäß einigen Ausführungsformen. Die Details wurden unter Bezugnahme auf 9 beschrieben und werden hier nicht wiederholt.
  • Die 16 bis 18 zeigen Querschnittsansichten von Zwischenstufen bei der Ausbildung und den Betrieb von PCRAM-Arrays gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen ähneln den in 13 gezeigten Ausführungsformen, mit der Ausnahme, dass die ReRAMs 46' über und nicht unter den Phasenwechselelementen 48' ausgebildet werden. Die anfänglichen Ausbildungsprozesse sind in den 1 bis 3 gezeigt. Nun werden die PCRAM-Schicht 48, die obere Elektrodenschicht 50 und die ReRAM-Schicht 46 ausgebildet. Die Struktur ähnelt der in 4 gezeigten Struktur, mit der Ausnahme, dass die ReRAM-Schicht 46 über anstatt unter der PCRAM-Schicht 48 liegt. Als nächstes werden die obere Elektrodenschicht 50, die ReRAM-Schicht 46 und die PCRAM-Schicht 48 in Ätzprozessen unter Verwendung derselben Ätzmaske strukturiert. Die Ätzprozesse können unter Verwendung der dielektrischen Schicht 42 als Ätzstoppschicht durchgeführt werden. Die verbleibenden Abschnitte der oberen Elektrodenschicht 50, der ReRAM-Schicht 46 und der PCRAM-Schicht 48 sind die oberen Elektroden 50', die ReRAMs 46' bzw. die Phasenwechselelemente 48', wie in 16 gezeigt. Dann wird die dielektrische Schicht 54 ausgebildet. In nachfolgenden Prozessen wird der in den 6 und 7 gezeigte Prozess ausgeführt, und die resultierende Struktur ist in 16 gezeigt.
  • 17 zeigt die Bildung von Filamenten 62 gemäß einigen Ausführungsformen. Wie in 17 gezeigt, kann die Bildung der Filamente 62 durch Source-Laden durchgeführt werden, wobei eine positive Spannung V1 an die Source-Leitung 34A angelegt und die Bitleitung 58 elektrisch geerdet wird. Gemäß alternativen Ausführungsformen kann die Bildung der Filamente 62 durchgeführt werden, indem eine positive Spannung V1 an die Bitleitung 58 angelegt und die Source-Leitung 34A elektrisch geerdet wird. Die Details der Bildung der Filamente 62 sind im Wesentlichen die gleichen, die unter Bezugnahme auf 8 beschrieben sind, und werden hier nicht wiederholt.
  • 18 zeigt einen beispielhaften Schreib- oder Lesevorgang. wie in 18 gezeigt, wird gemäß einigen Ausführungsformen der vorliegenden Offenbarung der Schreib- oder Lesevorgang durch Source-Laden ausgeführt, wobei eine positive Spannung V2 an die Source-Leitung 34A angelegt und die Bitleitung 58 elektrisch geerdet wird. Gemäß alternativen Ausführungsformen wird der Schreib- oder Lesevorgang ausgeführt, indem eine positive Spannung V2 an die Bitleitung 58 angelegt und die Source-Leitung 34A elektrisch geerdet wird. Die Details sind unter Bezugnahme auf 9 beschrieben und werden hier nicht wiederholt. Es versteht sich, dass die Vorspannungsrichtung für die Schreib- und Lesevorgänge immer noch die gleiche wie die Vorspannungsrichtung für die Bildung der Filamente 62 ist. Andernfalls würden die Filamente aufgelöst.
  • 19 zeigt schematisch eine Perspektivansicht des PCRAM-Arrays 60, das die Bitleitungen 58 enthält. Die ReRAMs 46' sind unter den Bitleitungen 58 ausgebildet und mit diesen verbunden. Es versteht sich, dass obwohl die ReRAMs 46' als getrennte Elemente eines Arrays gezeigt sind, die ReRAMs 46' auch Abschnitte einer durchgängigen und deckenden dielektrischen Schicht sein können. Die oberen Elektroden 50' und die Phasenwechselelemente 48' sind ebenfalls schematisch gezeigt. Die Durchkontaktierungen 44 (siehe die 9, 12, 15 und 18) sind in 19 nicht gezeigt.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Durch Bilden von Filamenten von ReRAMs und Verwenden der Filamente als Heizelemente von PCRAMs werden die Heizelemente viel schmaler als herkömmliche Heizelemente gemacht, die unter Verwendung herkömmlicher Heizelement-Ausbildungsprozessen ausgebildet werden. Die für Schreibvorgänge erforderlichen Schreibströme werden erheblich verringert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren ein Ausbilden einer unteren Elektrode; Ausbilden einer dielektrischen Schicht; Ausbilden eines PCRAM-Bereichs in Kontakt mit der dielektrischen Schicht; Ausbilden einer oberen Elektrode, wobei sich die dielektrische Schicht und der PCRAM-Bereich zwischen der unteren Elektrode und der oberen Elektrode befinden; und Bilden eines Filaments in der dielektrischen Schicht, wobei das Filament die dielektrische Schicht berührt. In einer Ausführungsform umfasst das Ausbilden des PCRAM-Bereichs ein Abscheiden eines Chalkogenid-Halbleitermaterials. In einer Ausführungsform umfasst das Bilden des Filaments ein Anlegen eines elektrischen Feldes an die dielektrische Schicht zum Erzeugen des Filaments. In einer Ausführungsform umfasst das Verfahren ferner ein Schreiben des PCRAM-Bereichs oder ein Lesen eines Zustands des PCRAM durch ein Leiten eines Stroms durch den PCRAM-Bereich, wobei eine erste Richtung des Stroms gleich einer zweiten Richtung des elektrischen Feldes ist. In einer Ausführungsform umfasst das Ausbilden der dielektrischen Schicht ein Abscheiden eines Materials ausgewählt aus der Gruppe bestehend aus HfOx, ZrOx, TaOx, TiOx, VOx, NiOx, NbOx, LaOx und Kombinationen davon. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden eines Speicherarrays, das ein Ausbilden eines ersten Arrays von PCRAM-Bereichen, wobei der PCRAM-Bereich ein Array-Element in dem Array von PCRAM-Bereichen ist; und Bilden eines Arrays von Filamenten umfasst, die das Array von PCRAM-Bereichen berühren, wobei das Filament ein zusätzliches Array-Element in dem Array von Filamenten ist. In einer Ausführungsform befindet sich der PCRAM-Bereich über der dielektrischen Schicht, und wobei sich zu einem Zeitpunkt, zu dem das Filament gebildet wird, die dielektrische Schicht seitlich über den PCRAM-Bereich hinaus erstreckt. In einer Ausführungsform befindet sich der PCRAM-Bereich über der dielektrischen Schicht, und das Verfahren umfasst ferner ein Abscheiden einer deckenden PCRAM-Schicht; und Strukturieren der deckenden PCRAM-Schicht und der dielektrischen Schicht unter Verwendung einer gleichen Ätzmaske, wobei die deckende PCRAM-Schicht in eine Mehrzahl von PCRAM-Bereiche strukturiert wird, die den PCRAM-Bereich enthalten.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält eine Struktur ein Array von Speicherzellen, wobei jede Speicherzelle in dem Array von Speicherzellen eine untere Elektrode; eine dielektrische Schicht; ein Filament in der dielektrischen Schicht; einen PCRAM-Bereich in Kontakt mit der dielektrischen Schicht und dem Filament; und eine obere Elektrode enthält, wobei sich die dielektrische Schicht und der PCRAM-Bereich zwischen der unteren Elektrode und der oberen Elektrode befinden. In einer Ausführungsform enthalten die dielektrische Schicht und das Filament ein gleiches Metall. In einer Ausführungsform enthält der PCRAM-Bereich ein Chalkogenid-Halbleitermaterial. In einer Ausführungsform weisen Filamente von unterschiedlichen Speicherzellen in dem Array von Speicherzellen unterschiedliche Formen auf. In einer Ausführungsform weisen Filamente von unterschiedlichen Speicherzellen in dem Array von Speicherzellen unterschiedliche relative Positionen in Bezug auf die unteren Elektroden in den jeweiligen Speicherzellen auf. In einer Ausführungsform sind die dielektrischen Schichten des Arrays von Speicherzellen Abschnitte einer durchgängigen dielektrischen Schicht, die sich über das Array von Speicherzellen erstreckt. In einer Ausführungsform sind die dielektrischen Schichten des Arrays von Speicherzellendurch durch einen zusätzlichen dielektrischen Bereich voneinander getrennt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält eine Struktur eine Mehrzahl von unteren Elektroden; eine dielektrische Schicht über und in Kontakt mit der Mehrzahl von unteren Elektroden; eine Mehrzahl von Filamenten in der dielektrischen Schicht, wobei jedes der Mehrzahl von Filamenten eine entsprechende der Mehrzahl von unteren Elektroden überlappt; eine Mehrzahl von Chalkogenid-Halbleiterbereichen, wobei jeder der Mehrzahl von Chalkogenid-Halbleiterbereichen ein entsprechendes der Mehrzahl von Filamenten überlappt und berührt; und eine Mehrzahl von oberen Elektroden, die über der Mehrzahl von Chalkogenid-Halbleiterbereichen liegen. In einer Ausführungsform durchdringen die Mehrzahl von Filamenten die dielektrische Schicht. In einer Ausführungsform weisen die Mehrzahl von Filamenten unterschiedliche relative Positionen bezüglich entsprechenden darunter liegenden der Mehrzahl von unteren Elektroden auf. In einer Ausführungsform weisen die Mehrzahl von Filamenten seitliche Abmessungen auf, die kleiner als etwa 10 nm sind. In einer Ausführungsform hat die dielektrische Schicht eine Dicke in einem Bereich zwischen etwa 3 nm und etwa 10 nm.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als Basis verwenden können, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen können, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer unteren Elektrode; Ausbilden einer dielektrischen Schicht; Ausbilden eines Phasenwechsel-Direktzugriffsspeicher-Bereichs, PCRAM-Bereichs, in Kontakt mit der dielektrischen Schicht; Ausbilden einer oberen Elektrode, wobei sich die dielektrische Schicht und der PCRAM-Bereich zwischen der unteren Elektrode und der oberen Elektrode befinden; und Bilden eines Filaments in der dielektrischen Schicht, wobei das Filament die dielektrische Schicht berührt.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden des PCRAM-Bereichs ein Abscheiden eines Chalkogenid-Halbleitermaterials umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden des Filaments ein Anlegen eines elektrischen Feldes an die dielektrische Schicht zum Erzeugen des Filaments umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Schreiben des PCRAM-Bereichs oder ein Lesen eines Zustands des PCRAM durch Leiten eines Stroms durch den PCRAM-Bereich umfasst, wobei die Richtung des Stroms gleich der Richtung des elektrischen Feldes ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der dielektrischen Schicht ein Abscheiden eines Materials ausgewählt aus der Gruppe bestehend aus HfOx, ZrOx, TaOx, TiOx, VOx, NiOx, NbOx, LaOx und Kombinationen davon umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das ein Ausbilden eines Speicherarrays umfasst, umfassend: Ausbilden eines ersten Arrays von PCRAM-Bereichen, wobei der PCRAM-Bereich ein Array-Element in dem Array von PCRAM-Bereichen ist; und Bilden eines Arrays von Filamenten, die das Array von PCRAM-Bereichen berühren, wobei das Filament ein zusätzliches Array-Element in dem Array von Filamenten ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich der PCRAM-Bereich über der dielektrischen Schicht befindet, und wobei sich zu einem Zeitpunkt, zu dem das Filament gebildet wird, die dielektrische Schicht seitlich über den PCRAM-Bereich hinaus erstreckt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich der PCRAM-Bereich über der dielektrischen Schicht befindet, und das Verfahren ferner umfasst: Abscheiden einer deckenden PCRAM-Schicht; und Strukturieren der deckenden PCRAM-Schicht und der dielektrischen Schicht unter Verwendung einer gleichen Ätzmaske, wobei die deckende PCRAM-Schicht in eine Mehrzahl von PCRAM-Bereiche strukturiert wird, die den PCRAM-Bereich enthalten.
  9. Struktur, aufweisend: ein Array von Speicherzellen, wobei jede Speicherzelle in dem Array von Speicherzellen Folgendes aufweist: eine untere Elektrode; eine dielektrische Schicht; ein Filament in der dielektrischen Schicht; einen Phasenwechsel-Direktzugriffsspeicher-Bereich, PCRAM-Bereich, in Kontakt mit der dielektrischen Schicht und dem Filament; und eine obere Elektrode, wobei sich die dielektrische Schicht und der PCRAM-Bereich zwischen der unteren Elektrode und der oberen Elektrode befinden.
  10. Struktur nach Anspruch 9, wobei die dielektrische Schicht und das Filament ein gleiches Metall enthalten.
  11. Struktur nach Anspruch 9 oder 10, wobei der PCRAM-Bereich ein Chalkogenid-Halbleitermaterial enthält.
  12. Struktur nach einem der Ansprüche 9 bis 11, wobei Filamente von unterschiedlichen Speicherzellen in dem Array von Speicherzellen unterschiedliche Formen aufweisen.
  13. Struktur nach einem der Ansprüche 9 bis 12, wobei Filamente von unterschiedlichen Speicherzellen in dem Array von Speicherzellen unterschiedliche relative Positionen in Bezug auf die unteren Elektroden in den jeweiligen Speicherzellen aufweisen.
  14. Struktur nach einem der Ansprüche 9 bis 13, wobei die dielektrischen Schichten des Arrays von Speicherzellen Abschnitte einer durchgängigen dielektrischen Schicht sind, die sich über das Array von Speicherzellen erstreckt.
  15. Struktur nach einem der Ansprüche 9 bis 13, wobei die dielektrischen Schichten des Arrays von Speicherzellendurch durch einen zusätzlichen dielektrischen Bereich voneinander getrennt sind.
  16. Struktur, enthaltend: eine Mehrzahl von unteren Elektroden; eine dielektrische Schicht über und in Kontakt mit der Mehrzahl von unteren Elektroden; eine Mehrzahl von Filamenten in der dielektrischen Schicht, wobei jedes der Mehrzahl von Filamenten eine entsprechende der Mehrzahl von unteren Elektroden überlappt; eine Mehrzahl von Chalkogenid-Halbleiterbereichen, wobei jeder der Mehrzahl von Chalkogenid-Halbleiterbereichen ein entsprechendes der Mehrzahl von Filamenten überlappt und berührt; und eine Mehrzahl von oberen Elektroden, die über der Mehrzahl von Chalkogenid-Halbleiterbereichen liegen.
  17. Struktur nach Anspruch 16, wobei die Mehrzahl von Filamenten die dielektrische Schicht durchdringen.
  18. Struktur nach Anspruch 16 oder 17, wobei die Mehrzahl von Filamenten unterschiedliche relative Positionen bezüglich entsprechenden darunter liegenden der Mehrzahl von unteren Elektroden aufweisen.
  19. Struktur nach einem der Ansprüche 16 bis 18, wobei die Mehrzahl von Filamenten seitliche Abmessungen aufweisen, die kleiner als etwa 10 nm sind.
  20. Struktur nach einem der Ansprüche 16 bis 19, wobei die dielektrische Schicht eine Dicke in einem Bereich zwischen etwa 3 nm und etwa 10 nm hat.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145814B2 (en) * 2019-08-12 2021-10-12 International Business Machines Corporation Phase change memory with conductive bridge filament
US11903334B2 (en) * 2021-04-15 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of forming the same
US11895934B2 (en) * 2021-08-25 2024-02-06 International Business Machines Corporation Phase change memory with heater

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560721B1 (en) 2008-02-21 2009-07-14 International Business Machines Corporation Phase change material with filament electrode
US20090278111A1 (en) 2008-05-09 2009-11-12 The Board Of Trusttes Of The University Of Illinois Resistive changing device
US20140264243A1 (en) 2013-03-15 2014-09-18 GLOBAL FOUNDERS Singapore Pte. Ltd. Nonvolative memory with filament

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849868B2 (en) * 2002-03-14 2005-02-01 Micron Technology, Inc. Methods and apparatus for resistance variable material cells
TW200633193A (en) * 2004-12-02 2006-09-16 Koninkl Philips Electronics Nv Non-volatile memory
US20090045386A1 (en) * 2007-08-14 2009-02-19 Industrial Technology Research Institute Phase-change memory element
US7974117B2 (en) * 2008-10-30 2011-07-05 Seagate Technology Llc Non-volatile memory cell with programmable unipolar switching element
US8243506B2 (en) 2010-08-26 2012-08-14 Micron Technology, Inc. Phase change memory structures and methods
GB201111513D0 (en) * 2011-07-05 2011-08-17 Ucl Business Plc Memory resistors
JP2014032724A (ja) * 2012-08-03 2014-02-20 Sharp Corp 半導体記憶装置
CN103839958B (zh) * 2012-11-27 2016-06-15 旺宏电子股份有限公司 存储器装置、集成电路与存储器装置的制造方法
TWI543337B (zh) * 2013-03-19 2016-07-21 東芝股份有限公司 電阻式隨機存取記憶裝置
KR102014375B1 (ko) * 2013-04-05 2019-08-26 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 전자 장치
US9018037B1 (en) * 2013-12-05 2015-04-28 Intermolecular, Inc. Vertical oxide-oxide interface for forming-free, low power and low variability RRAM devices
TWI476973B (zh) 2014-03-25 2015-03-11 Winbond Electronics Corp 記憶體元件及形成方法
US20160020388A1 (en) * 2014-07-21 2016-01-21 Intermolecular Inc. Resistive switching by breaking and re-forming covalent bonds
US9653680B2 (en) * 2015-06-27 2017-05-16 Intel Corporation Techniques for filament localization, edge effect reduction, and forming/switching voltage reduction in RRAM devices
KR102535415B1 (ko) * 2016-06-08 2023-05-23 에스케이하이닉스 주식회사 저항 변화 메모리 장치
US10439135B2 (en) 2017-11-09 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. VIA structure and methods of forming the same
KR20200073716A (ko) * 2018-12-14 2020-06-24 에스케이하이닉스 주식회사 내 산화성 전극을 가진 가변 저항성 반도체 소자
US11145814B2 (en) * 2019-08-12 2021-10-12 International Business Machines Corporation Phase change memory with conductive bridge filament
FR3100368B1 (fr) * 2019-08-30 2021-11-05 Commissariat Energie Atomique Dispositif mémoire non-volatile de type filamentaire
US11696521B2 (en) * 2019-10-30 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. High electron affinity dielectric layer to improve cycling

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560721B1 (en) 2008-02-21 2009-07-14 International Business Machines Corporation Phase change material with filament electrode
US20090275168A1 (en) 2008-02-21 2009-11-05 International Business Machines Corporation Phase change material with filament electrode
US20090278111A1 (en) 2008-05-09 2009-11-12 The Board Of Trusttes Of The University Of Illinois Resistive changing device
US20140264243A1 (en) 2013-03-15 2014-09-18 GLOBAL FOUNDERS Singapore Pte. Ltd. Nonvolative memory with filament

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Publication number Publication date
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