DE102008034003B4 - Nichtflüchtige Speicher mit Ketten von gestapelten resistiven Speicherzellen eines NAND-Typs und Verfahren zum Fertigen derselben - Google Patents

Nichtflüchtige Speicher mit Ketten von gestapelten resistiven Speicherzellen eines NAND-Typs und Verfahren zum Fertigen derselben Download PDF

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Abstract

Nichtflüchtiger Speicher mit:einem Substrat (1);einer Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) an dem Substrat (1);einer Mehrzahl von in Reihe geschalteten resistiven Speicherzellen (CL1, CL2, CL3), die in der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) gestapelt sind, derart, dass sich eine erste (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) auf dem Substrat (1) befindet und sich eine nächste (CL2) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) auf der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) befindet, um eine Kette (STR1, STR2) von resistiven Speicherzellen eines NAND-Typs zu definieren; undeiner Bitleitung (61, 139), die sich an der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) befindet und mit einer letzten (CL3) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) elektrisch verbunden ist,wobei mindestens eine der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) folgende Merkmale aufweist:eine Schaltvorrichtung (SW1, SW2, SW3), die eine Körperstruktur (17b, 35b, 47b) mit einer Source-Region (17s, 35s, 47s), einer Kanalregion (17c, 35c, 47c) und einer Drain-Region (17d, 35d, 47d), die in der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) gestapelt sind, und eine Gate-Elektrode (23, 37, 49) an einer Seitenwand der Körperstruktur (17b, 35b, 47b) aufweist; undein Datenspeicherelement, das parallel zu der Schaltvorrichtung (SW1, SW2, SW3) geschaltet ist, wobei das Datenspeicherelement folgende Merkmale aufweist:eine untere Elektrode (27, 39, 51; 103, 115, 127), die von der Körperstruktur (17b, 35b, 47b) der Schaltvorrichtung (SW1, SW2, SW3) beabstandet ist;einen variablen Widerstand (29, 41, 53; 107, 119, 131) an der unteren Elektrode (27, 39, 51; 103, 115, 127); undeine obere Elektrode (31, 43, 55; 109, 121, 133) an dem variablen Widerstand (29, 41, 53; 107, 119, 131),wobei sich die obere Elektrode (31; 109) der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) an der unteren Elektrode (39; 115) und der Körperstruktur (35b) der nächsten (CL2) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) in der Kette (STR1, STR2) von resistiven Speicherzellen eines NAND-Typs befindet.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf Halbleiterspeicher und insbesondere auf nichtflüchtige Speicher und Verfahren zum Fertigen derselben.
  • HINTERGRUND DER ERFINDUNG
  • Halbleiterspeicher können als flüchtige Speicher und nichtflüchtige Speicher klassifiziert werden. Nichtflüchtige Speicher können die in denselben gespeicherten Daten bewahren, selbst wenn eine Energieversorgung abgetrennt ist. Demgemäß können nichtflüchtige Speicher bei Computern, mobilen Telekommunikationssystemen, Speicherkarten etc. eingesetzt werden.
  • Eine Flash-Speicher ist ein solcher nichtflüchtiger Speicher. Bei Flash-Speichern können Speicherzellen mit einem gestapelten Gate-Aufbau verwendet sein. Der gestapelte Gate-Aufbau kann eine Tunneloxidschicht, ein Schwebe-Gate (engl.: floating gate), eine dielektrische Gate-Zwischenschicht und eine Steuer-Gate-Elektrode aufweisen, die auf einer Kanalregion aufeinander folgend gestapelt sein können. Um eine Zuverlässigkeit und/oder eine Programmiereffizienz der Flash-Speicherzelle zu erhöhen, kann die Filmqualität der Tunneloxidschicht verbessert werden und/oder ein Kopplungsverhältnis der Zelle erhöht werden.
  • Es wurden ferner resistive Speicher entwickelt. Resistive Speicher können magnetische Direktzugriffsspeicher (engl.: magnetic random access memory; MRAM), Phasenänderungsspeicher und/oder resistive Direktzugriffsspeicher (engl.: resistive random access memory; RRAM) umfassen. Eine Einheitszelle eines resistiven Speichers kann ein Datenspeicherelement mit zwei Elektroden und einer Schicht eines variablen Widerstands, die zwischen dieselben gebracht ist, aufweisen. Wenn der resistive Speicher eine MRAM-Vorrichtung ist, kann die Schicht eines variablen Widerstands eine festgehaltene Schicht (engl.: pinned layer), eine Tunnelisolierschicht und eine freie Schicht aufweisen, die aufeinander folgend gestapelt sein können, und die Tunnelisolierschicht und die freie Schicht können eine ferromagnetische Schicht aufweisen. Wenn der resistive Speicher ein Phasenänderungsspeicher ist, kann die Schicht eines variablen Widerstands eine Phasenänderungsmaterialschicht, wie eine Chalkogenidschicht, aufweisen. Wenn der resistive Speicher eine RRAM-Vorrichtung ist, kann die Schicht eines variablen Widerstands eine Praseodym-Kalzium-Manganoxid- ((Pr,Ca)MnO3) Schicht („PCMO-Schicht“) sein. Die Schicht eines variablen Widerstands, d. h. die DatenspeicherMaterialschicht, kann abhängig von einer Polarität und/oder Größe eines elektrischen Signals (Spannung oder Strom), das zwischen den Elektroden angelegt wird, einen ersten Widerstand oder einen zweiten Widerstand, der höher als der erste Widerstand ist, haben.
  • Eine RRAM-Vorrichtung ist beispielsweise in der koreanischen offengelegten Patentveröffentlichung Nr. 10-2004-79328 mit dem Titel „Non-Volatile Semiconductor Memory Device“ offenbart. Gemäß der koreanischen offengelegten Patentveröffentlichung kann eine Mehrzahl von Zelleneinheiten eines NICHT-UND- (engl.: NAND) Typs zu einer Bitleitung parallel geschaltet sein, und jede der Zelleneinheiten eines NAND-Typs kann eine Mehrzahl von variablen resistiven Vorrichtungen, die miteinander in Reihe geschaltet sind, und eine Mehrzahl von Schalt-MOS-Transistoren, die miteinander in Reihe geschaltet sind, aufweisen. Jeder der Schalt-MOS-Transistoren kann zu einer der variablen resistiven Vorrichtungen parallel geschaltet sein. Die Schalt-MOS-Transistoren können auf einem Halbleitersubstrat eindimensional angeordnet sein, und die variablen resistiven Vorrichtungen können an den MOS-Transistoren vorgesehen sein. Verbesserungen einer Vorrichtungsintegration können daher bei herkömmlichen RRAM-Vorrichtungen, die Zelleneinheiten eines NAND-Typs verwenden, begrenzt sein.
  • Als ein anderes Beispiel ist in der japanischen offengelegten Patentveröffentlichung Nr. 2005-260014 mit dem Titel „Semiconductor Device“ ein Phasenänderungsspeicher offenbart. Gemäß der japanischen offengelegten Patentveröffentlichung kann auf einem Halbleitersubstrat ein Paar von Phasenänderungsspeicherzellen gestapelt sein, und zwischen das Paar von Phasenänderungsspeicherzellen kann eine Bitleitung gebracht sein. Das heißt, das Paar von gestapelten Phasenänderungsspeicherzellen kann eine Bitleitung, die zwischen dieselben gebracht ist, gemeinsam verwenden. Die japanische offengelegte Patentveröffentlichung offenbart folglich einen Phasenänderungsspeicher eines NICHT-ODER- (engl.: NOR) Typs.
  • Ferner ist aus der US 2004/0151024 A1 eine Speicheranordnung bekannt, die ein Substrat, eine Mehrzahl von ersten Auswahlleitungen, die in einer Mehrzahl von Ebenen angeordnet sind, die im Algemeinen parallel zu dem Substrat sind, eine Mehrzahl von zweiten Auswahlleitungen, die in Säulen gebildet sind, die im Allgemeinen senkrecht zu dem Substrat angeordnet sind, eine Mehrzahl von Speicherzellen, die mit den ersten Auswahlleitungen und den zweiten Auswahlleitungen gekoppelt sind, und eine Strompfadverbindung aufweist, welche einen kontinuierlichen Strompfad durch eine ausgewählte Mehrzahl der Säulen vorsieht, um die ausgewählten Säulen zu erwärmen und zu verursachen, dass wenigstens eine Speicherzelle, die den ausgewählten Säulen zugeordnet ist, zurückgesetzt wird.
  • Aus der US 2004/0174732 A1 ist eine Speicherzelle bekannt, die aus einem Zelltransistor, der auf einem Halbleitersubstrat gebildet ist, und einem variablen resistiven Element aufgebaut ist, das zwischen dem Source-Anschluss und dem Drain-Anschluss des Zelltransistors verbunden ist. Der Widerstandswert des variablen resistiven Elements variiert abhängig vom Anlegen einer Spannung. Das variable resistive Element ist aus einem Oxid mit einer Perovskit-Struktur gebildet, die Mangan aufweist.
  • In „Mikolajick, Th. et al, Material Aspects in Emerging Nonvolatile Memories, in Misra D. et al, Dielectrics in Emerging Technologies, Proceedings of the International Symposium, S290-304, The Electrochemical Society, 2003“ sind Speicherkonzepte, die auf Schalteffekten in anorganischen und organischen Materialien sowie einzelenen Molekülen und Kohlenstoff-Nanoröhren basiert sind, beschrieben.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung weist ein nichtflüchtiger Speicher die Merkmale des Patentanspruchs 1 auf.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung weist ein Verfahren zum Fertigen eines nichtflüchtigen Speichers die Merkmale des Patentanspruchs 13 auf.
  • Weiterbildungen der Vorrichtung bzw. des Verfahrens sind Gegenstand der abhängigen Ansprüche.
  • Figurenliste
    • 1 ist ein Äquivalenzschaltungsdiagramm, das Ketten von resistiven Speicherzellen eines NAND-Typs gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung darstellt.
    • 2 ist ein Äquivalenzschaltungsdiagramm, das Ketten von resistiven Speicherzellen eines NAND-Typs gemäß anderen Ausführungsbeispielen der vorliegenden Erfindung darstellt.
    • 3 ist eine Querschnittsansicht einer Kette von resistiven Speicherzellen eines NAND-Typs mit einem Äquivalenzschaltungsdiagramm wie in 1 gezeigt.
    • 4 ist eine Querschnittsansicht einer anderen Kette von resistiven Speicherzellen eines NAND-Typs mit einem Äquivalenzschaltungsdiagramm wie in 1 gezeigt.
    • 5 ist eine Querschnittsansicht einer Kette von resistiven Speicherzellen eines NAND-Typs mit einem Äquivalenzschaltungsdiagramm wie in 2 gezeigt.
    • 6A bis 13A sind Draufsichten, die Verfahren zum Fertigen der in 3 dargestellten Kette von resistiven Speicherzellen eines NAND-Typs darstellen.
    • 6B bis 13B sind Querschnittsansichten, die Verfahren zum Fertigen der in 3 dargestellten Kette von resistiven Speicherzellen eines NAND-Typs darstellen.
    • 14 bis 17 sind Querschnittsansichten, die Verfahren zum Fertigen der in 4 dargestellten Kette von resistiven Speicherzellen eines NAND-Typs darstellen.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN DER ERFINDUNG
  • Die vorliegende Erfindung wird nun im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen, in denen Ausführungsbeispiele der Erfindung gezeigt sind, vollständiger beschrieben. Diese Erfindung kann jedoch in vielen unterschiedlichen Formen ausgeführt sein und sollte nicht als auf die hierin dargelegten Ausführungsbeispiele begrenzt aufgefasst werden. Diese Ausführungsbeispiele sind vielmehr geliefert, damit diese Offenbarung gründlich und komplett ist und Fachleuten den Schutzbereich der Erfindung vollständig vermittelt. In den Zeichnungen sind die Dicken von Schichten und Regionen zur Verdeutlichung übertrieben. Gleiche Zahlen beziehen sich durchweg auf gleiche Elemente.
  • Es versteht sich von selbst, dass, wenn auf ein Element oder eine Schicht als „auf‟ „verbunden mit“ oder „gekoppelt mit“ einem anderen Element oder einer anderen Schicht Bezug genommen ist, dasselbe/dieselbe direkt auf dem anderen Element oder der anderen Schicht liegen bzw. direkt mit demselben/derselben verbunden oder gekoppelt sein kann oder dazwischenliegende Elemente oder Schichten anwesend sein können. Im Gegensatz dazu sind, wenn auf ein Element als „direkt auf, „direkt verbunden mit“ oder „direkt gekoppelt mit“ einem anderen Element oder einer anderen Schicht Bezug genommen ist, keine dazwischenliegenden Elemente oder Schichten anwesend. Wie hierin verwendet, umfasst der Ausdruck „und/oder“ einen beliebigen und alle Kombinationen von einem oder mehreren der zugeordneten aufgeführten Gegenstände.
  • Es versteht sich von selbst, dass, obwohl die Ausdrücke „erste“, „zweite“, „dritte“ etc. hierin verwendet sein können, um verschiedene Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte zu beschreiben, diese Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte durch diese Ausdrücke nicht begrenzt werden sollten. Diese Ausdrücke sind lediglich verwendet, um ein Element, eine Komponente, Region, Schicht oder einen Abschnitt von einer anderen Region, Schicht oder einem anderen Abschnitt zu unterscheiden. Somit könnte ein erstes Element, eine erste Komponente, Region, Schicht oder ein erster Abschnitt, das/die/der im Folgenden erörtert ist, als ein zweites Element, eine zweite Komponente, Region, Schicht oder ein zweiter Abschnitt bezeichnet werden, ohne von den Lehren der vorliegenden Erfindung abzuweichen.
  • Räumlich bezogene Ausdrücke, wie „unterhalb“, „unter“, „untere“, „über“, „obere“ und dergleichen können hierin um einer leichteren Beschreibung willen verwendet sein, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Zeichnungen dargestellt, zu beschreiben. Es versteht sich von selbst, dass die räumlich bezogenen Ausdrücke unterschiedliche Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung umfassen sollen. Wenn beispielsweise die in den Zeichnungen dargestellte Vorrichtung umgedreht wird, wären Elemente, die als „unter“ oder „unterhalb“ anderen/anderer Elemente(n) oder Merkmale(n) befindlich beschrieben sind, dann „über“ den anderen Elementen oder Merkmalen ausgerichtet. Der exemplarische Ausdruck „unter“ kann somit eine Ausrichtung sowohl darüber als auch darunter umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad oder in anderen Ausrichtungen gedreht sein), und die hierin verwendeten räumlich bezogenen Deskriptoren können demgemäß ausgelegt werden. Wie hierin verwendet, bezieht sich ferner „lateral“ auf eine Richtung, die im Wesentlichen orthogonal zu einer vertikalen Richtung ist.
  • Die hierin verwendete Terminologie dient lediglich dem Zweck eines Beschreibens spezieller Ausführungsbeispiele und soll die vorliegende Erfindung nicht begrenzen. Wie hierin verwendet, sollen die Singularformen „ein“, „eine“ und „der/die/das“ auch die Pluralformen umfassen, außer der Kontext zeigt klar etwas anderes an. Es versteht sich ferner von selbst, dass die Ausdrücke „aufweist“ und/oder „weist ... auf, wenn dieselben in dieser Patentschrift verwendet sind, die Anwesenheit von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, jedoch die Anwesenheit oder Hinzufügung von einem/einer oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben nicht ausschließen.
  • Exemplarische Ausführungsbeispiele der vorliegenden Erfindung sind hierin unter Bezugnahme auf Querschnittsdarstellungen beschrieben, die schematische Darstellungen von idealisierten Ausführungsbeispielen (und Zwischenaufbauten) der Erfindung sind. Insofern sind als ein Resultat beispielsweise von Herstellungsverfahren und/oder - toleranzen Variationen von den Formen der Darstellungen zu erwarten. Ausführungsbeispiele der vorliegenden Erfindung sollten somit nicht als auf die speziellen Formen von hierin dargestellten Regionen begrenzt aufgefasst werden, sondern sollen Abweichungen von Formen, die beispielsweise aus einer Herstellung resultieren, umfassen. Beispielsweise wird eine implantierte Region, die als ein Rechteck dargestellt ist, typischerweise an den Rändern derselben anstatt einer binären Änderung von einer implantierten zu einer nicht-implantierten Region gerundete oder gekrümmte Merkmale und/oder einen Gradienten einer Implantatkonzentration haben. Ebenso kann eine vergrabene Region, die durch Implantation gebildet wird, in einer Implantation in der Region zwischen der vergrabenen Region und der Oberfläche, durch die die Implantation stattfindet, resultieren. Die in den Zeichnungen dargestellten Regionen sind somit schematischer Natur, und die Formen derselben sollen nicht die tatsächliche Form einer Region einer Vorrichtung darstellen und sollen den Schutzbereich der vorliegenden Erfindung nicht begrenzen.
  • Wenn nicht anders definiert, haben alle hierin verwendeten Ausdrücke (einschließlich technischer und wissenschaftlicher Ausdrücke) die gleiche Bedeutung wie diejenige, die durch durchschnittliche Fachleute der Technik, zu der diese Erfindung gehört, allgemein verstanden wird. Demgemäß können diese Ausdrücke äquivalente Ausdrücke umfassen, die nach einer solchen Zeit geschaffen werden. Es versteht sich ferner von selbst, dass Ausdrücke wie diejenigen, die in allgemein verwendeten Wörterbüchern definiert sind, so ausgelegt werden sollten, dass dieselben eine Bedeutung haben, die mit deren Bedeutung in der vorliegenden Patentschrift und in dem Kontext der relevanten Technik übereinstimmt, und nicht in einem idealisierten oder übertrieben formalen Sinn auszulegen sind, außer wenn dies hierin ausdrücklich so definiert ist.
  • 1 ist ein Äquivalenzschaltungsdiagramm, das einen Teil eines Zell-Array-Blocks eines resistiven Speichers gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung darstellt.
  • Bezug nehmend auf 1 sind eine erste und eine zweite Kette STR1 und STR2 von resistiven Speicherzellen eines NAND-Typs vorgesehen. Die erste und die zweite Kette STR1 und STR2 von resistiven Speicherzellen eines NAND-Typs verwenden gemeinsam eine Bitleitung BL. Das heißt, die erste und die zweite Kette STR1 und STR2 von resistiven Speicherzellen eines NAND-Typs sind parallel geschaltet. Wie in 1 dargestellt, hat die erste Kette STR1 von resistiven Speicherzellen eines NAND-Typs die gleiche Konfiguration wie die zweite Kette STR2 von resistiven Speicherzellen eines NAND-Typs. Daher wird im Folgenden lediglich eine der ersten und der zweiten Kette STR1 und STR2 von resistiven Speicherzellen eines NAND-Typs, z. B. lediglich die erste Kette STR1 von resistiven Speicherzellen eines NAND-Typs, beschrieben.
  • Die erste Kette STR1 von resistiven Speicherzellen eines NAND-Typs weist eine Mehrzahl von resistiven Speicherzellen auf, die zwischen der Bitleitung BL und einer Hauptschaltvorrichtung SW0 in Reihe geschaltet sind. Wie in 1 gezeigt, weist die erste Kette STR1 von resistiven Speicherzellen eines NAND-Typs erste bis dritte resistive Speicherzellen CL1, CL2 und CL3 auf, die in Reihe geschaltet sind. Die Zahl der resistiven Speicherzellen, die die Kette von resistiven Speicherzellen eines NAND-Typs bilden, ist jedoch nicht auf drei begrenzt. Bei einigen Ausführungsbeispielen kann beispielsweise eine Kette von resistiven Speicherzellen eines NAND-Typs zwei, vier oder mehr in Reihe geschaltete resistive Speicherzellen umfassen. Bei einigen Ausführungsbeispielen können die resistiven Speicherzellen CL1, CL2 und CL3 Phasenänderungsspeicherzellen sein. Das heißt, die erste, die zweite und die dritte resistive Speicherzelle CL1, CL2 und CL3 können jeweils eine erste, eine zweite und eine dritte Phasenänderungsspeicherzelle sein.
  • Die Hauptschaltvorrichtung SW0 kann ein MOS-Transistor sein, der eine Gate-Elektrode, eine Source und eine Drain aufweist. In diesem Fall kann die Source der Hauptschaltvorrichtung SW0 durch eine gemeinsame Source-Leitung CSL an Masse gelegt sein, und die Drain der Hauptschaltvorrichtung SW0 ist mit der ersten Phasenänderungsspeicherzelle CL1 elektrisch verbunden. Ferner kann die Gate-Elektrode der Hauptschaltvorrichtung SW0 als eine Hauptwortleitung WL0 der ersten Kette STR1 von resistiven Speicherzellen eines NAND-Typs funktionieren.
  • Die erste Phasenänderungsspeicherzelle CL1 weist einen ersten, einen zweiten und einen dritten Knoten N1, N2 und N3, einen ersten Heizer oder ein erstes Heizerelement H1, der/das zwischen den ersten und den zweiten Knoten N1 und N2 geschaltet ist, einen ersten variablen Widerstand R1, dessen beide Enden mit dem zweiten bzw. dem dritten Knoten N2 und N3 verbunden sind, und eine erste Schaltvorrichtung SW1 mit einem ersten und einem zweiten Anschluss auf, die mit dem ersten bzw. dem dritten Knoten N1 und N3 verbunden sind. Das heißt, der erste Heizer H1 und der erste variable Widerstand R1 sind miteinander in Reihe geschaltet, und die erste Schaltvorrichtung SW1 ist zu einem ersten Datenspeicherelement, das den ersten Heizer H1 und den ersten variablen Widerstand R1 aufweist, parallel geschaltet. Die erste Schaltvorrichtung SW1 kann ein MOS-Transistor sein, der eine Source, eine Drain und eine Gate-Elektrode hat. In diesem Fall sind die Source und die Drain der ersten Schaltvorrichtung SW1 mit dem ersten bzw. dem dritten Knoten N1 und N3 verbunden, und die Gate-Elektrode der ersten Schaltvorrichtung SW1 funktioniert als eine erste Wortleitung WL1. Ferner ist der erste Knoten N1 der ersten Phasenänderungsspeicherzelle CL1 mit der Drain der Hauptschaltvorrichtung SW0 verbunden.
  • Die zweite Phasenänderungsspeicherzelle CL2 hat ebenfalls eine ähnliche Konfiguration wie die erste Phasenänderungsspeicherzelle CL1. Das heißt, die zweite Phasenänderungsspeicherzelle CL2 weist einen ersten, einen zweiten und einen dritten Knoten N1, N2 und N3, einen zweiten Heizer H2, der zwischen den ersten und den zweiten Knoten N1 und N2 geschaltet ist, einen zweiten variablen Widerstand R2, der zwischen den zweiten und den dritten Knoten N2 und N3 geschaltet ist, und eine zweite Schaltvorrichtung SW2 mit einem ersten und einem zweiten Anschluss auf, die mit dem ersten bzw. dem dritten Knoten N1 und N3 verbunden sind. Die zweite Schaltvorrichtung SW2 kann ein MOS-Transistor sein, der ebenfalls eine Source, eine Drain und eine Gate-Elektrode hat. Die Source und die Drain der zweiten Schaltvorrichtung SW2 sind mit dem ersten bzw. dem dritten Knoten N1 und N3 der zweiten Phasenänderungsspeicherzelle CL2 verbunden, und die Gate-Elektrode der zweiten Schaltvorrichtung SW2 funktioniert als eine zweite Wortleitung WL2. Ferner ist der erste Knoten N1 der zweiten Phasenänderungsspeicherzelle CL2 mit dem dritten Knoten N3 der ersten Phasenänderungsspeicherzelle CL1 verbunden.
  • Die dritte Phasenänderungsspeicherzelle CL3 hat ebenfalls die gleiche Konfiguration wie die erste Phasenänderungsspeicherzelle CL1. Das heißt, die dritte Phasenänderungsspeicherzelle CL3 weist einen ersten, einen zweiten und einen dritten Knoten N1, N2 und N3, einen dritten Heizer H3, der zwischen den ersten und den zweiten Knoten N1 und N2 geschaltet ist, einen dritten variablen Widerstand R3, der zwischen den zweiten und den dritten Knoten N2 und N3 geschaltet ist, und eine dritte Schaltvorrichtung SW3 mit einem ersten und einem zweiten Anschluss auf, die mit dem ersten bzw. dem dritten Knoten N1 und N3 verbunden sind. Die dritte Schaltvorrichtung SW3 kann ein MOS-Transistor sein, der ebenfalls eine Source, eine Drain und eine Gate-Elektrode hat. Die Source und die Drain der dritten Schaltvorrichtung SW3 sind mit dem ersten bzw. dem dritten Knoten N1 und N3 der dritten Phasenänderungsspeicherzelle CL3 verbunden, und die Gate-Elektrode der dritten Schaltvorrichtung SW3 funktioniert als eine dritte Wortleitung WL3. Ferner sind der erste und der dritte Knoten N1 und N3 der dritten Phasenänderungsspeicherzelle CL3 mit dem dritten Knoten N3 der zweiten Phasenänderungsspeicherzelle CL2 bzw. der Bitleitung BL verbunden. Der erste bis dritte variable Widerstand R1 bis R3 können Phasenänderungsmaterialschichten sein.
  • Im Folgenden werden Operationen der ersten und der zweiten Kette STR1 und STR2 von resistiven Speicherzellen eines NAND-Typs beschrieben. Eine „erste Kette“ stellt die erste Kette STR1 von resistiven Speicherzellen eines NAND-Typs dar, und eine „zweite Kette“ stellt die zweite Kette STR2 von resistiven Speicherzellen eines NAND-Typs dar. Ferner stellen eine „erste Zelle“, eine „zweite Zelle“ und eine „dritte Zelle“ jeweils die erste, die zweite und die dritte resistive Speicherzelle CL1, CL2 und CL3 dar.
  • Zuerst wird ein Verfahren zum selektiven Programmieren einer von einer Mehrzahl von Zellen CL1, CL2 und CL3, die die erste und die zweite Kette STR1 und STR2, die in 1 dargestellt sind, bilden, beschrieben. Das Programmierverfahren weist ein Auswählen entweder der ersten oder der zweiten Kette STR1 und STR2, ein Auswählen einer der Mehrzahl von Zellen CL1, CL2 und CL3, die die ausgewählte Kette bilden, und ein Anlegen eines Programmiersignals an die ausgewählte Zelle auf. Die ausgewählte Zelle kann beispielsweise die zweite Zelle CL2 der ersten bis dritten Zellen CL1 bis CL3 sein, die die erste Kette STR1 bilden. In diesem Fall kann das Programmierverfahren ein Auswählen der ersten Kette STR1, ein Auswählen einer zweiten Zelle CL2 der ersten Kette STR1 und ein Anlegen eines Programmiersignals an die ausgewählte zweite Zelle CL2 aufweisen.
  • Die erste Kette STR1 kann durch Einschalten der Hauptschaltvorrichtung SW0 ausgewählt werden, und die zweite Zelle CL2 der ersten Kette STR1 kann durch Ausschalten der zweiten Schaltvorrichtung SW2, die in der ersten Kette STR1 enthalten ist, ausgewählt werden. Während die zweite Zelle CL2 der ersten Kette STR1 ausgewählt ist, kann die zweite Kette STR2 durch Ausschalten der Hauptschaltvorrichtung SW0 der zweiten Kette STR2 unausgewählt bleiben, und die erste und die dritte Zelle CL1 und CL3 der ersten Kette STR1 können durch Einschalten der ersten und der dritten Schaltvorrichtung SW1 und SW3, die in der ersten Kette STR1 enthalten sind, unausgewählt bleiben. Ferner kann das Programmiersignal durch Anlegen eines Programmierstroms IP an die Bitleitung BL, die mit der ausgewählten Kette, d. h. der ersten Kette STR1, verbunden ist, angelegt werden.
  • In dem Programmiermodus fließt der Programmierstrom IP, wie in 1 gezeigt, durch die dritte Schaltvorrichtung SW3, den zweiten variablen Widerstand R2, einen zweiten Heizer H2, die erste Schaltvorrichtung SW1 und die Hauptschaltvorrichtung SW0, die die erste Kette STR1 definieren, zu einem Masseanschluss. Das heißt, der Programmierstrom Ip fließt lediglich durch den zweiten variablen Widerstand R2 und den zweiten Heizer H2 der ausgewählten zweiten Zelle CL2 der ersten bis dritten Zellen CL1 bis CL3 der ersten Kette STR1 zu dem Masseanschluss. Demgemäß erzeugt der zweite Heizer H2 eine Joulesche Wärme, während der Programmierstrom IP fließt, und die Joulesche Wärme kann bewirken, dass der ausgewählte zweite variable Widerstand R2 geändert wird, um einen ersten Widerstand oder einen zweiten Widerstand, der höher als der erste Widerstand ist, zu haben.
  • Im Folgenden wird ein Verfahren zum selektiven Lesen von Daten, die in der zweiten Zelle CL2 der ersten Kette STR1, die in 1 dargestellt ist, gespeichert sind, beschrieben. Das Leseverfahren kann ein Auswählen der ersten Kette STR1, ein Auswählen der zweiten Zelle CL2 der ersten Kette STR1 und ein Anlegen eines Lesesignals an die ausgewählte zweite Zelle CL2 aufweisen.
  • Die erste Kette STR1 und die zweite Zelle CL2 der ersten Kette STR1 können unter Verwendung des gleichen Verfahrens, das bei dem Programmiermodus beschrieben ist, ausgewählt werden. Ferner kann das Lesesignal durch Anlegen einer Lesespannung an die Bitleitung BL, die mit der ausgewählten Kette, d. h. der ersten Kette STR1, verbunden ist, geliefert werden.
  • Wenn die Lesespannung an die ausgewählte Bitleitung BL angelegt wird, kann die Spannung, die in die ausgewählte Bitleitung BL induziert wird (oder der Strom, der durch die ausgewählte Bitleitung BL fließt), von dem elektrischen Widerstand eines variablen Widerstands der ausgewählten Zelle (d. h. des zweiten variablen Widerstands R2 der zweiten Zelle CL2 der ersten Kette STR1) abhängen. Daher erfasst ein Leseverstärker (nicht gezeigt) die Spannung, die in die ausgewählte Bitleitung BL induziert wird (oder den Strom, der durch die ausgewählte Bitleitung BL fließt), und die Daten, die in der ausgewählten Zelle gespeichert sind, können gelesen werden.
  • Während des im Vorhergehenden beschriebenen Lesemodus sollte der Lesestrom, der durch den variablen Widerstand und den Heizer der ausgewählten Zelle fließt, kleiner als der Programmierstrom IP sein, um zu verhindern, dass die ausgewählte Zelle programmiert wird.
  • 2 ist ein Äquivalenzschaltungsdiagramm, das einen Teil eines Zell-Array-Blocks eines resistiven Speichers gemäß anderen Ausführungsbeispielen der vorliegenden Erfindung darstellt.
  • Bezug nehmend auf 2 sind eine erste und eine zweite Kette STR1' und STR2' von resistiven Speicherzellen eines NAND-Typs vorgesehen, und die erste und die zweite Kette STR1' und STR2' von resistiven Speicherzellen eines NAND-Typs verwenden gemeinsam eine Bitleitung BL', wie bei dem unter Bezugnahme auf 1 beschriebenen Ausführungsbeispiel. Das heißt, die erste und die zweite Kette STR1' und STR2' von resistiven Speicherzellen eines NAND-Typs sind verbunden. Wie in 2 dargestellt, hat die erste Kette STR1' von resistiven Speicherzellen eines NAND-Typs die gleiche Konfiguration wie die zweite Kette STR2' von resistiven Speicherzellen eines NAND-Typs. Sowohl die erste als auch die zweite Kette STR1' und STR2' von resistiven Speicherzellen eines NAND-Typs haben eine ähnliche Konfiguration wie die unter Bezugnahme auf 1 beschriebene erste oder zweite Kette STR1 oder STR2 von resistiven Speicherzellen eines NAND-Typs. Das heißt, sowohl die erste als auch die zweite Kette STR1' und STR2' von resistiven Speicherzellen eines NAND-Typs weisen eine Mehrzahl von resistiven Speicherzellen CL1', CL2' und CL3' und eine Hauptschaltvorrichtung SW0' auf, die mit der Bitleitung BL' in Reihe geschaltet sind.
  • Bei dem Ausführungsbeispiel von 2 unterscheiden sich die resistiven Speicherzellen CL1', CL2' und CL3' von denselben von 1. Das heißt, die erste resistive Speicherzelle CL1' gemäß dem vorliegenden Ausführungsbeispiel weist einen ersten variablen Widerstand R1' und eine erste Schaltvorrichtung SW1' auf, die zueinander parallel geschaltet sind, wie in 2 dargestellt ist. Die zweite und die dritte resistive Speicherzelle CL2' und CL3' haben die gleiche Konfiguration wie die erste resistive Speicherzelle CL1'. Mit anderen Worten, die zweite resistive Speicherzelle CL2' weist ebenfalls einen zweiten variablen Widerstand R2' und eine zweite Schaltvorrichtung SW2' auf, die zueinander parallel geschaltet sind, und die dritte resistive Speicherzelle CL3' weist einen dritten variablen Widerstand R3' und eine dritte Schaltvorrichtung SW3' auf, die ebenfalls zueinander parallel geschaltet sind.
  • Bei dem Ausführungsbeispiel von 2 können die resistiven Speicherzellen CL1', CL2' und CL3' resistive Direktzugriffsspeicher- (RRAM-) Zellen oder magnetische Direktzugriffsspeicher- (MRAM-) Zellen sein. Das heißt, die erste, die zweite und die dritte resistive Speicherzelle CL1', CL2' und CL3' können jeweils eine erste, eine zweite und eine dritte RRAM-Zelle oder eine erste, eine zweite und eine dritte MRAM-Zelle sein.
  • Die erste und die zweite Kette STR1' und STR2' von resistiven Speicherzellen eines NAND-Typs können unter Verwendung der gleichen Programmier- und Leseverfahren wie die unter Bezugnahme auf 1 beschriebenen angesteuert werden. Bei dem Ausführungsbeispiel von 2 können bei dem Fall, bei dem die resistiven Speicherzellen CL1', CL2' und CL3' MRAM-Zellen sind, die MRAM-Zellen keine Digitleitung aufweisen. MRAM-Zellen der Ketten von MRAM-Zellen eines NAND-Typs gemäß dem vorliegenden exemplarischen Ausführungsbeispiel können daher unter Verwendung einer Spininjektionseinrichtung, beispielsweise wie in dem US-Patent Nr. 7,164,598 offenbart, programmiert werden.
  • 3 ist eine Querschnittsansicht einer Kette von resistiven Speicherzellen eines NAND-Typs mit dem Äquivalenzschaltungsdiagramm wie in 1 gezeigt.
  • Bezug nehmend auf 3 ist in einer vorbestimmten Region eines Halbleitersubstrats 1 eine Trennschicht 3 vorgesehen, um eine aktive Region 3a zu definieren. In der aktiven Region 3a sind eine Haupt-Source-Region 9s und eine Haupt-Drain-Region 9d angeordnet, und auf einer Kanalregion zwischen der Haupt-Source 9s und die Haupt-Drain 9d ist eine Haupt-Gate-Elektrode 7a angeordnet. Die Haupt-Gate-Elektrode 7a ist durch eine Gate-Isolierschicht 5 von der Kanalregion isoliert. Die Haupt-Gate-Elektrode 7a kann sich erstrecken, um die aktive Region 3a zu kreuzen (d. h. im Wesentlichen senkrecht zu derselben), und kann als eine Hauptwortleitung (die WL0 von 1 entspricht) funktionieren. Über der aktiven Region 3a kann benachbart zu der Haupt-Source 9s eine andere Haupt-Gate-Elektrode 7b angeordnet sein. Das heißt, die Haupt-Source 9s kann in der aktiven Region zwischen den Haupt-Gate-Elektroden 7a und 7b angeordnet sein. Die Haupt-Gate-Elektrode 7a, die Haupt-Source 9s und die Haupt-Drain 9d definieren eine Hauptschaltvorrichtung (die SW0 von 1 entspricht).
  • An der Hauptschaltvorrichtung 9s, 9d und 7a und der Trennschicht 3 ist eine untere Isolierschicht 11 gebildet. In der unteren Isolierschicht 11 können eine gemeinsame Source-Leitung 13s und eine Drain-Kontaktstelle 13d vorgesehen sein. Die gemeinsame Source-Leitung 13s kann parallel zu der Hauptwortleitung 7a angeordnet sein. Die gemeinsame Source-Leitung 13s und die Drain-Kontaktstelle 13d sind durch ein Source-Kontaktloch 11s und ein Drain-Kontaktloch 11d, die durch die untere Isolierschicht 11 gehen, jeweils mit der Haupt-Source 9s und der Haupt-Drain 9d elektrisch verbunden.
  • Auf der gemeinsamen Source-Leitung 13s, der Drain-Kontaktstelle 13d und der unteren Isolierschicht 11 ist eine erste Isolierschicht 15 angeordnet, und in der ersten Isolierschicht 15 ist eine erste Schaltvorrichtung SW1 angeordnet. Die erste Schaltvorrichtung SW1 weist eine erste Körperstruktur 17b auf, die sich durch die erste Isolierschicht 15 und eine erste Gate-Elektrode 23, die die erste Körperstruktur 17b umgibt, erstreckt. Die erste Körperstruktur 17b weist eine erste Source 17s, einen ersten Kanal 17c und eine erste Drain 17d auf, die nacheinander vertikal gestapelt sind. Die erste Gate-Elektrode 23 befindet sich an Seitenwänden des ersten Kanals 17c, und der erste Kanal 17c ist mit der Drain-Kontaktstelle 13d elektrisch verbunden. Die erste Schaltvorrichtung SW1 kann folglich ein MOS-Transistor eines vertikalen Typs sein. Die erste Gate-Elektrode 23 erstreckt sich parallel zu der Hauptwortleitung 7a und funktioniert als eine erste Wortleitung (WL1 von 1).
  • In der ersten Isolierschicht 15 ist benachbart zu der ersten Schaltvorrichtung SW1 eine erste untere Elektrode 27 (die dem ersten Heizer H1 von 1 entspricht) angeordnet. Die erste untere Elektrode 27 ist mit der Drain-Kontaktstelle 13d elektrisch verbunden. An einer oberen Oberfläche der ersten unteren Elektrode 27 und einer oberen Oberfläche der ersten Drain 17d ist eine erste Phasenänderungsmaterialstruktur 29 (die dem ersten variablen Widerstand R1 von 1 entspricht) gebildet, und auf der ersten Phasenänderungsmaterialstruktur 29 ist eine erste obere Elektrode 31 gestapelt. Die erste untere Elektrode 27, die erste Phasenänderungsmaterialstruktur 29 und die erste obere Elektrode 31 definieren ein erstes Datenspeicherelement. Die erste Phasenänderungsmaterialstruktur 29 zeigt allgemein einen anfänglichen kristallinen Zustand, ist jedoch konfiguriert, um ansprechend auf eine an dieselbe angelegte Wärme einen Übergang zu einem amorphen Zustand durchzuführen. Die erste Schaltvorrichtung SW1 und das erste Datenspeicherelement 27, 29 und und 31 definieren eine erste resistive Speicherzelle (die CL1 von 1 entspricht), d. h. eine erste Phasenänderungsspeicherzelle.
  • An der ersten oberen Elektrode 31 und der ersten Isolierschicht 15 ist eine zweite Isolierschicht 33 vorgesehen. In der zweiten Isolierschicht 33 ist eine zweite Schaltvorrichtung SW2 mit der gleichen Konfiguration wie die erste Schaltvorrichtung SW1 angeordnet. Das heißt, die zweite Schaltvorrichtung SW2 weist eine zweite Körperstruktur 35b auf, die sich durch die zweite Isolierschicht 33 erstreckt, um in Kontakt mit der ersten oberen Elektrode 31 und einer zweiten Gate-Elektrode 37 an Seitenwänden der zweiten Körperstruktur 35b zu sein. Die zweite Körperstruktur 35b weist eine zweite Source 35s, einen zweiten Kanal 35c und eine zweite Drain 35d auf, die aufeinander folgend gestapelt sind. Die zweite Gate-Elektrode 37 kann sich parallel zu der ersten Gate-Elektrode 23 erstrecken und als eine zweite Wortleitung (die WL2 von 1 entspricht) funktionieren.
  • Ein zweites Datenspeicherelement ist angeordnet, um der zweiten Schaltvorrichtung SW2 benachbart zu sein. Das zweite Datenspeicherelement kann die gleiche Konfiguration wie das erste Datenspeicherelement haben. Das heißt, das zweite Datenspeicherelement kann eine zweite untere Elektrode 39 (die dem zweiten Heizer H2 von 1 entspricht), die sich durch die zweite Isolierschicht 33 erstreckt, um mit der ersten oberen Elektrode 31 elektrisch verbunden zu sein, eine zweite Phasenänderungsmaterialstruktur 41 (die dem zweiten variablen Widerstand R2 von 1 entspricht) an der zweiten unteren Elektrode 39 und der zweiten Drain 35d und eine zweite obere Elektrode 43 an der zweiten Phasenänderungsmaterialstruktur 41 aufweisen. Die zweite Phasenänderungsmaterialstruktur 41 hat ebenfalls einen anfänglichen kristallinen Zustand. Die zweite Schaltvorrichtung SW2 und das zweite Datenspeicherelement 39, 41 und 43 definieren eine zweite resistive Speicherzelle (die CL2 von 1 entspricht), d. h. eine zweite Phasenänderungsspeicherzelle.
  • An der zweiten oberen Elektrode 43 und der zweiten Isolierschicht 33 ist eine dritte Isolierschicht 45 vorgesehen. In der dritten Isolierschicht 45 ist eine dritte Schaltvorrichtung SW3 mit der gleichen Konfiguration wie die erste Schaltvorrichtung SW1 angeordnet. Das heißt, die dritte Schaltvorrichtung SW3 weist eine dritte Körperstruktur 47b auf, die sich durch die dritte Isolierschicht 45 erstreckt, um in Kontakt mit der zweiten oberen Elektrode 43 und einer dritten Gate-Elektrode 49 an Seitenwänden der dritten Körperstruktur 47b zu sein. Die dritte Körperstruktur 47b weist eine dritte Source 47s, einen dritten Kanal 47c und eine dritte Drain 47d auf, die aufeinander folgend gestapelt sind. Die dritte Gate-Elektrode 49 kann sich parallel zu der ersten Wortleitung 23 erstrecken und kann als eine dritte Wortleitung (die WL3 von 1 entspricht) funktionieren.
  • Ein drittes Datenspeicherelement ist angeordnet, um der dritten Schaltvorrichtung SW3 benachbart zu sein. Das dritte Datenspeicherelement kann die gleiche Konfiguration wie das erste Datenspeicherelement haben. Das heißt, das dritte Datenspeicherelement kann eine dritte untere Elektrode 51 (die dem dritten Heizer H3 von 1 entspricht), die sich durch die dritte Isolierschicht 45 erstreckt, um mit der zweiten oberen Elektrode 43 elektrisch verbunden zu sein, eine dritte Phasenänderungsmaterialstruktur 53 (die dem dritten resistiven Material R3 von 1 entspricht) an der dritten unteren Elektrode 51 und der dritten Drain 47d und eine dritte obere Elektrode 55 an der dritten Phasenänderungsmaterialstruktur 53 aufweisen. Die dritte Phasenänderungsmaterialstruktur 53 hat ebenfalls einen anfänglichen kristallinen Zustand. Die dritte Schaltvorrichtung SW3 und das dritte Datenspeicherelement 51, 53 und 55 definieren eine dritte resistive Speicherzelle (die CL3 von 1 entspricht), d. h. eine dritte Phasenänderungsspeicherzelle.
  • Auf der dritten oberen Elektrode 55 und der dritten Isolierschicht 45 ist eine obere Isolierschicht 57 angeordnet, und auf der oberen Isolierschicht 57 ist eine Bitleitung 61 (die BL von 1 entspricht) angeordnet. Die Bitleitung 61 kann durch einen Bitleitungskontaktstöpsel 59, der sich durch die obere Isolierschicht 57 erstreckt, mit der dritten oberen Elektrode 55 elektrisch verbunden sein. Die Bitleitung 61 kann angeordnet sein, um die Hauptwortleitung 7a zu kreuzen.
  • Die Kette von resistiven Speicherzellen eines NAND-Typs gemäß dem Ausführungsbeispiel von 3 weist folglich eine Hauptschaltvorrichtung, die an einem Halbleitersubstrat 1 gebildet ist, eine Mehrzahl von resistiven Speicherzellen, die auf der Hauptschaltvorrichtung aufeinander folgend gestapelt sind, derart, dass sich die obere Elektrode einer ersten der Mehrzahl von resistiven Speicherzellen an der unteren Elektrode und der Körperstruktur einer nächsten der Mehrzahl von resistiven Speicherzellen befindet, und eine Bitleitung auf, die mit einer letzten der Mehrzahl von resistiven Speicherzellen elektrisch verbunden ist. Die Hauptschaltvorrichtung ist mit der ersten der Mehrzahl von resistiven Speicherzellen elektrisch verbunden, und die Mehrzahl von gestapelten resistiven Speicherzellen ist miteinander in Reihe geschaltet.
  • Eine der ersten bis dritten resistiven Speicherzellen, die in 3 dargestellt sind, kann unter Verwendung des gleichen Verfahrens wie im Vorhergehenden unter Bezugnahme auf 1 beschrieben selektiv programmiert oder gelesen werden. Operationen der Kette von resistiven Speicherzellen eines NAND-Typs gemäß dem Ausführungsbeispiel von 3 werden daher nicht weiter beschrieben.
  • Wenn die erste resistive Speicherzelle selektiv programmiert wird, wird bei einer Grenzfläche zwischen der ersten Phasenänderungsmaterialstruktur 29 und der ersten unteren Elektrode 27 eine Joulesche Wärme erzeugt, so dass die erste Phasenänderungsmaterialstruktur 29 (d. h. eine einer oberen Oberfläche der ersten unteren Elektrode 27 benachbarte erste Phasenänderungsregion 29v) zumindest teilweise zu einem kristallinen Zustand oder einem amorphen Zustand geändert werden kann. Demgemäß kann die erste Phasenänderungsmaterialstruktur 29 abhängig davon, ob die Struktur 29 in dem kristallinen Zustand oder dem amorphen Zustand ist, Übergänge zwischen einem ersten Widerstand und einem zweiten Widerstand, der höher als der erste Widerstand ist, durchführen. Ähnlich kann, wenn die zweite resistive Speicherzelle selektiv programmiert wird, die zweite Phasenänderungsmaterialstruktur 41 (d. h. eine einer oberen Oberfläche der zweiten unteren Elektrode 39 benachbarte zweite Phasenänderungsregion 41v) zumindest teilweise zu einem kristallinen Zustand oder einem amorphen Zustand geändert werden, und wenn die dritte resistive Speicherzelle selektiv programmiert wird, kann die dritte Phasenänderungsmaterialstruktur 53 (d. h. eine einer oberen Oberfläche der dritten unteren Elektrode 51 benachbarte dritte Phasenänderungsregion 53v) zumindest teilweise zu einem kristallinen Zustand oder einem amorphen Zustand geändert werden.
  • 4 ist eine Querschnittsansicht einer anderen Kette von resistiven Speicherzellen eines NAND-Typs mit dem Äquivalenzschaltungsdiagramm wie in 1 gezeigt. Das Ausführungsbeispiel von 4 unterscheidet sich von demselben von 3 hinsichtlich des Typs eines Datenspeicherelements.
  • Bezug nehmend auf 4 sind an einem Halbleitersubstrat 1 eine Hauptschaltvorrichtung 7a, 9s und 9d, eine untere Isolierschicht 11, eine Drain-Kontaktstelle 13d und eine gemeinsame Source-Leitung 13s vorgesehen, die sich in der gleichen Konfiguration wie in 3 dargestellt befinden. Auf der unteren Isolierschicht 11, der Drain-Kontaktstelle 13d und der gemeinsamen Source-Leitung 13s ist eine erste Isolierschicht 15 angeordnet, und in der ersten Isolierschicht 15 ist eine erste Schaltvorrichtung SW1 in der gleichen Konfiguration wie die in 3 dargestellte angeordnet. Die Drain-Kontaktstelle 13d ist durch ein erstes Loch 101, das durch die erste Isolierschicht 15 geht, freigelegt, und in dem ersten Loch 101 ist eine erste untere Elektrode 103 (die dem ersten Heizer H1 von 1 entspricht) angeordnet. Die erste untere Elektrode 103 kann ausgenommen sein, um eine obere Oberfläche, die niedriger als dieselbe der ersten Isolierschicht 15 ist, zu haben. Das erste Loch 101 der ersten unteren Elektrode 103 kann mit einer ersten Phasenänderungsmaterialstruktur 107 (die einem ersten variablen Widerstand R1 von 1 entspricht) gefüllt sein. Zusätzlich kann zwischen eine Seitenwand der ersten Phasenänderungsmaterialstruktur 107 und die erste Isolierschicht 15 ein erster Isolierabstandshalter 105 gebracht sein. Das heißt, bei dem Ausführungsbeispiel von 4 kann die erste Phasenänderungsmaterialstruktur 107 mit der ersten unteren Elektrode 103 selbstausgerichtet sein. Mit anderen Worten, die erste Phasenänderungsmaterialstruktur 107 kann eine Form haben, die durch den Abstandshalter 105 an Seitenwänden des ersten Lochs 101 definiert ist. An der ersten Phasenänderungsmaterialstruktur 107 und der ersten Drain 17d ist eine erste obere Elektrode 109 gebildet. Die erste untere Elektrode 103, die erste Phasenänderungsmaterialstruktur 107 und die erste obere Elektrode 109 definieren ein erstes Datenspeicherelement. Die erste Schaltvorrichtung SW1 und das erste Datenspeicherelement 103, 107 und 109 definieren eine erste resistive Speicherzelle (die CL1 von 1 entspricht), d. h. eine erste Phasenänderungsspeicherzelle.
  • Wie in 4 dargestellt, kann die erste obere Elektrode 109 in Kontakt mit einer oberen Oberfläche der ersten Drain 17d sein. Demgemäß kann, verglichen mit dem Ausführungsbeispiel von 3, ein parasitärer elektrischer Widerstand zwischen der ersten oberen Elektrode 109 und der ersten Schaltvorrichtung SW1 beträchtlich reduziert werden. Insbesondere erstreckt sich, während sich bei dem exemplarischen Ausführungsbeispiel von 3 die erste Phasenänderungsmaterialstruktur 29 zwischen der ersten oberen Elektrode 31 und der ersten Schaltvorrichtung SW1 erstreckt, bei dem Ausführungsbeispiel von 4 zwischen der ersten oberen Elektrode 109 und der ersten Schaltvorrichtung SW1 keine solche resistive Materialschicht.
  • Auf der ersten Isolierschicht 15 und der ersten oberen Elektrode 109 ist eine zweite Isolierschicht 111 angeordnet. In der zweiten Isolierschicht 111 ist eine zweite Schaltvorrichtung SW2 mit der gleichen Konfiguration wie die in 3 dargestellte angeordnet. Ferner ist in der zweiten Isolierschicht 111 ein zweites Datenspeicherelement mit der gleichen Konfiguration wie das erste Datenspeicherelement 103, 107 und 109 angeordnet. Das heißt, das zweite Datenspeicherelement kann eine zweite untere Elektrode 115 (die dem zweiten Heizer H2 von 1 entspricht), die durch die zweite Isolierschicht 111 geht und mit der ersten oberen Elektrode 109 elektrisch verbunden ist, eine zweite Phasenänderungsmaterialstruktur 119 an der zweiten unteren Elektrode 115 (die dem zweiten variablen Material R2 von 1 entspricht) und eine zweite obere Elektrode 121 an der zweiten Phasenänderungsmaterialstruktur 119 und der zweiten Drain 35d aufweisen. Zwischen eine Seitenwand der zweiten Phasenänderungsmaterialstruktur 119 und die zweite Isolierschicht 111 kann ein zweiter Isolierabstandshalter 117 gebracht sein. Wie in 4 dargestellt, kann die zweite obere Elektrode 121 in direktem Kontakt mit einer oberen Oberfläche der zweiten oberen Drain 35d sein. Die zweite Schaltvorrichtung SW2 und das zweite Datenspeicherelement 115, 119 und 121 definieren eine zweite resistive Speicherzelle (die CL2 von 1 entspricht), d. h. eine zweite Phasenänderungsspeicherzelle.
  • Auf der zweiten Isolierschicht 111 und der zweiten oberen Elektrode 121 ist eine dritte Isolierschicht 123 angeordnet, und in der dritten Isolierschicht 123 ist eine dritte Schaltvorrichtung SW3 mit der gleichen Konfiguration wie die in 3 dargestellte angeordnet. Ferner ist in der dritten Isolierschicht 123 ein drittes Datenspeicherelement mit der gleichen Konfiguration wie das erste Datenspeicherelement 103, 107 und 109 angeordnet. Das heißt, das dritte Datenspeicherelement kann eine dritte untere Elektrode 127 (die dem dritten Heizer H3 von 1 entspricht), die durch die dritte Isolierschicht 123 geht und mit der zweiten oberen Elektrode 121 elektrisch verbunden ist, eine dritte Phasenänderungsmaterialstruktur 131 an der dritten unteren Elektrode 127 (die dem dritten variablen Widerstand R3 von 1 entspricht) und eine dritte obere Elektrode 133 an der dritten Phasenänderungsmaterialstruktur 131 und der dritten Drain 47d aufweisen. Zwischen eine Seitenwand der dritten Phasenänderungsmaterialstruktur 131 und die dritte Isolierschicht 123 kann ein dritter Isolierabstandshalter 129 gebracht sein. Wie in 4 dargestellt, kann die dritte obere Elektrode 133 in direktem Kontakt mit einer oberen Oberfläche der dritten Drain 47d sein. Die dritte Schaltvorrichtung SW3 und das dritte Datenspeicherelement 127, 131 und 133 definieren eine dritte resistive Speicherzelle (die CL3 von 1 entspricht), d. h. eine dritte Phasenänderungsspeicherzelle.
  • Auf der dritten oberen Elektrode 133 und der dritten Isolierschicht 123 ist eine obere Isolierschicht 135 angeordnet, und auf der oberen Isolierschicht 135 ist eine Bitleitung 139 (die BL von 1 entspricht) angeordnet. Die Bitleitung 139 kann durch einen Bitleitungskontaktstöpsel 137, der durch die obere Isolierschicht 135 geht, mit der dritten oberen Elektrode 133 elektrisch verbunden sein. Die Bitleitung 139 kann angeordnet sein, um die Hauptwortleitung 7a zu kreuzen.
  • Die erste bis dritte resistive Speicherzelle, die in 4 dargestellt sind, können unter Verwendung der gleichen Verfahren, die unter Bezugnahme auf 1 beschrieben sind, selektiv programmiert oder gelesen werden. Weitere Operationen der Kette von resistiven Speicherzellen eines NAND-Typs gemäß dem Ausführungsbeispiel von 4 werden daher im Folgenden nicht weiter beschrieben.
  • Gemäß dem Ausführungsbeispiel von 4 können die erste bis dritte obere Elektrode 109, 121 und 133 jeweils in direktem Kontakt mit der ersten bis dritten Drain 17d, 35d und 47d sein, wie im Vorhergehenden beschrieben ist. Demgemäß kann, verglichen mit dem exemplarischen Ausführungsbeispiel von 3, ein parasitärer elektrischer Widerstand zwischen den oberen Elektroden 109, 121 und 133 und den Schaltvorrichtungen SW1, SW2 und SW3 beträchtlich reduziert werden. Wenn der parasitäre Widerstand reduziert wird, kann ein Strom, der durch eine nicht ausgewählte Schaltvorrichtung einer resistiven Speicherzelle fließt, erhöht werden, und dies kann in einem Unterdrücken eines Weichprogrammierens eines Datenspeicherelements der nicht ausgewählten resistiven Speicherzelle resultieren. Zusätzlich kann, wenn der parasitäre elektrische Widerstand reduziert wird, ein Lesespielraum des Leseverstärkers erhöht werden.
  • 5 ist eine Querschnittsansicht noch einer anderen Kette von resistiven Speicherzellen eines NAND-Typs mit dem Äquivalenzschaltungsdiagramm von 2. Das Ausführungsbeispiel von 5 unterscheidet sich von dem Ausführungsbeispiel von 4 hinsichtlich des Typs eines Datenspeicherelements. Das heißt, gemäß dem Ausführungsbeispiel von 5 ist anstelle der ersten unteren Elektrode 103, der ersten Phasenänderungsmaterialstruktur 107 und des ersten Isolierabstandshalters 105 von 4 ein erster variabler Widerstand 151 vorgesehen, und anstelle der zweiten unteren Elektrode 115, der zweiten Phasenänderungsmaterialstruktur 119 und des zweiten Isolierabstandshalters 117 von 4 ist ein zweiter variabler Widerstand 153 vorgesehen. Ähnlich ist anstelle der dritten unteren Elektrode 127, der dritten Phasenänderungsmaterialstruktur 131 und des dritten Isolierabstandshalters 129 von 4 ein dritter variabler Widerstand 155 vorgesehen. Der erste, der zweite und der dritte variable Widerstand 151, 153 und 155 sind folglich zu der ersten bis dritten Schaltvorrichtung SW1 bis SW3 jeweils parallel geschaltet.
  • Sowohl der erste, der zweite als auch der dritte variable Widerstand 151, 153 und 155 können einen variablen Widerstand aufweisen, der für eine RRAM-Zelle verwendet wird, z. B. eine PCMO-Schicht oder eine Übergangsmetalloxidschicht. Im Gegensatz dazu können der erste, der zweite und der dritte variable Widerstand 151, 153 und 155 jeweilige Magnet-Tunnel-Übergangs- (engl.: magnetic tunnel junction; MTJ) Aufbauten sein, die für eine MRAM-Zelle verwendet werden. Das heißt, der erste, der zweite und der dritte variable Widerstand 151, 153 und 155 können jeweils eine festgehaltene Schicht, eine Tunnelisolierschicht und eine freie Schicht aufweisen, die aufeinander folgend gestapelt sind.
  • Im Folgenden werden Verfahren zum Fertigen einer Kette von resistiven Speicherzellen eines NAND-Typs gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung beschrieben.
  • 6A bis 13A sind Draufsichten, die Verfahren zum Fertigen der in 3 dargestellten Kette von resistiven Speicherzellen eines NAND-Typs darstellen, und 6B bis 13B sind Querschnittsansichten, die jeweils 6A bis 13A entsprechen.
  • Bezug nehmend auf 6A und 6B wird in einer vorbestimmten Region eines Substrats 1 eine Trennschicht 3 gebildet, um eine aktive Region 3a zu definieren. An der aktiven Region wird eine Gate-Isolierschicht 5 gebildet, und an dem Substrat, das die Gate-Isolierschicht 5 hat, wird eine leitfähige Gate-Schicht gebildet. Die leitfähige Gate-Schicht wird strukturiert, um Haupt-Gate-Elektroden 7a und 7b zu bilden, die die aktive Region 3a kreuzen. In die aktive Region 3a werden unter Verwendung der Haupt-Gate-Elektroden 7a und 7b und der Trennschicht 3 als Ionenimplantationsmasken Störstellenionen implantiert, um eine Haupt-Source-Region 9s und eine Haupt-Drain-Region 9d zu bilden. Die Haupt-Gate-Elektrode 7a, die Haupt-Source 9s und die Haupt-Drain 9d definieren eine Hauptschaltvorrichtung (SW0 von 1).
  • An dem Substrat, das die Hauptschaltvorrichtung 7a, 9s und 9d hat, wird eine untere Isolierschicht 11 gebildet. In/an der unteren Isolierschicht 11 werden unter Verwendung wohl bekannter Verfahren eine gemeinsame Source-Leitung 13s und eine Drain-Kontaktstelle 13d gebildet. Die gemeinsame Source-Leitung 13s wird gebildet, um durch ein Source-Kontaktloch 11s, das durch die untere Isolierschicht 11 geht, in Kontakt mit der Haupt-Source 9s zu sein, und die Drain-Kontaktstelle 13d wird gebildet, um durch ein Drain-Kontaktloch 11d, das durch die untere Isolierschicht 11 geht, in Kontakt mit der Haupt-Drain 9d zu sein. Die Haupt-Gate-Elektrode 7a und die gemeinsame Source-Leitung 13s können die aktive Region 3a kreuzend gebildet werden, wie in 6A dargestellt ist.
  • Bezug nehmend auf 7A und 7B wird an dem Substrat, das die gemeinsame Source-Leitung 13s und die Drain-Kontaktstelle 13d hat, eine erste Isolierschicht 15 gebildet, und die erste Isolierschicht 15 wird strukturiert, um ein erstes Körperloch 15a zu bilden, das eine erste Region der Drain-Kontaktstelle 13d freilegt. Dann wird in dem ersten Körperloch 15a und an der ersten Isolierschicht 15 eine Halbleiterschicht, wie eine Siliziumschicht, gebildet, und die Halbleiterschicht wird planarisiert, um eine obere Oberfläche der ersten Isolierschicht 15 freizulegen. Als ein Resultat kann in dem ersten Körperloch 15a eine Halbleiterstruktur gebildet werden. Die Halbleiterstruktur wird strukturiert, um in dem ersten Körperloch 15a eine ausgenommene Halbleiterstruktur 17a zu bilden. Wie in 7B dargestellt, kann die ausgenommene Halbleiterstruktur 17a eine obere Oberfläche, die niedriger als dieselbe der ersten Isolierschicht 15 ist, haben.
  • Bezug nehmend auf 8A und 8B werden in die ausgenommene Halbleiterstruktur 17a Störstellenionen implantiert, um eine erste Source 17s, einen ersten Kanal 17c und eine erste Drain 17d zu bilden, die aufeinander folgend gestapelt sind. Die erste Source 17s, der erste Kanal 17c und die erste Drain 17d definieren eine erste Körperstruktur 17b. Dann wird an der ersten Körperstruktur 17b in dem ersten Körperloch 15a eine erste Körperdeckstruktur 19 gebildet. Die erste Körperdeckstruktur 19 kann aus einer Materialschicht gebildet werden, die eine Ätzselektivität hinsichtlich der ersten Isolierschicht 15 hat. Wenn beispielsweise die erste Isolierschicht 15 aus einer Siliziumoxidschicht gebildet wird, kann die erste Körperdeckstruktur 19 aus einer Isolierschicht, wie einer Siliziumnitridschicht oder einer Siliziumoxynitridschicht, gebildet werden.
  • Bezug nehmend auf 9A und 9B wird die erste Isolierschicht 15 strukturiert, um eine erste Rinne 15b zu bilden, die Seitenwände der ersten Körperstruktur 17b und der ersten Körperdeckstruktur 19 freilegt. Wie in 9A dargestellt, kann die erste Rinne 15b sich parallel zu der gemeinsamen Source-Leitung 13s erstreckend gebildet werden. Die erste Rinne 15b kann ferner gebildet werden, um mindestens Seitenwände des ersten Kanals 17c freizulegen. Das heißt, bei einigen Ausführungsbeispielen kann die erste Rinne 15b derart gebildet werden, dass die Drain-Kontaktstelle 13d, die der ersten Source 17s benachbart ist, nicht freigelegt wird. Im Gegensatz dazu kann bei anderen Ausführungsbeispielen die erste Rinne 15b gebildet werden, um die Drain-Kontaktstelle 13d, die der ersten Source 17s benachbart ist, freizulegen. In diesem Fall kann die erste Rinne 15b Seitenwände der ersten Source 17s, des ersten Kanals 17c, der ersten Drain 17d und der ersten Körperdeckstruktur 19 freilegen.
  • An dem Substrat und in der ersten Rinne 15b wird eine erste Gate-Isolierschicht 21 gebildet. Die erste Gate-Isolierschicht 21 kann unter Verwendung von wohl bekannten Abscheidungsverfahren, wie einem chemischen Gasphasenabscheidungs- (engl.: chemical vapor deposition; CVD) Verfahren, einem Verfahren zum Abscheiden einer atomaren Schicht (engl.: atomic layer deposition; ALD) und/oder einem thermischen Oxidationsverfahren, gebildet werden. Die erste Gate-Isolierschicht 21 kann an einer freigelegten Region der Drain-Kontaktstelle 13d und/oder an den Seitenwänden der ersten Körperstruktur 17b selektiv gebildet werden.
  • An der ersten Gate-Isolierschicht 21 wird eine leitfähige Gate-Schicht gebildet, und die leitfähige Gate-Schicht wird planarisiert, um in der ersten Rinne 15b eine erste Gate-Elektrode 23 zu bilden. Die erste Gate-Elektrode 23 kann ausgenommen werden, um eine obere Oberfläche, die niedriger als dieselbe der ersten Isolierschicht 15 ist, zu haben. Genauer gesagt, die erste Gate-Elektrode 23 kann ausgenommen werden, um eine obere Oberfläche, die niedriger als dieselbe der ersten Drain 17d ist, zu haben. Die erste Gate-Elektrode 23 und die erste Körperstruktur 17b definieren eine erste Schaltvorrichtung SW1, d. h. einen ersten vertikalen MOS-Transistor.
  • Bezug nehmend auf 10A und 10B wird an dem Substrat, an dem die erste Gate-Elektrode 23 gebildet ist, eine erste Gate-Deckisolierschicht gebildet, und die erste Gate-Deckisolierschicht wird planarisiert, um eine erste Gate-Deckstruktur 25 zu bilden, die in der ersten Rinne 15b auf der ersten Gate-Elektrode 23 verbleibt.
  • Bezug nehmend auf 11A und 11B wird die erste Körperdeckstruktur 19 entfernt, um die erste Drain 17d freizulegen, und die erste Isolierschicht 15 wird strukturiert, um ein erstes Loch 15c zu bilden, das eine zweite Region der Drain-Kontaktstelle 13d freilegt und von der ersten Körperstruktur 17b lateral beabstandet ist. Bei einigen Ausführungsbeispielen kann die erste Körperdeckstruktur 19 entfernt werden, nachdem das erste Loch 15c gebildet wurde.
  • Bezug nehmend auf 12A und 12B wird in dem ersten Loch 15c eine erste untere Elektrode 27 gebildet. Die erste untere Elektrode 27 kann durch Abscheiden einer Schicht für eine untere Elektrode, wie einer Titannitrid- (TiN-) Schicht und/oder einer Titan-Aluminiumnitrid- (TiAlN-) Schicht, an dem Substrat, das das erste Loch 15c hat, und Planarisieren der Schicht für eine untere Elektrode gebildet werden.
  • An dem Substrat, das die erste untere Elektrode 27 hat, werden eine Materialschicht eines variablen Widerstands und eine Materialschicht für eine obere Elektrode aufeinander folgend gebildet, und die Materialschicht für eine obere Elektrode und die Materialschicht eines variablen Widerstands werden strukturiert, um an der ersten unteren Elektrode 27 und der ersten Drain 17d einen ersten variablen Widerstand 29 und gestapelt auf dem ersten variablen Widerstand 29 eine erste obere Elektrode 31 zu bilden. Die Schicht eines variablen Widerstands kann aus einer Phasenänderungsmaterialschicht, wie einer Chalkogenidschicht, gebildet werden, und die Schicht für eine obere Elektrode kann aus einer leitfähigen Schicht, wie einer Titannitrid- (TiN-) Schicht und/oder einer Titan-Aluminiumnitrid- (TiAlN-) Schicht, gebildet werden. Die erste untere Elektrode 27, der erste variable Widerstand 29 und die erste obere Elektrode 31 definieren ein erstes Datenspeicherelement. Ferner definieren das erste Datenspeicherelement 27, 29 und 31 und die erste Schaltvorrichtung SW1 eine erste resistive Speicherzelle, d. h. eine erste Phasenänderungsspeicherzelle (die CL1 von 1 entspricht).
  • Bezug nehmend auf 13A und 13B wird an der ersten oberen Elektrode 31 und der ersten Isolierschicht 15 eine zweite Isolierschicht 33 gebildet, und in der zweiten Isolierschicht 33 werden unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 7A bis 12B beschrieben eine zweite Schaltvorrichtung SW2 und eine zweite untere Elektrode 39 gebildet. Unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 12A und 12B beschrieben werden an der zweiten unteren Elektrode 39 und der zweiten Schaltvorrichtung SW2 ein zweiter variabler Widerstand 41 und gestapelt auf dem zweiten variablen Widerstand 41 eine zweite obere Elektrode 43 gebildet. Die zweite untere Elektrode 39, der zweite variable Widerstand 41 und die zweite obere Elektrode 43 definieren ein zweites Datenspeicherelement, und das zweite Datenspeicherelement und die zweite Schaltvorrichtung SW2 definieren eine zweite resistive Speicherzelle, d. h. eine zweite Phasenänderungsspeicherzelle (CL2 von 1).
  • An der zweiten resistiven Speicherzelle wird eine dritte Isolierschicht 45 gebildet, und in der dritten Isolierschicht 45 werden unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 7A bis 12B beschrieben eine dritte Schaltvorrichtung SW3 und eine dritte untere Elektrode 51 gebildet. Unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 12A und 12B beschrieben werden an der dritten unteren Elektrode 51 und der dritten Schaltvorrichtung SW3 ein dritter variabler Widerstand 53 und gestapelt auf dem dritten variablen Widerstand 53 eine dritte obere Elektrode 55 gebildet. Die dritte untere Elektrode 51, der dritte variable Widerstand 53 und die dritte obere Elektrode 55 definieren ein drittes Datenspeicherelement, und das dritte Datenspeicherelement 51, 53 und 55 und die dritte Schaltvorrichtung SW3 definieren eine dritte resistive Speicherzelle, d. h. eine dritte Phasenänderungsspeicherzelle (CL3 von 1).
  • An dem Substrat, das die dritte resistive Speicherzelle hat, wird eine obere Isolierschicht 57 gebildet, und in der oberen Isolierschicht 57 wird ein Bitleitungskontaktstöpsel 59 gebildet, der mit der dritten oberen Elektrode 55 elektrisch verbunden ist. An dem Substrat, das den Bitleitungskontaktstöpsel 59 hat, wird eine leitfähige Schicht, wie eine Metallschicht, gebildet, und die leitfähige Schicht wird strukturiert, um an dem Bitleitungskontaktstöpsel 59 eine Bitleitung 61 zu bilden. Die Bitleitung 61 kann gebildet werden, um in einer Draufsicht die Haupt-Gate-Elektrode 7a zu kreuzen.
  • 14 bis 17 sind Querschnittsansichten, die ein Verfahren zum Fertigen der in 4 dargestellten Kette von resistiven Speicherzellen eines NAND-Typs darstellen.
  • Bezug nehmend auf 14 und 15 werden an einem Halbleitersubstrat 1 unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 6A bis 10B beschrieben eine Hauptschaltvorrichtung 7a, 9s und 9d, eine untere Isolierschicht 11, eine gemeinsame Source-Leitung 13s, eine Drain-Kontaktstelle 13d, eine erste Isolierschicht 15 und eine erste Schaltvorrichtung SW1 gebildet. Die erste Isolierschicht 15 wird strukturiert, um ein erstes Loch 101 zu bilden, das eine vorbestimmte Region der Drain-Kontaktstelle 13d freilegt, und in dem ersten Loch 101 wird eine erste untere Elektrode 103 gebildet. Bevor oder nachdem das erste Loch 101 gebildet wird, kann eine erste Körperdeckstruktur 19 an der ersten Körperstruktur 17b der ersten Schaltvorrichtung SW1 entfernt werden. Die erste untere Elektrode 103 kann aus einer leitfähigen Schicht, wie einer TiN-Schicht oder einer TiAlN-Schicht, gebildet werden. Die erste untere Elektrode 103 kann ferner derart ausgenommen werden, dass sie eine obere Oberfläche, die niedriger als dieselbe der ersten Isolierschicht 15 ist, haben kann.
  • Bezug nehmend auf 16 kann an der ersten unteren Elektrode 103 an Seitenwänden des ersten Lochs 101 ein erster Isolierabstandshalter 105 gebildet werden. Der erste Isolierabstandshalter 105 kann aus einer Materialschicht mit einer Ätzselektivität hinsichtlich der ersten Isolierschicht 15 gebildet werden. Wenn beispielsweise die erste Isolierschicht 15 aus einer Siliziumoxidschicht gebildet wird, kann der erste Isolierabstandshalter 105 aus einer Siliziumnitridschicht und/oder einer Siliziumoxynitridschicht gebildet werden. An dem Substrat und in dem ersten Loch 101 mit dem darin befindlichen ersten Isolierabstandshalter 105 wird eine Schicht eines variablen Widerstands gebildet, und die Schicht eines variablen Widerstands wird planarisiert, um in dem ersten Loch 101, das durch den ersten Isolierabstandshalter 105 umgeben ist, einen ersten variablen Widerstand 107 zu bilden. Die Schicht eines variablen Widerstands kann aus einer Phasenänderungsmaterialschicht, wie einer Chalkogenidschicht, gebildet werden. Der erste variable Widerstand 107 kann folglich durch das erste Loch 101 mit der ersten unteren Elektrode 103 selbstausgerichtet werden und kann gebildet werden, um eine begrenzte Form zu haben.
  • An dem Substrat, das den ersten variablen Widerstand 107 hat, wird eine Schicht für eine obere Elektrode gebildet, und die Schicht für eine obere Elektrode wird strukturiert, um an dem ersten variablen Widerstand 107 und der ersten Drain 17d eine erste obere Elektrode 109 zu bilden. Die Schicht für eine obere Elektrode kann aus einer leitfähigen Schicht, wie einer TiN-Schicht oder einer TiAlN-Schicht, gebildet werden.
  • Die erste untere Elektrode 103, der erste variable Widerstand 107 und die erste obere Elektrode 109 definieren ein erstes Datenspeicherelement, und das erste Datenspeicherelement 103, 107 und 109 und die erste Schaltvorrichtung SW1 definieren eine erste resistive Speicherzelle, d. h. eine erste Phasenänderungsspeicherzelle (die CL1 von 1 entspricht).
  • Bezug nehmend auf 17 wird an dem Substrat, das die erste obere Elektrode 109 hat, eine zweite Isolierschicht 111 gebildet, und in der zweiten Isolierschicht 111 wird unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 14 beschrieben eine zweite Schaltvorrichtung SW2 gebildet. Die zweite Isolierschicht 111 wird strukturiert, um ein zweites Loch 113 zu bilden, das eine vorbestimmte Region der ersten oberen Elektrode 109 freilegt, und in dem zweiten Loch 113 werden unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 15 und 16 beschrieben eine zweite untere Elektrode 115, ein zweiter Isolierabstandshalter 117 und ein zweiter variabler Widerstand 119 gebildet. An dem zweiten variablen Widerstand 119 und der zweiten Drain 35d wird eine zweite obere Elektrode 121 gebildet.
  • Die zweite untere Elektrode 115, der zweite variable Widerstand 119 und die zweite obere Elektrode 121 definieren ein zweites Datenspeicherelement, und das zweite Datenspeicherelement 115, 119 und 121 und die zweite Schaltvorrichtung SW2 definieren eine zweite resistive Speicherzelle, d. h. eine zweite Phasenänderungsspeicherzelle (CL2 von 1).
  • An der zweiten oberen Elektrode 121 und der zweiten Isolierschicht 111 wird eine dritte Isolierschicht 123 gebildet, und in der dritten Isolierschicht 123 wird unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 14 beschrieben eine dritte Schaltvorrichtung SW3 gebildet. Die dritte Isolierschicht 123 wird strukturiert, um ein drittes Loch 125 zu bilden, das eine vorbestimmte Region der zweiten oberen Elektrode 121 freilegt, und in dem dritten Loch 125 werden unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 15 und 16 beschrieben eine dritte untere Elektrode 127, ein dritter Isolierabstandshalter 129 und ein dritter variabler Widerstand 131 gebildet. An dem dritten variablen Widerstand 131 und einer dritten Drain 47d wird eine dritte obere Elektrode 133 gebildet.
  • Die dritte untere Elektrode 127, der dritte variable Widerstand 131 und die dritte obere Elektrode 133 definieren ein drittes Datenspeicherelement, und das dritte Datenspeicherelement 127, 131 und 133 und die dritte Schaltvorrichtung SW3 definieren eine dritte resistive Speicherzelle, d. h. eine dritte Phasenänderungsspeicherzelle (die CL3 von 1 entspricht).
  • An der dritten oberen Elektrode 133 und der dritten Isolierschicht 123 wird eine obere Isolierschicht 135 gebildet, und an der oberen Isolierschicht 135 wird eine Bitleitung 139 gebildet. Die Bitleitung 139 kann durch einen Bitleitungskontaktstöpsel 137, der sich durch die obere Isolierschicht 135 erstreckt, mit der dritten oberen Elektrode 133 elektrisch verbunden werden. Die Bitleitung 139 kann unter Verwendung ähnlicher Verfahren wie unter Bezugnahme auf 13A und 13B beschrieben gebildet werden.
  • Ein Verfahren zum Fertigen der Kette von resistiven Speicherzellen eines NAND-Typs, die in 5 dargestellt ist, unterscheidet sich von demselben der Ausführungsbeispiele, die unter Bezugnahme auf 14 bis 17 beschrieben sind, insbesondere hinsichtlich eines Fertigens von ersten bis dritten variablen Widerständen 151, 153 und 155. Das heißt, jeder der ersten bis dritten variablen Widerstände 151, 153 und 155 kann aus einem variablen Widerstand gebildet werden, der für eine RRAM-Zelle verwendet wird, z. B. einer Praseodym-Kalzium-Manganoxid- (PCMO-) Schicht und/oder einer Übergangsmetalloxidschicht. Alternativ können sowohl der erste, der zweite als auch der dritte variable Widerstand 151, 153 und 155 unter Verwendung eines Verfahrens zum Fertigen eines Magnet-Tunnel-Übergangs- (MTJ-) Aufbaus, der für eine allgemeine MRAM-Zelle verwendet wird, hergestellt werden. Das heißt, sowohl der erste, der zweite als auch der dritte variable Widerstand 151, 153 und 155 können gebildet werden, um eine festgehaltene Schicht, eine Tunnelisolierschicht und eine freie Schicht, die aufeinander folgend gestapelt sind, aufzuweisen.
  • Gemäß den im Vorhergehenden beschriebenen Ausführungsbeispielen ist eine Mehrzahl von in Reihe geschalteten resistiven Speicherzellen auf einem Halbleitersubstrat vertikal gestapelt, und jede der resistiven Speicherzellen ist gebildet, um ein Datenspeicherelement aufzuweisen, das einen variablen Widerstand und eine Schaltvorrichtung aufweist, die zu dem Datenspeicherelement parallel geschaltet ist. Eine Integrationsdichte einer Kette von resistiven Speicherzellen eines NAND-Typs eines nichtflüchtigen Speichers kann daher verbessert werden.
  • Ausführungsbeispiele der vorliegenden Erfindung wurden hierin offenbart, und obwohl spezifische Ausdrücke benutzt sind, sind dieselben lediglich in einem allgemeinen und beschreibenden Sinn und nicht zum Zweck einer Begrenzung verwendet und auszulegen. Demgemäß versteht sich für durchschnittliche Fachleute von selbst, dass verschiedene Änderungen der Form und der Details vorgenommen werden können, ohne von dem in den folgenden Ansprüchen dargelegten Geist und Schutzbereich der vorliegenden Erfindung abzuweichen.

Claims (25)

  1. Nichtflüchtiger Speicher mit: einem Substrat (1); einer Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) an dem Substrat (1); einer Mehrzahl von in Reihe geschalteten resistiven Speicherzellen (CL1, CL2, CL3), die in der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) gestapelt sind, derart, dass sich eine erste (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) auf dem Substrat (1) befindet und sich eine nächste (CL2) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) auf der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) befindet, um eine Kette (STR1, STR2) von resistiven Speicherzellen eines NAND-Typs zu definieren; und einer Bitleitung (61, 139), die sich an der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) befindet und mit einer letzten (CL3) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) elektrisch verbunden ist,wobei mindestens eine der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) folgende Merkmale aufweist: eine Schaltvorrichtung (SW1, SW2, SW3), die eine Körperstruktur (17b, 35b, 47b) mit einer Source-Region (17s, 35s, 47s), einer Kanalregion (17c, 35c, 47c) und einer Drain-Region (17d, 35d, 47d), die in der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) gestapelt sind, und eine Gate-Elektrode (23, 37, 49) an einer Seitenwand der Körperstruktur (17b, 35b, 47b) aufweist; und ein Datenspeicherelement, das parallel zu der Schaltvorrichtung (SW1, SW2, SW3) geschaltet ist, wobei das Datenspeicherelement folgende Merkmale aufweist: eine untere Elektrode (27, 39, 51; 103, 115, 127), die von der Körperstruktur (17b, 35b, 47b) der Schaltvorrichtung (SW1, SW2, SW3) beabstandet ist; einen variablen Widerstand (29, 41, 53; 107, 119, 131) an der unteren Elektrode (27, 39, 51; 103, 115, 127); und eine obere Elektrode (31, 43, 55; 109, 121, 133) an dem variablen Widerstand (29, 41, 53; 107, 119, 131), wobei sich die obere Elektrode (31; 109) der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) an der unteren Elektrode (39; 115) und der Körperstruktur (35b) der nächsten (CL2) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) in der Kette (STR1, STR2) von resistiven Speicherzellen eines NAND-Typs befindet.
  2. Nichtflüchtiger Speicher nach Anspruch 1, ferner mit einem Bitleitungskontaktstöpsel (59; 137) an der oberen Elektrode (55; 133) der letzten (CL3) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3), wobei die Bitleitung (61; 139) durch den Bitleitungskontaktstöpsel (59; 137) direkt mit der oberen Elektrode (55; 133) der letzten (CL3) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) verbunden ist.
  3. Nichtflüchtiger Speicher nach Anspruch 1, bei dem die Gate-Elektrode (23, 37, 49) der Schaltvorrichtung (SW1, SW2, SW3) in der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) eine Wortleitung (W1, W2, W3) aufweist, die sich im Wesentlichen senkrecht zu der Bitleitung (61; 139) erstreckt.
  4. Nichtflüchtiger Speicher nach Anspruch 1, bei dem der variable Widerstand (29, 41, 53; 107, 119, 131) eine Phasenänderungsmaterialschicht aufweist, die konfiguriert ist, um ansprechend auf eine über die untere Elektrode (27, 39, 51; 103, 115, 127) an dieselbe angelegte Wärme einen Übergang zwischen einem amorphen Zustand und einem kristallinen Zustand durchzuführen.
  5. Nichtflüchtiger Speicher nach Anspruch 1, ferner mit einer Hauptschaltvorrichtung (SWO) an dem Substrat (1), wobei die Hauptschaltvorrichtung (SWO) mit der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) elektrisch verbunden ist.
  6. Nichtflüchtiger Speicher nach Anspruch 5, bei dem die Hauptschaltvorrichtung (SWO) folgende Merkmale aufweist: eine Haupt-Source-Region (9s) und eine Haupt-Drain-Region (9d) in dem Substrat (1); und eine Haupt-Gate-Elektrode (7a) an dem Substrat (1) zwischen der Haupt-Source-Region (9s) und der Haupt-Drain-Region (9d), wobei die Haupt-Drain-Region (9d) mit der unteren Elektrode (27; 103) und der Körperstruktur (17b) der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) elektrisch verbunden ist.
  7. Nichtflüchtiger Speicher nach Anspruch 1, bei dem sich die Gate-Elektrode (23, 37, 49) der Schaltvorrichtung (SW1, SW2, SW3) an gegenüberliegenden Seitenwänden der Körperstruktur (17b, 35b, 47b) befindet.
  8. Nichtflüchtiger Speicher nach Anspruch 7, bei dem der variable Widerstand (107, 119, 131) und die untere Elektrode (103, 115, 127) auf innerhalb eines Kontaktlochs (101, 113, 125) in der Isolierschicht (11, 15, 111, 123, 135) begrenzt sind.
  9. Nichtflüchtiger Speicher nach Anspruch 8, ferner mit einem Isolierabstandshalter (105, 117, 129) zwischen Seitenwänden des Kontaktlochs (101, 113, 125) und dem variablen Widerstand (107, 119, 131).
  10. Nichtflüchtiger Speicher nach Anspruch 1, bei dem mindestens eine der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) folgende Merkmale aufweist: eine Schaltvorrichtung (SW1, SW2, SW3), die eine Körperstruktur (17b, 35b, 47b) mit einer Source-Region (17s, 35s, 47s), einer Kanalregion (17c, 35c, 47c) und einer Drain-Region (17d, 35d, 47d), die in der Isolierschicht (15, 111, 123) gestapelt sind, und eine Gate-Elektrode (23, 37, 49) an einer Seitenwand der Körperstruktur (17b, 35b, 47b) aufweist; einen variablen Widerstand (151, 153, 155), der von der Schaltvorrichtung (SW1, SW2, SW3) beabstandet ist; und eine obere Elektrode (109, 121, 133) an dem variablen Widerstand (151, 153, 155) und der Drain-Region (17d, 35d, 47d) der Schaltvorrichtung (SW1, SW2, SW3), und wobei die obere Elektrode (109) der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) den variablen Widerstand (151) und die Drain-Region (17d) der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) mit dem variablen Widerstand (153) und die Source-Region (35s) der nächsten (CL2) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) in der Kette (STR1, STR2) von resistiven Speicherzellen eines NAND-Typs elektrisch verbindet.
  11. Nichtflüchtiger Speicher nach Anspruch 10, bei dem der variable Widerstand (151, 153, 155) entweder eine Praseodym-Kalzium-Manganoxid- (PCMO-) Schicht oder eine Übergangsmetalloxidschicht aufweist.
  12. Nichtflüchtiger Speicher nach Anspruch 11, bei dem der variable Widerstand (151, 153, 155) einen Magnet-Tunnel-Übergangs- (MTJ-) Aufbau aufweist, der eine festgehaltene Schicht, eine Tunnelisolierschicht und eine freie Schicht, die aufeinander folgend gestapelt sind, aufweist.
  13. Verfahren zum Fertigen eines nichtflüchtigen Speichers, mit folgenden Schritten: Bilden einer Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) an einem Substrat (1); Bilden einer Mehrzahl von in Reihe geschalteten resistiven Speicherzellen (CL1, CL2, CL3), die in der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) gestapelt sind, derart, dass sich eine erste (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) auf dem Substrat (1) befindet und sich eine nächste (CL2) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) auf der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) befindet, um eine Kette (STR1, STR2) von resistiven Speicherzellen eines NAND-Typs zu definieren; und Bilden einer Bitleitung (61; 139), die sich an der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) befindet und mit einer letzten (CL3) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) elektrisch verbunden ist, Bilden in wenigstens einer der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3): einer Schaltvorrichtung (SW1, SW2, SW3), die eine Körperstruktur (17b, 35b, 47b) aufweist mit einer Source-Region (17s, 35s, 47s), einer Kanalregion (17c, 35c, 47c) und einer Drain-Region (17d, 35d, 47d), die in der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135) gestapelt sind, und einer Gate-Elektrode (23, 37, 49 an einer Seitenwand der Körperstruk-tur (17b, 35b, 47b)); und eines Datenspeicherelements, das parallel mit der Schaltvorrichtung (SW1, SW2, SW3) verbunden ist, wobei das Datenspeicherelement Folgendes aufweist: eine untere Elektrode (27, 39, 51; 103, 115, 127), die von der Körperstruk-tur (17b, 35b, 47b) der Schaltvorrichtung (SW1, SW2, SW3) beabstandet ist; einen variablen Widerstand (29, 41, 53; 107, 119, 131) an der unteren Elek-trode (27, 39, 51; 103, 115, 127); und eine obere Elektrode (31, 43, 55; 109, 121, 133) an dem variablen Wider-stand (29, 41, 53; 107, 119, 131), wobei sich die obere Elektrode (31; 109) der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) an der unteren Elektrode (39; 115) und der Körperstruktur (35b) der nächsten (CL2) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) in der Kette (STR1, STR2) von resistiven Speicherzellen eines NAND-Typs befindet.
  14. Verfahren nach Anspruch 13, bei dem das Bilden mindestens einer der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) folgende Schritte aufweist: Bilden einer Zwischenschicht-Isolierschicht (15, 33, 45; 15, 111, 123) an dem Substrat (1); Bilden der Schaltvorrichtung (SW1, SW2, SW3) in der Zwischenschicht-Isolierschicht (15, 33, 45; 15, 111, 123), die die Körperstruktur (17b, 35b, 47b) mit der Source-Region (17s, 35s, 47s), der Kanalregion (17c, 35c, 47c) und der Drain-Region (17d, 35d, 47d), die in der Zwischenschicht-Isolierschicht (15, 33, 45; 15, 111, 123) gestapelt sind, aufweist; und Bilden eines Datenspeicherelements, das sich in der Zwischenschicht-Isolierschicht (15, 33, 45; 15, 111, 123) befindet und zwischen die Source-Region (17s, 35s, 47s) und die Drain-Region (17d, 35d, 47d) der Schaltvorrichtung (SW1, SW2, SW3) elektrisch geschaltet ist.
  15. Verfahren nach Anspruch 14, bei dem das Bilden der Schaltvorrichtung (SW1, SW2, SW3) folgende Schritte aufweist: Strukturieren der Zwischenschicht-Isolierschicht (15, 33, 45; 15, 111, 123), um in derselben eine Öffnung (15a) zu definieren; Bilden der Körperstruktur (17b, 35b, 47b) in der Öffnung (15a) in der Zwischenschicht-Isolierschicht (15, 33, 45; 15, 111, 123); Implantieren von Störstellenionen in die Körperstruktur (17b, 35b, 47b), um die Source-Region (17s, 35s, 47s), die Kanalregion (17c, 35c, 47c) und die Drain-Region (17d, 35d, 47d), die in der Öffnung (15a) in der Zwischenschicht-Isolierschicht (15, 33, 45; 15, 111, 123) gestapelt sind, zu definieren; und Bilden einer Gate-Elektrode (23, 37, 49) an einer Seitenwand der Körperstruktur (17b, 35b, 47b).
  16. Verfahren nach Anspruch 15, bei dem das Bilden der Gate-Elektrode (23, 37, 49) folgende Schritte aufweist: Ätzen der Zwischenschicht-Isolierschicht (15, 33, 45; 15, 111, 123), um eine Rinne(15b) zu bilden, die die Seitenwand der Körperstruktur (17b, 35b, 47b) freilegt; Bilden einer Gate-Isolierschicht (21) an der freigelegten Seitenwand der Körperstruktur (17b, 35b, 47b); und Bilden der Gate-Elektrode (23, 37, 49) in der Rinne (15b) an der Gate-Isolierschicht (21).
  17. Verfahren nach Anspruch 14, bei dem das Bilden des Datenspeicherelements folgende Schritte aufweist: Bilden einer Öffnung (15c; 101, 113, 125), die sich durch die Zwischenschicht-Isolierschicht (15, 33, 45; 15, 111, 123) erstreckt; Bilden einer unteren Elektrode (27, 39, 51; 103, 115, 127) in der Öffnung (15c; 101, 113, 125); Bilden eines variablen Widerstands (29, 41, 53; 107, 119, 131) an der unteren Elektrode (27, 39, 51; 103, 115, 127); und Bilden einer oberen Elektrode (31, 43, 55; 109, 121, 133) an dem variablen Widerstand (29, 41, 53; 107, 119, 131), wobei sich die obere Elektrode (31; 109) der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) an der unteren Elektrode (39; 115) und der Körperstruktur (35b) der nächsten (CL2) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) in der Kette (STR1, STR2) von resistiven Speicherzellen eines NAND-Typs befindet.
  18. Verfahren nach Anspruch 17, bei dem der variable Widerstand (29, 41, 53; 107, 119, 131) eine Phasenänderungsmaterialschicht aufweist, die konfiguriert ist, um ansprechend auf eine über die untere Elektrode (27, 39, 51; 103, 115, 127) an dieselbe angelegte Wärme einen Übergang zwischen einem amorphen Zustand und einem kristallinen Zustand durchzuführen.
  19. Verfahren nach Anspruch 17, ferner mit einem Bilden eines Bitleitungskontaktstöpsels (59; 137) an der oberen Elektrode (55; 133) der letzten (CL3) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3), wobei die Bitleitung (61; 139) durch den Bitleitungskontaktstöpsel (59; 137) direkt mit der oberen Elektrode (55; 133) der letzten (CL3) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) verbunden ist.
  20. Verfahren nach Anspruch 14, ferner mit folgenden Schritten vor dem Bilden der Isolierschicht (11, 15, 33, 45, 57; 11, 15, 111, 123, 135): Bilden einer Haupt-Source-Region (9s) und einer Haupt-Drain-Region (9d) in dem Substrat (1); und Bilden einer Haupt-Gate-Elektrode (7a) an dem Substrat (1) zwischen der Source-Region (9s) und der Drain-Region (9d), um eine Hauptschaltvorrichtung (SWO) zu definieren, wobei das Bilden der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) ein Bilden der ersten (CL1) der Mehrzahl von resistiven Speicherzellen (CL1, CL2, CL3) an der Hauptschaltvorrichtung (SWO) aufweist, derart, dass die Source-Region (17s) derselben mit die Haupt-Drain-Region (9d) der Hauptschaltvorrichtung (SWO) elektrisch verbunden ist.
  21. Verfahren nach Anspruch 17, bei dem das Bilden des Datenspeicherelements folgende Schritte aufweist: Bilden des variablen Widerstands (107, 119, 131) an der unteren Elektrode (103, 115, 127) in der Öffnung (101, 113, 125) in der Zwischenschicht-Isolierschicht (15, 111, 123), derart, dass der variable Widerstand (107, 119, 131) auf in derselben begrenzt ist; und Bilden der oberen Elektrode (109, 121, 133) an dem variablen Widerstand (107, 119, 131) und der Körperstruktur (17b, 35b, 47b).
  22. Verfahren nach Anspruch 21, ferner mit einem Bilden eines Isolierabstandshalters (105, 117, 129) an Seitenwänden der Öffnung (101, 113, 125) in der Zwischenschicht-Isolierschicht (15, 111, 123) vor dem Bilden des variablen Widerstands (107, 119, 131) in derselben.
  23. Verfahren nach Anspruch 14, bei dem das Bilden des Datenspeicherelements folgende Schritte aufweist: Bilden eines Kontaktlochs (101, 113, 125), das sich durch die Zwischenschicht-Isolierschicht (15, 111, 123) erstreckt; Bilden eines variablen Widerstands (151, 153, 155) in dem Loch (101, 113, 125); und Bilden einer oberen Elektrode (109, 121, 133) an dem variablen Widerstand (151, 153, 155) und der Körperstruktur (17b, 35b, 47b).
  24. Verfahren nach Anspruch 23, bei dem der variable Widerstand (151, 153, 155) entweder eine Praseodym-Kalzium-Manganoxid-Schicht oder eine Übergangsmetalloxidschicht aufweist.
  25. Verfahren nach Anspruch 23, bei dem der variable Widerstand (151, 153, 155) einen Magnet-Tunnel-Übergangs-Aufbau aufweist, der eine festgehaltene Schicht, eine Tunnelisolierschicht und eine freie Schicht, die aufeinander folgend gestapelt sind, aufweist.
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