DE69432846T2

DE69432846T2 - Halbleiterspeichereinrichtung

Info

Publication number: DE69432846T2
Application number: DE69432846T
Authority: DE
Inventors: Yoshio Minato-ku Mochizuki; Hideo Minato-ku Kato; Nobutake Minato-ku Sugiura
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-05-01
Filing date: 1994-04-29
Publication date: 2004-05-19
Anticipated expiration: 2014-04-30
Also published as: DE69432846D1; EP0627742A2; JPH06318683A; EP0627742B1; KR0159323B1; US5506813A; EP0627742A3; KR940027178A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere einen Speicherzellenarrayaufbau von ROMs (Read Only Memory, Festwertspeicher) zum Speichern von Daten mit Mehrfachwert-Pegeln.
In einem herkömmlichen ROM-Speicherzellenarray, das eine allgemeine Festwert-Halbleiterspeichervorrichtung ist, sind Speicherzellen, die MOS-FETs umfassen, in einer Matrix angeordnet. Die Gates der Speicherzellen sind mit einer Vielzahl von Wortleitungen verbunden, die in einer Zeilenrichtung verlaufen, und die Sources und Drains sind mit einer Vielzahl von Bitleitungen verbunden, die in der Spaltenrichtung verlaufen. In diesem Aufbau ist die Kapazität des Arrays erhöht, und die Anzahl von Speicherzellen, die mit den Bitleitungen verbunden sind, nimmt zu. Dementsprechend nimmt eine parasitäre Kapazität der Bitleitungen zu und eine Auslesegeschwindigkeit nimmt ab. Es ist ein ROM vom Bank-Typ vorgeschlagen worden, in welchem die parasitäre Kapazität der Bitleitungen verringert wird, und die Auslesegeschwindigkeit verbessert wird. In diesem ROM umfassen die Bitleitungen Hauptbitleitungen mit einer längeren Verdrahtungslänge und Unterbitleitungen mit einer geringeren Verdrahtungslänge. Die Speicherzellen sind in einer Vielzahl von Bänken untergebracht, und die Unterbitleitungen sind mit den Speicherzellen der Bänke verbunden. Die Hauptbitleitungen sind mit den Unterbitleitungen über Auswahltransistoren verbunden. In diesem ROM-Speicherarray, das diesen Aufbau aufweist, wird eine vorbestimmte Speicherzelle auf die folgende Weise ausgelesen. Der Auswahltransistor wird auf der Grundlage eines Bankauswahlsignals betrieben, das die zu wählende Bank darstellt, zu welcher die vorbestimmte Speicherzelle gehört. Dadurch wird die Unterbitleitung elektrisch mit der Hauptbitleitung verbunden.
Die Wortleitung, die mit dem Gate der vorbestimmten Speicherzelle verbunden ist, wird auf einen hohen Pegel gesetzt, und die Daten in der vorbestimmten Speicherzelle werden ausgelesen. Da der Betrieb in dem Zustand, in welchem die Unterbitleitung der Bank elektrisch mit der Hauptbitleitung verbunden ist, bewirkt wird, und die Verbindungskapazität der Speicherzellen jeder Spalte geteilt ist, kann eine Betriebsverzögerung wirksam verhindert werden. In einem ROM besteht ein Ein-Bit-Speicher normalerweise aus einem Transistor. Um die Daten in jede Speicherzelle zu setzen, ist eine Schwellspannung der Speicherzelle auf zwei Pegel, einen hohen Pegel und einen niedrigen Pegel gesetzt. Auch wenn die Daten auf diese Weise gesetzt werden, können nur Ein-Bit-Daten in einer Speicherzelle gespeichert werden. Somit nimmt, um einen Speicher einer hohen Kapazität zu fertigen, die Chipgröße in nachteiliger Weise zu.
Um dieses Problem zu lösen, ist ein Verfahren vorgeschlagen worden, wobei Zwei-Bit-Daten in einer Speicherzelle gespeichert werden, und wodurch die Chipgröße verringert wird. Ein ROM, der dieses Verfahren einsetzt, wird als ein "Mehrfachwert-ROM" bezeichnet. Gemäß dieses Verfahrens wird eine Gate-Länge oder eine Gate-Breite eines Transistors einer Speicherzelle variiert, um eine Vielzahl von unterschiedlichen Stromwerten einzustellen, oder ein Implantierungsbetrag wird variiert, um eine Schwellspannung auf eine Vielzahl von Pegeln einzustellen. In dieser Beschreibung wird das Verfahren, in welchem die Schwellspannung variiert wird, erklärt werden.
1 zeigt einen herkömmlichen ROM vom Bank-Typ und insbesondere ist sie eine ebene Ansicht eines Speicherzellenarrays, das auf einem Halbleitersubstrat 10 unter Verwendung eines imaginären Masseverfahrens gebildet wird. Hauptbitleitungen 1 und imaginäre Hauptmasseleitungen 2, die abwechselnd auf dem Halbleitersubstrat 10 angeordnet sind, sind aus Aluminium ausgeführt, und Unterbitleitungen 3 und Untermasseleitungen 4 sind aus einer N⁺-Diffusionsschicht auf einem Oberflächenbereich des Halbleitersubstrats gebildet. Somit weisen diese Leitungen einen Bitleitungs-Mehrfachschichtaufbau auf. Wortleitungen 5 und Bankauswahlleitungen 6, die die Hauptbitleitungen und die imaginären Hauptmasseleitungen kreuzen, sind aus einer Polycid-Schicht gebildet. Speichertransistoren 7 sind derart gebildet, dass ihre Sources und Drains an Kreuzungsabschnitten zwischen der N⁺-Diffusionsschicht und der Polycid-Schicht gebildet sind. Ein Speicherzellenarray, das Bankauswahltransistoren 8, die mit den Unterbitleitungen an einem Ende verbunden sind, und die Speichertransistoren 7 umfasst, die Gates aufweisen, die mit 32 Gate-Leitungen verbunden sind, ist in Einheiten einer Bank entlang der Bitleitungen geteilt. Die geteilte Unterbitleitung ist mit der Hauptbitleitung über den Bankauswahltransistoren verbunden. Die imaginäre Hauptmasseleitung ist über den Bankauswahltransistor mit der Untermasseleitung verbunden, mit welcher die Source des Speicherzellentransistors verbunden ist. Die Hauptbitleitung und die imaginäre Hauptmasseleitung sind nebeneinander liegend angeordnet. In diesem Beispiel auf dem Stand der Technik bilden vier Bänke ein Speicherzellenarray. Auf diese Weise besteht der Einrichtungsabschnitt des ROM aus einer Vielzahl von Speicherzellen, und eine Vielzahl von Speicherzellen sind in einer Matrix angeordnet.
2 ist eine Querschnittsansicht des Speichertransistors 7, der in einem Einrichtungsbereich eines Oberflächenabschnitts des Siliziumhalbleitersubstrats, das in dem ROM verwendet wird, gebildet ist. Ein Source-Bereich 11 und ein Drain-Bereich 12 sind in dem Oberflächenabschnitt des Halbleitersubstrats derart gebildet, dass der Source-Bereich 11 und der Drain-Bereich 12 getrennt voneinander gelegen sind. Ein Gate 9 ist oberhalb eines Abschnitts des Halbleitersubstrats 10 zwischen beiden Bereichen gebildet, wobei ein Gate-Oxidfilm (eine Gate-Oxidschicht) (nicht gezeigt) dazwischen liegt. Das Gate 9 ist aus einem Polycid ausgeführt, das einen derartigen Aufbau aufweist, das ein Silizid wie etwa etwas Wolframsilizid auf einem Polysilizium gebildet ist. Das Gate 9 ist fortlaufend mit den Gates der anderen angrenzenden Speichertransistoren, wodurch eine Wortleitung 5 gebildet wird, die in 1 gezeigt ist. Falls erforderlich, werden Ionen in den Abschnitt zwischen den Source- und Drain-Bereichen 11 und 12 unter dem Gate 9 implantiert, wodurch der Schwellwert des Transistors gesteuert wird. In diesem Beispiel sind vier unterschiedliche Schwellen gesetzt. Nachdem das Polysilizium-Gate 9 gebildet ist, wird die Schwellsteuerungs-Ionenimplantation ("ROM-Implantation"), d. h. eine Kanalimplantation, durch das Polysilizium-Gate 9 durchgeführt, wodurch die Schwellspannung der Speicherzelle variiert wird. In diesem Fall wird, wenn die Kanalimplantation nicht durchgeführt wird, ein anderer Schwellwert gesetzt. Somit werden, wenn die Kanalimplantation nicht durchgeführt wird, vier Schwellspannungen durch ein Auswählen des Implantationsbetrags unter einem Implantationsbetrag 1, einem Implantationsbetrag 2 und einem Implantationsbetrag 3 erhalten (Implantationsbetrag 1 > Implantationsbetrag 2 > Implantationsbetrag 3).
3 ist ein Graph einer Strom/Spannungs-(Id – Vg)-Charakteristik, der eine Beziehung zwischen der Schwellspannung der Speicherzelle und dem Drain-Strom zeigt. Der rechte Abschnitt der 3 zeigt gespeicherte Datenwörter, die den Schwellwerten entsprechen. Die Schwellspannung Vth wird z. B. auf einen der vier Schwellspannungswerte Vth1 bis Vth4 gesetzt, wie in 3 gezeigt, in Übereinstimmung mit Zwei-Bit-Daten D0, D1, die in der Speicherzelle gespeichert sind. Spezifisch werden, wenn die ROM-Implantation, die der Schwellspannung Vth2 entspricht, durchgeführt wird, Daten "0" in Übereinstimmung mit einer Adresse D0 ausgegeben, und Daten "1" werden in Übereinstimmung mit einer Adresse D1 ausgegeben. Referenzpegel (Ref1, Ref2, Ref3) werden zwischen Pegel der Potentiale gesetzt, die von den Schwellspannungen Vth1, Vth2, Vth3 und Vth4 gesetzt werden, wenn die Gate-Spannung (Vg) der Speicherzelle 5 V ist. Um die Mehrfachwert-Daten der Speicherzelle zu erfassen, wird eine Referenzspannung, die von einer Referenzspannungs-Erzeugungsschaltung ausgegeben wird, in einen Leseverstärker (Erfassungsverstärker) eingegeben, und die Schwellspannung Vth, die in den Verstärker eingegeben wird, wird mit der Referenzspannung verglichen. Ein Vergleichsergebnis wird in eine logische Schaltung eingegeben. Datenworte, die den beiden Adressen D0 und D1 entsprechen, werden aus der logischen Schaltung ausgelesen. Dadurch können Zwei-Bit-Daten von der Ein-Bit-Speicherzelle ausgelesen werden, und eine doppelte Menge von Daten kann in der Speicherzelle gespeichert werden, die die gleiche Größe wie eine herkömmliche aufweist. Mit anderen Worten kann mit der gleichen Speicherkapazität wie in dem Stand der Technik die Chipgröße beträchtlich verringert werden. Wenn die Mehrfachwert-Speicherzellen verwendet werden, kann die Speicherzelle beträchtlich verkleinert werden.
4 zeigt den Aufbau einer Äquivalenzschaltung des Zellenarrays vom imaginären Massetyp, das in 1 gezeigt ist. Unter Bezugnahme auf 4 wird das Auslesen der Speicherzelle nun beschrieben werden.
Eine Vielzahl von Hauptbitleitungen (BL) und eine Vielzahl von imaginären Hauptmasseleitungen (GL) sind abwechselnd in Spalten angeordnet. Ein Ende jeder der beiden Leitungen ist mit einer Vorspannschaltung verbunden. 32 Wortleitungen (WL) sind in der Zeilenrichtung angeordnet, um so diese Leitungen zu kreuzen. Zwei Bankauswahlleitungen (SL) sind auf jeder der beiden Seiten der 32 Wortleitungen (WL) angeordnet. Die Bankauswahlleitung SL1 ist mit der Bankauswahlleitung SL3 verbunden, um das gleiche Potential aufzuweisen, und die Bankauswahlleitung SL2 ist mit der Bankauswahlleitung SL4 verbunden, um das gleiche Potential aufzuweisen. Die Hauptbitleitungen und die imaginären Hauptmasseleitungen sind mit drei Unterbitleitungen und drei Untermasseleitungen über Auswahltransistoren (ST) verbunden. Die Auswahltransistoren weisen ihre Gates verbunden mit den Bankauswahlleitungen auf. Beispielsweise ist der Auswahltransistor ST1 mit der Bankauswahlleitung SL4 verbunden, und die Auswahltransistoren ST2 und ST3 sind mit der Bankauswahlleitung SL3 verbunden. Die Speichertransistoren sind mit den Wortleitungen, den Untermasseleitungen und den Unterbitleitungen verbunden. Zahlen sind auf 16 Speichertransistoren aufaddiert, die mit der Wortleitung WL1 verbunden sind, und diese werden als eine Zelle 1, eine Zelle 2, ..., eine Zelle 16 bezeichnet.
Von den Hauptbitleitungen BL1 bis BL4 und den imaginären Hauptmasseleitungen GL1 bis GL4 ist die Leitung GL2 auf den Massepegel gesetzt, d. h. Vss und die Leitung BL2 ist mit dem Leseverstärker verbunden. Die Leitung GL3 ist auf den floatenden Zustand gesetzt. Die anderen Hauptbitleitungen (BL1 und BL4) und die anderen imaginären Hauptmasseleitungen (GL1, GL3 und GL4) sind vorgespannt. Wenn die letzteren Bitleitungen und Masseleitungen nicht vorgespannt sind, liest ein Leckstrom zu den Zellen 10 bis 14, wie es der Fall ist mit der "1"-Zelle (Daten "1"), wie in 9 gezeigt (dieser Leckstrom ist durch ein Symbol A angezeigt). Der Leckstrom kann durch die Vorspannschaltung verhindert werden. Zusätzlich werden, wenn die Zelle neben der ausgewählten Zelle eine "1"-Zelle ist, die unnötige N⁺-Diffusionsschicht und die Bitleitungen geladen, um die Lesebetriebsgeschwindigkeit zu verringern. Das obige Vorspannen der Bitleitungen und der Masseleitungen vermeidet dieses Problem, indem diese Leitungen zuvor aufgeladen werden, um die Lesebetriebsgeschwindigkeit zu erhöhen. Wenn beispielsweise die Zelle 8 auszulesen ist, wird die Leitung SL2 auf einen hohen Pegel gesetzt, um das Drain der Zelle 7 mit der Leitung BL2 zu verbinden, und die Leitung SL4 wird auch auf einen hohen Pegel gesetzt, um die Source der Zelle 7 mit der Leitung GL2 zu verbinden. Gleichzeitig wird die Wortleitung WL1 der 32 Wortleitungen WL1 bis WL32 auf einen hohen Pegel gesetzt, das Drain der Zelle 7 wird mit dem Leseverstärker über die Hauptbitleitung SL2 verbunden. In Übereinstimmung mit den Daten der Zelle 7 erfasst der Leseverstärker "1" oder "0".
In dem Fall des herkömmlichen Speichers vom Zellenarray-Typ wird, wenn die Zelle 6 die "1"-Zelle ist, ein Vorspannen bewirkt, wie in 5 gezeigt. Somit fließt ein Leckstrom
. Folglich nimmt ein Strom, der durch das Drain fließt, zu und die Drain-Spannung steigt an. Wenn die Zellen 10 und 11 "1"-Zellen sind, fließt ein Leckstrom
. Überdies fließt, wenn die Zellen 8, 9, 10 und 11 "1"-Zellen sind, ein Leckstrom
. Folglich steigt, da ein Strom Icell, der durch die Source der Zelle fließt, zunimmt, das Source-Potential der Zelle aufgrund des Spannungsabfalls an. Dementsprechend nimmt der Strom Icell ab und das Drain-Potential nimmt zu. Jedenfalls wirkt der Leckstrom so, die Drain-Spannung der Zelle zu erhöhen. Somit nimmt, verglichen mit dem Fall, wo der Leckpfad nicht bereitgestellt ist, wie in 7 gezeigt, das Ausgangspotential (Vdatin) der Zelle zu. 6 zeigt ein Beispiel eines Leckpfads, der erzeugt wird, wenn das Leck nicht aufgrund des Vorspannens vorliegt. Durch diesen Leckpfad fließt ein Leckstrom
, wenn die Zellen 8 und 9 "1"-Zellen sind und die Zelle 10 die "0"-Zelle (Daten "0") ist. In diesem Fall nimmt, da der Strom Icell offenbar um den Betrag, der dem Leckstrom entspricht, zunimmt, das Drain-Potential ab.
Dementsprechend nimmt, wie in 7 gezeigt, der Ausgang (Vdatin) der Zelle ab. In diesem Typ eines Zellenarrays variieren, da der Strom, der in die Source und das Drain der Zelle fließt, in Abhängigkeit von dem Zustand der umgebenden Zellen variiert, die Werte des Ausgangspotential Vdatin und des Stroms Icell-Zelle. 7 ist ein charakteristischer Graph, der eine Vorspann-Abhängigkeit des Ausgangspotentials zeigt. Wenn die Leckströme
bis
fließen, weicht eine Kurve der Ausgangspotentialcharakteristik beträchtlich von einer Idealen ab, die durch eine durchgezogene Linie gezeigt ist. Wenn die Ausgangspotentiale Vdatin, Vdatin1, Vdain2, Vdain3 und Vdain4 sind, wenn die Schwellspannungen Vth der Zelle Vth1, Vth2, Vth3 und Vth4 sind, variieren diese Potentiale Vdain aufgrund des Lecks, wie in 8 gezeigt. Wenn der Mehrfachwert-ROM durch dieses Zellenarray verwirklicht wird, nimmt eine Spanne ab und eine Praktikabilität verringert sich. In diesem Mehrfachwert-ROM vom Banktyp sind die Zellenarrays durch eine Implantation zum Einstellen eines hohen Schwellwerts Vth getrennt. In diesem Fall beträgt die Schwellspannung Vth höchstens ungefähr 5 V wegen einem Problem des Lecks. Gemäß dieses Systems wird, wenn die Gate-Spannung auf 5 V oder mehr erhöht wird, der Leitfähigkeitstyp des Trennungsbereichs, der durch die Hochkonzentrations-Implantation gebildet ist, umgekehrt, und die Einrichtung wird eingeschaltet. Folglich fließt ein Zellenarray-Strom. Zusätzlich sind, wenn vier Schwellspannungen Vth bei einem Fertigen des Mehrfachwert-ROMs bereitzustellen sind, vier oder drei Masken erforderlich, und der Herstellungsprozess wird kompliziert.
Die DE-A-3842511 beschreibt eine nicht-flüchtige Halbleiterspeichervorrichtung mit einer Einrichtung zum Speichern von Drei-Pegel-Daten. Eine Schaltung ist gezeigt, die fünf Bitleitungen und zwei Wortleitungen aufweist, die beide mit Speicherzellen verbunden sind. Auch sind zwei Drain-Auswahlleitungen und drei Source-Auswahlleitungen vorhanden, wobei sämtliche dieser Auswahlleitungen mit den jeweiligen Auswahltransistoren verbunden sind. Die Source-Auswahlltransistoren sind mit den beiden Bitleitungen verbunden, und die drei Source-Auswahltransistoren sind mit den drei anderen Bitleitungen verbunden, die mit den Sources der Speicherzellentransistoren verbunden sind. Dieses Dokument erwähnt nur Bitleitungen und spricht nicht von Unterbitleitungen, Masseleitungen oder Untermasseleitungen.
Die EP-A-0424964 beschreibt eine ROM-Vorrichtung, die Speicherzellen, Hauptbitleitungen, Hauptspaltenleitungen und sogenannte Bitleitungen und sogenannte Spaltenleitungen aufweist. Die Bitleitungen sind mit entweder den Source- oder den Drain-Bereichen verbunden, während die Spaltenleitungen mit den anderen Source- oder Drain-Bereichen verbunden sind. Die Hauptbitleitungen sind mit den Bitleitungen über zwei Transistoren verbunden, die durch zwei Auswahlleitungen gesteuert werden, und die Hauptmasseleitungen sind mit den Masseleitungen durch zwei Transistoren verbunden, die wiederum durch zwei Auswahlleitungen gesteuert werden. Die Bitleitungen sind gezeigt, kürzer als die Hauptbitleitungen zu sein, und die Spaltenleitungen sind gezeigt, kürzer als die Hauptspaltenleitungen zu sein.
Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeichervorrichtung mit einer hohen Kapazität bereitzustellen, die einen Zellenarray-Aufbau aufweist, wobei ein Auftreten eines Leckstroms verringert wird, und eine Spanne zu der Zeit eines Erfassungsbetriebs erhöht wird, wobei ein Informationsbetrag pro einem Element gleich einem Informationsbetrag einer Vielzahl von Bits ist.
Eine weitere Aufgabe der Erfindung besteht darin, einen Trennungsaufbau zum exakten Trennen von Zellenarrays in der Halbleiterspeichervorrichtung und ein einfaches Verfahren zum Setzen einer Schwelle bereitzustellen.
Diese Aufgabe wird durch einen Aufbau gelöst, der die Merkmale die in Anspruch 1 beschrieben sind, aufweist. Vorteilhafte Ausführungsformen sind in den Unteransprüchen beschrieben.
Gemäß einer Ausführungsform der Erfindung weist jeder der Speichertransistoren einen von vier Schwellwerten auf. Die Speicherzellen bilden Speicherzellenarray-Blöcke, wobei jeder eine vorbestimmte Anzahl von Speicherzellen umfasst, die Speicherzellenblöcke sind elektrisch getrennt, und eine der Speicherzellen des getrennten Speicherzellenblocks wird zur Zeit eines Auslesebetriebs gewählt. Die Speicherzellenblöcke sind elektrisch durch einen Feldoxidfilm (eine Feldoxidschicht) getrennt, der auf dem Halbleitersubstrat bereitgestellt ist. Das Halbleitersubstrat ist mit einem peripheren Schaltungsbereich versehen, ein Vorrichtungstrennungs-Isolationsoxidfilm ist zwischen dem peripheren Schaltungsbereich und einem Bereich bereitgestellt, wo die Speicherzellenarrays gebildet sind, und die Dicke des Vorrichtungstrennungs-Isolationsoxidfilms ist gleich oder größer als die Dicke des Feldoxidfilms, der zwischen den Speicherzellenarray-Blöcken bereitgestellt ist.
Da ein Auswahltransistor eine Unterbitleitung oder eine Untermasseleitung wählt, wird ein Leckpfad verringert und eine Spanne zu der Erfassungszeit wird erhöht. Da Transistoren, die mit Unterbitleitungen, die mit einer Hauptbitleitung verbunden sind, oder mit Untermasseleitungen, die mit einer Hauptmasseleitung verbunden sind, verbunden sind, unterschiedliche Bankauswahlleitungen aufweisen, werden nicht benötigte Auswahltransistoren nicht betrieben. Zusätzlich kann, da zumindest drei Bitleitungen mit einer Hauptbitleitung verbunden sind, und zumindest zwei Untermasseleitungen mit einer Hauptmasseleitung verbunden sind, die Anzahl von Kontakten in einer Struktur verringert werden. Diese Erfindung kann aus der folgenden detaillierten Beschreibung vollständiger verstanden werden, wenn sie in Verbindung mit den zugehörigen Zeichnungen genommen wird.
In den Zeichnungen zeigen:
1 eine ebene Ansicht, die ein herkömmliches Mehrfachwert-ROM-Speicherzellenarray zeigt;
2 eine Querschnittsansicht eine Halbleitersubstrats, die eine Kanalimplantation zum Setzen eines Schwellwerts in einem herkömmlichen Speichertransistor zeigt;
3 einen Graphen einen Graphen einer Id-Vg-Charakteristik zum Veranschaulichen von herkömmlichen vier Schwellwerten;
4 ein Schaltungsdiagramm eines herkömmlichen Speicherzellenarrays;
5 ein Schaltungsdiagramm eines herkömmlichen Speicherzellenarrays;
6 ein Schaltungsdiagramm eines herkömmlichen Speicherzellenarrays;
7 einen charakteristischen Graphen, der eine Varianz unter Ausgangspotentialen von Speicherzellen aufgrund eines herkömmlichen Leckpfads zeigt;
8 einen Graphen, der eine Varianz von Ausgangspotentialen von Speicherzellen aufgrund eines herkömmlichen Leckpfads und eine Spanne zeigt;
9 ein Schaltungsdiagramm eines herkömmlichen Speicherzellenarrays;
10 ein Schaltungsdiagramm eines Mehrfachwert-ROM-Speicherzellenarrays, das in einer Ausführungsform der vorliegenden Erfindung verwendet wird;
11 eine ebene Ansicht des Mehrfachwert-ROM-Speicherzellenarrays, das in 10 gezeigt ist;
12 Kombinationen einer Auswahl von Bankauswahlleitungen zu der Zeit eines Auswählens von Zellen, die in 10 gezeigt sind;
13 ein Schaltungsdiagramm eines Speicherzellenarrays, das zum Verständnis der vorliegenden Erfindung verwendet wird;
14 ein Schaltungsdiagramm eines Speicherzellenarrays gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
15 eine ebene Ansicht des Speicherzellenarrays, das in 14 gezeigt ist;
16 einen charakteristischen Graphen, der ein Ausgangspotential des Speicherzellenarrays, das in 15 gezeigt ist, und eine Spanne veranschaulicht;
17 ein Blockdiagramm, das einen grundlegenden Aufbau des Mehrfachwert-ROM der vorliegenden Erfindung zeigt;
18 ein Schaltungsdiagramm, das ein Beispiel eines internen Aufbaus eines Leseverstärkers und einer Logikschaltung, die in 17 gezeigt ist, zeigt;
19 eine Querschnittsansicht eines Halbleitersubstrats, die eine Kanalimplantation zum Einstellen eines Schwellwerts in dem Speichertransistor der vorliegenden Erfindung veranschaulicht;
20A bis 20C charakteristische Graphen, die Vg-Id-Charakteristika von Speicherzellen gemäß unterschiedlicher Verfahren einer Ionenimplantation des Mehrfachwert-ROM dieser Erfindung zeigen;
21A und 21B charakteristische Graphen, die eine Beziehung zwischen einem Dosisbetrag und einer Schwellspannung in der vorliegenden Erfindung zeigen;
22A und 22B Querschnittsansichten, die Schritte eines Erhaltens von vier Dosisbeträgen unter Verwendung zweier Masken in dieser Erfindung zeigen;
23 eine Querschnittsansicht, die entlang einer Linie A-A' in 15 genommen ist;
24A bis 24H Querschnittsansichten, die Schritte zum Bilden eines Speicherzellen-Trennungsbereichs in dieser Erfindung zeigen; und
25A bis 25E Querschnittsansichten, die Schritte zum Bilden eines Speicherzellen-Trennungsbereichs in dieser Erfindung zeigen;
Ausführungsformen der vorliegenden Erfindung werden nun unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben werden.
11 ist eine ebene Ansicht einer grundlegenden Struktur eines Mehrfachwert-ROM-Zellenarrays, das in der vorliegenden Erfindung verwendet wird, das auf einem Halbleitersubstrat 10 gebildet ist. 10 zeigt eine Äquivalenzschaltung davon, und 12 zeigt Kombinationen einer Auswahl von Bankauswahlleitungen zu der Zeit eines Auswählens von Zellen in dem Basiszellenarray. Wie in dem Äquivalenzschaltungsdiagramm der 10 gezeigt, umfasst die grundlegende Struktur der 11 Speichertransistoren 7, die an einer Matrix angeordnet sind, erste Auswahltransistoren 81 und zweite Auswahltransistoren 82. Wie in 11 gezeigt, sind Unterbitleitungen 31, 32 und 33 und Untermasseleitungen 41 und 42 abwechselnd angeordnet, um so in der Spaltenrichtung zu verlaufen. Diese Unterbitleitungen 31, 32 und 33 und Untermasseleitungen 41 und 42 sind aus einer N⁺-Diffusionsschicht gebildet, die auf dem Halbleitersubstrat 10 bereitgestellt ist. Bankauswahlleitungen (SL) und Wortleitungen (WL) sind in der Zeilenrichtung angeordnet, und diese Leitungen sind aus der gleichen leitfähigen Schicht wie die Gates der Transistoren, z. B. einem Polycid oder Polysilizium, auf dem Halbleitersubstrat gebildet. Eine Hauptbitleitung 1 und eine Hauptmasseleitung 2 sind in der Spaltenrichtung über einen Isolationsfilm (nicht gezeigt) auf dem Halbleitersubstrat gebildet. Die Hauptbitleitung und die Hauptmasseleitung sind beispielsweise aus Aluminiumdrähten gebildet. Die Hauptbitleitung 1 ist mit ersten, zweiten und dritten Unterbitleitungen 31, 32 und 33 über erste, zweite und dritte Auswahltransistoren 81, 82 und 83 verbunden, und die Hauptmasseleitung 2 ist mit ersten und zweiten Untermasseleitungen 42 und 41 über vierte und fünfte Auswahltransistoren 84 und 85 verbunden.
Im Beispiel wird nun ein Auslesen der Zelle 1 des Speichertransistors beschrieben werden. Wenn die Bankauswahlleitung SL1 der Bankauswahlleitungen SL1 bis SL3 auf einen hohen Pegel gesetzt wird, wird das Drain der Zelle 1 mit der Hauptbitleitung 1 über den Auswahltransistor 81 verbunden. Wenn die Leitung SL5 der Leitungen SL4 und SL5 auf einen hohen Pegel gesetzt wird, wird die Source der Zelle 1 mit der Hauptmasseleitung 2 verbunden. Gleichzeitig wird, wenn die Wortleitung WL1 der 32 Wortleitungen WL1 bis WL32 auf einen hohen Pegel gesetzt wird, ein Energieversorgungspfad durch die Zelle 1 über den Auswahltransistor 85 gebildet. Eine der Zellen 1–4 kann durch ein Anlegen von Potentialen an die Leitungen SL1 bis SL5 in Kombinationen, die in 12 gezeigt sind, gewählt werden (ein Symbol "o" zeigt einen hohen Pegel an, und die Abwesenheit davon zeigt einen niedrigen Pegel an).
Eine Halbleiterspeichervorrichtung, die zum Verständnis der vorliegenden Erfindung nützlich ist, wird nun unter Bezugnahme auf 13 beschrieben werden. Die Halbleiterspeichervorrichtung, die in 13 gezeigt ist, ist durch das oben beschriebene Zellenarray ausgebildet. Insbesondere zeigt 13 einen Strompfad zum Auslesen von Daten aus dem Speicherzellenarray durch ein herkömmliches Vorspannverfahren. In dieser Beschreibung wird die Zelle "5" ausgelesen. Die Leitung SL1 der Leitungen SL1 bis SL3 wird gewählt und auf einen hohen Pegel gesetzt. Die Leitung SL5 der Leitungen SL4 und SL5 wird gewählt und auf einen hohen Pegel gesetzt. Die Wortleitung WL1 der Leitungen WL1 bis WL32 wird gewählt und auf einen hohen Pegel gesetzt. Überdies wird die Hauptmasseleitung GL2 auf einen Massepegel (Vss) gesetzt, und die Hauptbitleitung BL2 der Hauptbitleitungen Bl1 bis BL4 wird mit dem Leseverstärker verbunden, um einen Strom von dem Leseverstärker fließen zu lassen. Die Hauptmasseleitung GL1 wird in dem floatenden Zustand ausgeführt, und die anderen Hauptbitleitungen (BL1, BL3 und BL4) und die anderen Hauptmasseleitungen (GL3 und GL4) werden in den Vorspannzustand gesetzt.
Da die Anzahl von Bankauswahlleitungen verglichen mit dem Stand der Technik um Eins erhöht ist, kann ein Leckpfad durch ein Abschneiden eines parasitären Leckpfads beseitigt werden. Zusätzlich kann ein Leckpfad in der Nähe des Auswahltransistors durch einen Implantations-Stopp-Bereich 13 (15) abgeschnitten werden, die mit einer hohen Schwelle gebildet ist. Wie aus 13 klar ist, tritt durch ein Anlegen einer Vorspannung ein Leckstrom in einem Leckpfad auf und fließt in die
auf und fließt in die Zelle 5, wenn die Zellen 1 bis 4 "1"-Zellen sind. Folglich nimmt der Strom, der in die Zelle 5 fließt, zu, und die Drain-Spannung der Zelle 5 erhöht sich. Wenn die Zellen 6 bis 8 "1"-Zellen sind, fließt ein Leckstrom in dem Leckpfad
, und das Source-Potential der Zelle nimmt aufgrund eines Spannungsabfalls zu. Dementsprechend steigt, da der aus der Zelle herausfließende Strom abnimmt, und der hereinfließende Strom unverändert wird, die Drain-Spannung der Zelle zu. Wegen dieser Faktoren variieren Icell-Wert und das Ausgangspotential der Zelle aufgrund des Zustands der benachbarten Zellen.
Eine Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf die 14 bis 16 beschrieben werden. 15 ist eine ebene Ansicht einer grundlegenden Struktur eines Zellenarray-Aufbaus eines Mehrfachwert-ROM, der auf einem Halbleitersubstrat 10 gebildet ist, 14 zeigt eine Äquivalenzschaltung davon, und 16 ist ein charakteristisches Diagramm zum Veranschaulichen eines Ausgangspotentials und einer Spanne der Speicherzelle dieser Ausführungsform. In der in 13 gezeigten Vorrichtung variieren der Icell-Wert und das Ausgangspotential der Zelle aufgrund des Zustands der benachbarten Zellen, das Leckpfade A und B zurückbleiben. In dieser Ausführungsform wird, um dieses Problem zu lösen, das Vorspannverfahren nicht eingesetzt. Stattdessen werden die Zellenarrays, die jeweils 8 Zellen umfassen, elektrisch durch einen Teilungsabschnitt 14 getrennt. Dadurch wird ein Hereinfließen eines Leckstroms von einem benachbarten Zellenarray-Block verhindert. Beispielsweise kann in dem Verfahren der elektrischen Trennung ein Trennungsbereich gleichzeitig durch eine Implantation für den ROM gebildet werden, oder kann in einem Schritt, der unterschiedlich von einer ROM-Implantation ist, gebildet werden.
Das Auslesen der Zelle 5 wird nun beschrieben werden. Die Leitung SL1 unter den Leitungen SL1 bis SL3 wird gewählt und auf einen hohen Pegel gesetzt. Die Leitung SL5 der Leitungen SL4 und SL5 wird gewählt und auf einen hohen Pegel gesetzt. Dann wir die Leitung WL1 unter den Leitungen WL1 bis WL32 gewählt und auf einen hohen Pegel gesetzt. Die Leitung GL2 wird auf einen Massepegel gesetzt, die Leitung GL2 wird gewählt, und es wird zugelassen, dass ein Vorspannstrom von dem Leseverstärker über die Leitung GL2 fließt. Gleichzeitig werden die Bitleitung (BL1) und die Masseleitung (GL1) außer den Leitungen BL2 und GL2 in den floatenden Zustand gesetzt. Dadurch wird ein Leckstrom gestoppt, indem die Bitleitungen BL1 und BL2 und die Verbindung zwischen der N⁺-Diffusionsschicht dem Halbleitersubstrat vom P-Typ in dem gleichen Zellenarray-Block geladen werden, und der Leckstrom fließt nicht in dem normalen Zustand. Dadurch wird der Strompfad, wie er in 14 gezeigt ist, erhalten, und ein Zellenarray, das keinen Leckpfad aufweist, wird bereitgestellt. Folglich kann eine Spanne zu der Erfassungszeit, die bei einem Fertigen des Mehrfachwert-ROM auftritt, erhöht werden, wie in 16 gezeigt. In diesem Fall wird auch ein Implantations-Stoppelement 13 an einer geeigneten Stelle gebildet.
In dieser Ausführungsform wird der Trennungsbereich für jeweils 8 Zellen gebildet. Spezifisch wird die grundlegende Struktur des Speicherzellenarrays für jeweils 8 Bänke gebildet. In der vorliegenden Erfindung ist die Größe des Fläche eines Speicherzellenarrays nicht beschränkt, und Speicherzelle kann jedwede Anzahl von Bänken umfassen.
In dem ROM der vorliegenden Erfindung werden Mehrfachwert-Daten in der Speicherzelle durch einen Schaltungsaufbau, der in 17 gezeigt ist, erfasst. Ein Speicherabschnitt des ROM umfasst ein Speicherzellenarray, in welchem die Speicherzellen in einer Matrix angeordnet sind, einen Zeilendecoder zum Steuern von Wortleitungen, mit welchen die Gates der Speicherzellen gemeinsam verbunden sind, einen Spaltendecoder zum Steuern von Bitleitungen und eine Vorspannschaltung zum Vorspannen der Bitleitungen. Der Speicherabschnitt ist mit einem Leseverstärker über Bitleitungs-Auswahltransistoren verbunden. In diesem Fall sind drei Leseverstärker zum Erfassen von vier unterschiedlichen Schwellspannungen erforderlich. Jeder Leseverstärker empfängt drei unterschiedliche Referenzen (Vref1, Vref2, Vref3). Eine logische Schaltung ist zum Anpassen der Ausgänge der drei Leseverstärker an die beiden Adressen D0 und D1 bereitgestellt. Eine Referenzspannungs-Erzeugungsschaltung zum Setzen von drei Referenzpegeln erzeugt eine Referenzspannung Vref1 durch Verwendung von Speicherzellen mit der Schwellspannung Vth1, eine Referenzspannung Vref2 durch Verwendung von Speicherzellen mit der Schwellspannung Vth2, und eine Referenzspannung Vref3 durch Verwendung von Speicherzellen mit einer Schwellspannung Vth3. Auf der Grundlage dieser Referenzspannungen werden Ausgänge, die der Logikschaltung zuzuführen sind, erzeugt. Die Referenzspannungen werden in den Leseverstärker eingegeben und mit einer Ausgangsspannung Vdat verglichen, die dem Verstärker von den Speicherzellen zugeführt wird. Ein Vergleichsergebnis wird in die Logikschaltung eingegeben, und Datenwerte (00, 01, 10, 11), die den beiden Adressen D0 und D1 entsprechen, werden von der Logikschaltung ausgelesen. 18 zeigt Beispiele des Leseverstärkers und der Logikschaltung zum Ausgeben von Daten. Ausgänge des Leseverstärkers sind durch SAout1, SAout2 und SAout3 bezeichnet.
Durch den obigen Aufbau, können Zwei-Bit-Daten aus einer Ein-Bit-Speicherzelle gelesen werden, und der doppelte Betrag von Daten kann in der Speicherzelle der gleichen Chipgröße wie in dem Stand der Technik gespeichert werden. Mit anderen Worten kann die Chipgröße beträchtlich verringert werden, wenn die Speicherkapazität die gleiche wie in dem Stand der Technik bleibt. Wenn die Mehrfachwert-Speicherzelle verwendet wird, kann die Fläche der Speicherzelle in hohem Maße verringert werden.
Ein Verfahren zum Herstellen der Vorrichtung der vorliegenden Erfindung wird nun beschrieben werden. 15 ist eine ebene Ansicht der grundlegenden Struktur eines Speicherzellenarrays des ROM vom Vier-Wert-Pegeltyp dieser Erfindung. Der Speicherzellenarray-Block ist getrennt von anderen Speicherzellenarray-Blöcken durch den Trennungsbereich 14, der z. B. aus einem isolierenden Oxidfilm ausgeführt ist. Der Arrayblock in dieser Figur entspricht der linken Hälfte der Äquivalenzschaltung, die in 14 gezeigt ist. Nur-Speichertransistoren, die mit der Wortleitung WL1 verbunden sind, sind mit Zellennummern 1 bis 8 versehen, und die Speichertransistoren, die mit den Wortleitungen WL2, WL3, ..., WL32 verbunden sind, sind nicht gezeigt. Jeder Transistor weist einen von vier Schwellwerten auf, so dass eine Zelle (ein Transistor) vier Zustände aufweisen kann, d. h. 2-Bit-Daten, und die Speicherkapazität verdoppelt ist, verglichen mit dem herkömmlichen 1-Zellen-1-Bit-Speicher. Der Schwellwert wird durch ein Kanaldotieren mittels eines Ionenimplantationsprozesses verschoben.
Unter Bezugnahme auf 19 wird die Kanalimplantation für den Speichertransistor nun beschrieben werden. 19 ist eine Teil-Querschnittsansicht eines Bereichs des Halbleitersubstrats vom P-Typ-Silizium, wo ein Speichertransistor gebildet ist. Ein Source-/Drain-Bereich 11, 12, der aus einer N+-Diffusionsschicht ausgeführt ist, ist in einem Oberflächenabschnitt des Halbleitersubstrats 10 gebildet. Ein Gate-Oxidfilm 15 ist darauf gebildet. Weiter ist ein Polysiliziumfilm 16 auf dem Gate-Oxidfilm 15 abgeschieden. Ein Fotoresistfilm 17 ist auf dem Polysiliziumfilm 16 an einer Fläche bereitgestellt, wo Verunreinigungen Ionen-implantiert sind ("Kanalimplantation"). In diesem Zustand wird eine Kanalimplantation auf der Kanaloberfläche über den Gate-Oxidfilm 15 und den Polysiliziumfilm 16 bewirkt, wodurch die Schwelle des Transistors variiert.
Unter Bezugnahme auf die 20A, 20B und 20C wird nun ein Verfahren zum Ausführen der Speicherzellen (Speichertransistoren), die vier Schwellen aufweisen, beschrieben werden. 20A veranschaulicht ein Verfahren zum Erhalten von vier Schwellen durch ein Durchführen einer Kanalimplantation von vier Dosisbeträgen D1, D2, D3 und D4 (D1 < D2 < D3 < D4), wobei vier Masken über dem Kanalbereich bereitgestellt sind. 20B veranschaulicht ein Verfahren, in welchem eine von vier Schwellen bereitgestellt ist, auch wenn eine Kanalimplantation zum Setzen einer Schwelle nicht durchgeführt wird. Dementsprechend sollte es genügen, wenn eine Kanalimplantation dreimal durchgeführt wird. Somit wird die Kanalimplantation mit drei Dosisbeträgen D1, D2 und D3 unter Verwendung dreier Masken durchgeführt, wodurch vier Schwellwerte erhalten werden. 20C veranschaulicht ein Verfahren, in welchem eine Zelle, in welcher keine Ionenimplantation durchgeführt wird, Zellen, in welcher eine Ionenimplantation mit zwei Dosisbeträgen D1 und D2 unter Verwendung zweier Masken durchgeführt wird, und eine Zelle, in welcher eine doppelte Implantation mit einem Gesamtdosisbetrag von D1 + D2 durchgeführt wird, kombiniert werden, um vier Schwellen zu erhalten. Die Anzahl erforderlicher ROM-Datenmasken zum Durchführen einer Kanalimplantation beträgt in dem Verfahren (a) vier, in dem Verfahren (b) drei und in dem Verfahren (c) zwei. Dementsprechend ist in dem Fall (c) eine TAT (Turn Around Time) am kürzesten und Loskosten sind niedrig und vorteilhaft.
Unter Bezugnahme auf die 21A und 21B wird nun ein spezifisches Beispiel des in der 20C veranschaulichten Verfahrens beschrieben werden. 21A ist ein charakteristischer Graph, der eine Wellen-Abhängigkeit eines ROM-Dosisbetrags zeigt. Wenn eine Kanalimplantation nicht durchgeführt wird, beträgt die Schwelle 1 V. Wenn der ROM-Dosisbetrag D1 ist, beträgt der Schwellwert 1,8 V, wie in 21B gezeigt. Wenn der Dosisbetrag D2 ist, beträgt die Schwelle 2,5 V. In dem Fall einer doppelten Implantation mit Dosisbeträgen von D1 + D2, beträgt die Schwelle 3,0 V. Nur durch ein zweifaches Durchführen einer Ionenimplantation können vier Schwellen von 1 V, 1,8 V, 2,5 V und 3,2 V erhalten werden.
22A und 22B zeigen ein Beispiel eines Prozesses zum Erhalten von vier Schwellen unter Verwendung von nur zwei ROM-Datenmasken, wie in 20C gezeigt. Die Zellen 1, 2, 3 und 4, die N⁺-Diffusions-Source/Drain-Bereiche aufweisen, sind auf einem Halbleitersubstrat 10 vom P-Typ gebildet. Unter Verwendung einer ROM-Maske 18 wird eine Ionenimplantation mit einem Dosisbetrag von D1 durchgeführt. Da die Maske 18 Öffnungen aufweist, die den Zellen 2 und 4 entsprechen, werden Ionen in den Kanalbereichen dieser Zellen implantiert. Dann wird unter Verwendung einer ROM-Maske 19, die Öffnungen aufweist, die den Zellen 3 und 4 entsprechen, eine Ionenimplantation mit einem Dosisbetrag D2 durchgeführt. Somit weisen die jeweiligen Zellen vier unterschiedliche Schwellen auf.
Wie in den 14 und 15 gezeigt, sind die Zellenarrays, die jeweils 8 Zellen umfassen, durch den Trennungsbereich 14 getrennt, um einzelne Zellenarray-Blöcke zu bilden. Dieser Aufbau wird eingesetzt, um zu verhindern, dass ein Leckstrom in den benachbarten Zellenarray-Block fließt. In herkömmlicher Weise wird diese Trennung durch ein gleichzeitiges Durchführen einer Implantation in dem Trennungsbereich und dem Kanal bewirkt, wodurch die Schwelle dieses Bereichs erhöht wird. Jedoch wird, wenn eine ROM-Implantation bei einer hohen Beschleunigung und einer hohen Dichte durchgeführt wird, um eine Schwellspannung von ungefähr 7 V bis 8 V zu erhalten, das Silizium-Halbleitersubstrat beschädigt, und ein defekter Kristall kann sich bilden. Dies kann zu einem Leckstrom führen, der auftritt, wenn eine Vorspannung an das Drain der Speicherzelle angelegt wird. Spezifisch fließt in dem Stand der Technik ein Leckstrom in den ausgeschalteten Zustand mit einer hohen Vth, und fehlerhafte Daten werden ausgegeben. Um dies zu vermeiden, wird eine Implantation bewirkt, um eine Schwelle von ungefähr 5 V zu erhalten. Das Problem darin liegt in dem Betrieb der Zelle, wenn Vcc 5 V oder mehr beträgt und in der Nähe eines Maximums. Wenn Vcc auf Vth oder darüber ansteigt, schaltet die Zelle ein und ein Strom fließt. In einem derartigen Fall wird die Trennung nicht erreicht, was zu einer Fehlfunktion führt. In einer Ausführungsform der vorliegenden Erfindung wird ein Blockieren des Stroms durch eine Feldtrennung, d. h. ein Verdicken eines Oxidfilms in diesem Bereich erreicht.
23 ist eine Querschnittsansicht, die entlang einer Linie A-A' in 15 genommen ist. Wie aus 23 ersehen werden kann, ist in einem Trennungsbereich 14 ein Siliziumoxidfilm verdickt, und ein benachbarter Zellenarray-Block ist getrennt. Dadurch wird, auch wenn das Wortleitungspotential 5 V oder darüber beträgt, eine Trennung sichergestellt. Somit kann eine Stromleckage von dem benachbarten Zellenarray-Block zu der Auslesezeit verhindert werden. Acht Transistoren sind zwischen Siliziumoxidfilmen 14 der Trennungsbereiche gebildet. Das Halbleitersubstrat 10 ist mit einem Gate-Oxidfilm 15 beschichtet, und eine Wortleitung 5, die aus einem Poliyzid (z. B. einem zusammengesetzten Film aus Polysilizium und Silizid) ist auf dem Gate-Oxidfilm 15 bereitgestellt. 24A bis 24H veranschaulichen Schritte eines Prozesses zum Bereitstellen einer Zellentrennung. Um eine Erhöhung in der Zellenfläche zu verhindern, ist ein Siliziumoxidfilm in dem Trennungsbereich dünner als ein Feldoxidfilm. Ein Halbleitersubstrat 10 vom P-Typ-Silizium schließt einen Zellenbereich und einen peripheren Schaltungsbereich ein. Ein thermischer Siliziumoxidfilm 20, der ungefähr 100 nm dick ist, ist auf dem Substrat 10 gebildet. Ein Nitridfilm (Si₃N₄) 21, der ungefähr 200 nm dick ist, ist auf dem Oxidfilm 20 durch CVD (24A) aufgewachsen.
Dann wird ein Fotoresistfilm 22, der durch einen vorbestimmten Maskenprozess strukturiert ist, auf dem Nitridfilm 21 gebildet (24B). Mit dem als eine maske verwendeten Fotoresistfilm 22 wird der Nitridfilm des Vorrichtungs-Trennungsbereichs teilweise weggeätzt (24C). Dadurch werden der Vorrichtungs-Bildungsbereich und der Vorrichtungs-Trennungsbereich (Feldbereich) definiert. Der Fotoresistfilm 22 wird dann entfernt, und die Oberfläche des Halbleitersubstrats 10 wird noch einmal thermisch oxidiert, wodurch ein Feldoxidfilm 23, der ungefähr 1 μm dick ist, auf dem Vorrichtungs-Trennungsbereich gebildet wird (24G). Der Nitridfilm 21 wirkt als ein Oxidationsverhinderungselement. Darauf wird ein Fotoresistfilm 24, der durch einen Maskenprozess strukturiert ist, gebildet (24E). Mit dem als eine Maske verwendeten Fotoresistfilm 24, wird der Nitridfilm auf dem Speicherzellenarray-Trennungsbereich teilweise weggeätzt (24F). Dann wird der Fotoresistfilm 24 entfernt, und die Oberfläche des Halbleitersubstrats 10 wird noch einmal thermisch oxidiert. Dadurch wird ein Oxidfilm 14, der dünner als der Feldoxidfilm 23 ist, auf dem Speicherzellenarray-Trennungsbereich gebildet (24G). Zuletzt wird der Nitridfilm (Si₃N₄) auf dem Halbleitersubstrat 10 entfernt (24H).
Unter Bezugnahme auf die 25A bis 25D wird nun ein weiteres Verfahren zum Bilden eines Feldoxidfilms geschrieben werden. Gemäß dieses Verfahrens wird, um die Anzahl von Fotoätzprozessen (PHP) zu verringern, ein Zellenarray-Block-Trennungsfeld gleichzeitig mit einer Bildung des Feldoxidfilms gebildet. Ein thermischer Oxidfilm 20 und ein Nitridfilm 21 werden auf einem Halbleitersubstrat 10 gebildet, und ein Fotoresistfilm 22 wird auf dem sich ergebenden Aufbau auf die gleiche Weise wie in den oben beschrieben Verfahren gebildet (25A). Mit dem als eine Maske verwendeten Fotoresistfilm 22 wird der Nitridfilm des Vorrichtungs-Trennungsbereichs und des Speicherzellenarray- Trennungsbereichs teilweise weggeätzt (25B). Der Fotoresistfilm 22 wird entfernt, und dann wird die Oberfläche des Halbleitersubstrats 10 thermisch oxidiert. Dadurch werden Feldoxidfilme 23 und 14, die ungefähr 1 μm dick sind, auf dem Vorrichtungs-Trennungsbereich im Speicherzellenarray-Trennungsbereich gebildet (25C). Der Nitridfilm 21 wirkt als ein Oxidationsverhinderungselement. Zuletzt wird der Nitridfilm auf dem Halbleitersubstrat 10 entfernt (25D).
In der vorliegenden Erfindung kann der Trennungsbereich ein Isolationsfilm eines Trench-Aufbaus sein. Durch ein Bilden des Vorrichtungs-Trennungsbereichs und des Speicherzellenarray-Trennungsbereichs in einem Trench-Aufbau kann die Integrationsdichte weiter erhöht werden. In diesem Fall kann die Tiefe des Trenches zwischen den Speicherzellenarrays geringfügig größer als die Tiefe der Verunreinigungsdiffusionsschicht, die den Source-/Drain-Bereich etc. des Transistors ausbildet, von der Oberfläche des Halbleitersubstrats sein. Es ist deswegen nicht erforderlich, dass die Tiefe des Trenches im wesentlichen die gleiche wie die Tiefe des Oxidfilms des Isolations-Trennungsbereichs ist, der zwischen dem peripheren Schaltungsbereich und dem Speicherzellenbereich gebildet ist.
Wie oben beschrieben worden ist, sind die benachbarten Speicherzellenarray-Blöcke durch den Feldoxidfilm getrennt, eine Hauptbitleitung ist mit zumindest drei Unterbitleitungen verbunden, eine Hauptmasseleitung ist mit zumindest zwei Untermasseleitungen verbunden, und die Anzahl von Bankauswahlleitungen ist erhöht. Dadurch ist ein parasitärer Leckpfad abgeschnitten, und ein Mehrfachwert-ROM, der eine Vielzahl von Zellenströmen erfassen muss, wird erhalten. Zusätzlich kann ein Zellentransistor, der vier Schwellwerte aufweisen kann, mit einer geringeren Anzahl von ROM-Datenmasken hergestellt werden.

Claims

Halbleiterspeichervorrichtung, umfassend: ein Halbleitersubstrat (10); eine Vielzahl von Wortleitungen (WL1–WL32); eine Vielzahl von ersten Auswahlleitungen (SL1–SL3); eine Vielzahl von zweiten Auswahlleitungen (SL4–SL5); und eine Vielzahl von Einheitenschaltungen, die einen Speicherzellenarray-Block bilden, wobei jede Einheitenschaltung enthält: eine Hauptbitleitung (1) und eine Vielzahl von Unterbitleitungen (31–33), die auf dem Halbleitersubstrat vorgesehen sind, wobei die Unterbitleitungen eine kürzere Verdrahtungslänge als die Hauptbitleitung haben, wobei die Vielzahl von Unterbitleitungen (31–33) die Vielzahl von Wortleitungen (WL1–WL32) und die Vielzahl von ersten Auswahlleitungen (SL1–SL3) kreuzen, eine Hauptmasseleitung (2) und eine Vielzahl von Untermasseleitungen (41, 42), die auf dem Halbleitersubstrat vorgesehen sind und alternierend mit den Unterbitleitungen angeordnet sind, wobei die Vielzahl von Untermasseleitungen (41, 42) die Vielzahl von Wortleitungen (WL1–WL32) und die Vielzahl von zweiten Auswahlleitungen (SL4, SL5) kreuzen, eine Vielzahl von Speicherzellen (1–4), die aus einer Vielzahl von in einer Matrix auf dem Halbleitersubstrat (10) angeordneten Speichertransistoren gebildet sind, wobei die Speichertransistoren (7) Drains haben, die mit den Unterbitleitungen (31–33) verbunden sind, und Sources haben, die mit den Untermasseleitungen (41, 42) verbunden sind, erste Auswahltransistoren (81–83), die auf dem Halbleitersubstrat (10) gebildet sind, deren Strompfade in die Unterbitleitungen (31–33) eingefügt sind, und zweite Auswahltransistoren (84, 85), die auf dem Halbleitersubstrat (10) gebildet sind, deren Strompfade in die Untermasseleitungen (41, 42) eingefügt sind, wobei die Hauptbitleitung (1) mit mindestens drei der Unterbitleitungen (31–33) über die ersten Auswahltransistoren (81–83) verbunden ist, die Hauptmasseleitung (2) mit mindestens zwei der Untermasseleitungen (41, 42) über die zweiten Auswahltransistoren (84, 85) verbunden ist, das Gate jedes der ersten Auswahltransistoren (81–83) mit einer entsprechenden ersten Auswahlleitung (SL1–SL3) verbunden ist, das Gate jedes der zweiten Auswahltransistoren (84, 84) mit einer entsprechenden zweiten Auswahlleitung (SL4, SL5) verbunden ist, und jede der Unterbitleitungen (31, 32, 33) durch einen entsprechenden ersten Auswahltransistor (81–83) ausgewählt wird, und jede der Untermasseleitungen (41, 42) durch einen entsprechenden zweiten Auswahltransistor (84, 85) ausgewählt wird; wobei jede der Vielzahl von Wortleitungen (WL1–WL32) mit Gates von jenen Speichertransistoren (7) der Vielzahl von Einheitenschaltungen verbunden ist, die in einer entsprechenden Zeile sind, die Vielzahl von ersten Auswahlleitungen (SL1–SL3) mit den Gates der ersten Auswahltransistoren (81–83) der Vielzahl von Einheitenschaltungen verbunden sind, die Vielzahl von zweiten Auswahlleitungen (SL4, SL5) mit den Gates der zweiten Auswahltransistoren (84, 85) der Vielzahl von Einheitenschaltungen verbunden sind, und Mittel bereitgestellt sind, um sicherzustellen, dass zum Zeitpunkt des Datenlesevorgangs die Hauptbitleitung und die Hauptmasseleitung einer ausgewählten Einheitenschaltung mit einer Lesespannung bzw. einer Referenzspannung verbunden sind, und die Hauptbitleitung und die Hauptmasseleitung jeder nicht ausgewählten Einheitenschaltung schwebend gehalten werden, sodass das Hineinfließen eines Leckstroms aus einer benachbarten Einheitenschaltung verhindert wird.
Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jeder der Speichertransistoren (7) einen von vier Schwellwerten hat.
Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Speichervorrichtung eine Vielzahl von Speicherzellenblöcken umfasst, wovon jeder die Vielzahl von Einheitenschaltungen umfasst, wobei jede der Vielzahl von Wortleitungen (WL1–WL32) mit Gates jener der Speichertransistoren (7) der Vielzahl von Einheitenschaltungen der Vielzahl von Speicherzellenblöcken verbunden ist, die in einer entsprechenden Zeile sind, die Vielzahl von Wortleitungen (WL1–WL32) die Unterbitleitungen (31–33) und die Untermasseleitungen (42, 43) der Vielzahl von Einheitenschaltungen der Vielzahl von Speicherzellenblöcken kreuzen, die Vielzahl von ersten Auswahlleitungen (SL1–SL3) mit den Gates der ersten Auswahltransistoren (81–83) der Vielzahl von Einheitenschaltungen der Vielzahl von Speicherzellenblöcken verbunden sind, und die Unterbitleitungen (31–33) und die Untermasseleitungen (41, 42) der Vielzahl von Einheitenschaltungen der Vielzahl von Speicherzellenblöcken kreuzen, die Vielzahl von zweiten Auswahlleitungen (SL4, SL5) mit den Gates der zweiten Auswahltransistoren (81–85) der Vielzahl von Einheitenschaltungen der Vielzahl von Speicherzellenblöcken verbunden sind, und die Unterbitleitungen (31–33) und die Untermasseleitungen (41, 42) der Vielzahl von Einheitenschaltungen der Vielzahl von Speicherzellenblöcken kreuzen, und die elektrischen Strompfade durch die Speicherzellen der Einheitenschaltungen der Vielzahl von Speicherzellenarray-Blöcken zwischen jeweiligen Speicherzellenblöcken elektrisch voneinander getrennt sind, sodass zum Zeitpunkt eines Datenlesevorgangs das Hineinfließen eines Leckstroms aus einem benachbarten Speicherzellenarray-Block verhindert wird.
Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die Speicherzellenarray-Blöcke durch eine Feldoxidschicht (14) getrennt sind, die zwischen den jeweiligen Speicherzellenarray-Blöcken auf dem Halbleitersubstrat vorgesehen ist.
Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass ein peripheres Schaltungsgebiet in dem Halbleitersubstrat vorgesehen ist, eine isolierende Elementetrennungs-Oxidschicht (23) zwischen dem peripheren Schaltungsgebiet und einem Gebiet, wo die Speicherzellenarray-Blöcke gebildet sind, gebildet ist, und die Dicke der isolierenden Elementetrennungs-Oxidschicht größer oder gleich der Dicke der Feldoxidschicht ist, die zwischen den Speicherzellenarray-Blöcken vorgesehen ist.
Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass jeder der Speichertransistoren (7) einen von vier Schwellwerten hat.