KR940027178A - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

리크전류의 발생을 감소시켜서 센스(감지)시의 마진을 확대한 셀어레이 구조를 갖추고, 1소자당의 정보량을 복수 비트 이상으로 하는 대용량 반도체 기억장치를 제공하며, 더구나 반도체 기억장치에 있어서 그 셀의 임계치를 설정하는 간단한 방법을 제공한다.
매트릭스형상으로 배치되고, 4종류의 임계치의 어느 하나를 가지는 복수의 메모리트랜지스터(7)는 열방향으로 뱅크를 구성하고, 복수의 뱅크로 메모리셀 어레이를 구성하고 있다. A1로 이루어진 주비트선(1)에는 각각 제1 선택트랜지스터(8)를 매개로 3개의 부비트선이 접속되고, A1로 이루어진 주접지선(2)에는 각각 제2선택트랜지서터(18)를 매개로 2개의 부접지선이 접속되어 있다. 주비트선과 부접지선이 교차하도록 뱅크선택선(SL) 및 워드선(WL)이 형성되어 있다. 선택트랜지스터의 게이트는 상기 선택선에 접속되고, 1개의 선택선은 1개의 선택트랜지스터에 접속되어 있다. 각 부비트선 및 부접지선은 1열의 메모리트랜지스터를 구비하고 이것이 뱅크를 구성한다. 더구나, 메모리셀 어레이간에는 실리콘산화막 등으로 이루어진 분리영역(도시않음)이 형성되어 리크전류를 방지하고 있다.

Description

반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 다치(多値)ROM메모리셀 어레이의 회로도, 제2도는 제1도의 다치ROM메모리셀 어레이의 평면도, 제3도는 제1도의 셀선택시의 뱅크선택선의 선택조합도.

Claims (6)

  1. 반도체기판(10)과, 이 반도체기판(10)에 형성된 복수의 부비트선(3,4), 상기 반도체기판(10)에 형성되고 상기 부비트선(3,4)과 서로 배열된 복수의 부비트선(4), 상기 부비트선(3,4)에 접속된 드레인 및 상기 부접지선에 접속된 소스를 갖춘 메모리트랜지스터(7)가 매트릭스상으로 배열된 복수의 메모리셀, 상기 반도체기판에 형성되면서 상기 부비트선에 접속된 제1 선택트랜지스터(8), 상기 반도체기판에 형성되면서 상기 부접지선에 접속된 제2 선택트랜지스터(81), 상기 메모리트랜지스터의 게이트에 접속되면서 상기 부비트선 및 상기 부접지선에 교차하는 복수의 워드선(WL1-WL32), 상기 부비트선이 상기 제1 선택트랜지스터를 매개로 적어도 3개 접속된 주비트선(1). 상기 부접지선이 상기 제2 선택트랜지스터를 매개로 적어도 2개접속된 주접지선(2)을 갖추고, 상기 제2 트랜지스터의 하나로부터 1개의 상기 부비트선이 선택되고, 상기 제2선택트랜지스터의 하나로부터 1개의 상기 부접지선이 선택되며, 상기 주비트선 또는 주접지선중 소정의 주비트선 또는 주접지선에 접속된 상기 제1 또는 제2 선택트랜지스터가 각각 서로 다른 상기 뱅크선택선에 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1 항에 있어서, 상기 메모리트랜지스터는 4치의 임계치중 어느하나를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  3. 청구항1 또는 청구항 2에 있어서, 상기 복수의 메모리셀은 소정의 메모리셀수마다 메모리셀 어레이를 구성하고, 메모리셀 어레이간은 전기적으로 분리를 행하며, 독출동작시에는 분리한 셀어레이중의 하나의 메모리셀을 선택하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3 항에 있어서, 상기 메모리셀 어레이간의 전기적인 분리로서 반도체기판(10)에 형성된 필드산화막(14)을 이용한 것을 특징으로 하는 반도체 기억장치.
  5. 제4 항에 있어서, 상기 반도체기판에는 주변회로영역이 형성되어 있고, 이 주변회로영역과 상기 메모리셀 어레이가 형성된 영역의 사이에는 소자분리절연산화막(23)이 설치되어 있으며, 이 소자분리절연산화막의 두께는 상기 메모리셀 어레이간에 형성된 상기 필드산화막의 두께와 동일이든가, 이보다도 두꺼운 것을 특징으로 하는 반도체 기억장치.
  6. 반도체 기억장치의 반도체기판에 형성된 메모리트랜지스터에 4치의 임계치중 어느하나의 값을 설정하는 공정에 있어서, 제1 마스크를 이용하여 제1도우즈량을 갖는 이온주입을 상기 반도체기판의 메모리트랜지스터의 채널영역에 행하고, 이어 제2 마스크를 이용하여 제2 도우즈량을 갖는 이온주입을 상기 채널영역에서 행하며, 이 이온주입을 행하지 않는 경우, 제1 도우즈량의 이온주입을 행한 경우, 제2 도우즈량의 이온주입을 행한 경우, 제1과 제2도우즈량을 서로 겹쳐 이온주입을 행한 경우를 적절히 채택하여 4종류의 임계치중 어느 하나를 설정하는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940009642A 1993-05-01 1994-04-30 반도체 기억장치 및 그 제조방법 KR0159323B1 (ko)

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