JPH05129560A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05129560A JPH05129560A JP3313459A JP31345991A JPH05129560A JP H05129560 A JPH05129560 A JP H05129560A JP 3313459 A JP3313459 A JP 3313459A JP 31345991 A JP31345991 A JP 31345991A JP H05129560 A JPH05129560 A JP H05129560A
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- Japan
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- transistor
- row
- diffusion layer
- memory device
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルの配列を横積み型にしたときで
も、高集積化を図ることができる半導体記憶装置を提供
する。 【構成】 Ｐ型半導体基板２上に、多結晶シリコン層
（ワード線）４とＮ型埋込拡散層（ビット線）６とをそ
れぞれ等間隔で配置する。Ｎ型埋込拡散層６は、素子分
離絶縁膜８を隔ててワード線４と絶縁される。各ビット
を構成するセルトランジスタのチャネル長は、隣合うＮ
型埋込拡散層６の間隔で決定され、チャネル方向は、ワ
ード線方向となる。ワード線方向に隣合って配置された
メモリセルのドレインは第一のビット線に、またソース
は第二のビット線に接続される。実際には、各セルトラ
ンジスタ２８のドレイン拡散層を第一のビット線２４と
して、ソース拡散層を第２のビット線２６として使用し
ている。
も、高集積化を図ることができる半導体記憶装置を提供
する。 【構成】 Ｐ型半導体基板２上に、多結晶シリコン層
（ワード線）４とＮ型埋込拡散層（ビット線）６とをそ
れぞれ等間隔で配置する。Ｎ型埋込拡散層６は、素子分
離絶縁膜８を隔ててワード線４と絶縁される。各ビット
を構成するセルトランジスタのチャネル長は、隣合うＮ
型埋込拡散層６の間隔で決定され、チャネル方向は、ワ
ード線方向となる。ワード線方向に隣合って配置された
メモリセルのドレインは第一のビット線に、またソース
は第二のビット線に接続される。実際には、各セルトラ
ンジスタ２８のドレイン拡散層を第一のビット線２４と
して、ソース拡散層を第２のビット線２６として使用し
ている。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体記憶装
置に関し、特に製造工程中にプログラムを書き込むマス
クＲＯＭ（Read Only Memory）に関するものである。
置に関し、特に製造工程中にプログラムを書き込むマス
クＲＯＭ（Read Only Memory）に関するものである。
【０００２】
【従来の技術】従来、マスクＲＯＭにプログラムを書込
む方式には、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監
修、倍風館）の pp.１６８〜１６９に記載されているよ
うに、拡散層プログラム方式、イオン注入プログラム方
式、コンタクトホールプログラム方式等がある。１ビッ
ト当たりのセル面積としては、イオン注入法プログラム
方式によるマスクＲＯＭが最も小さく、縦積み（serie
s）型配列を採ることができる。
む方式には、「ＣＭＯＳ超ＬＳＩの設計」（菅野卓雄監
修、倍風館）の pp.１６８〜１６９に記載されているよ
うに、拡散層プログラム方式、イオン注入プログラム方
式、コンタクトホールプログラム方式等がある。１ビッ
ト当たりのセル面積としては、イオン注入法プログラム
方式によるマスクＲＯＭが最も小さく、縦積み（serie
s）型配列を採ることができる。
【０００３】図５にイオン注入プログラム方式による縦
積み型マスクＲＯＭの概略部分平面図、図６にそのマス
クＲＯＭの等価回路図を示す。ＭＯＳトランジスタ７２
のソース及びドレイン拡散層がそのままビット線５４と
しての役割を担っており、ビット線５４に垂直な方向に
ワード線５２が形成される。したがって、各メモリセル
を構成するＭＯＳトランジスタ７２のチャネル方向がビ
ット線５４の方向に一致した配列となる。通常は、予め
各ＭＯＳトランジスタ７２の閾値電圧（以下、Ｖthと略
す。）をエンハンスメント（enhancement ）型に設定
し、選択されたＭＯＳトランジスタ７２のＶthのみをイ
オン注入法によってデプレション（depletion ）型に切
り換えてプログラミングを行う。尚、図５において、８
２は素子分離絶縁膜であり、図６において、６２は行デ
コーダ、６４は列デコーダである。
積み型マスクＲＯＭの概略部分平面図、図６にそのマス
クＲＯＭの等価回路図を示す。ＭＯＳトランジスタ７２
のソース及びドレイン拡散層がそのままビット線５４と
しての役割を担っており、ビット線５４に垂直な方向に
ワード線５２が形成される。したがって、各メモリセル
を構成するＭＯＳトランジスタ７２のチャネル方向がビ
ット線５４の方向に一致した配列となる。通常は、予め
各ＭＯＳトランジスタ７２の閾値電圧（以下、Ｖthと略
す。）をエンハンスメント（enhancement ）型に設定
し、選択されたＭＯＳトランジスタ７２のＶthのみをイ
オン注入法によってデプレション（depletion ）型に切
り換えてプログラミングを行う。尚、図５において、８
２は素子分離絶縁膜であり、図６において、６２は行デ
コーダ、６４は列デコーダである。
【０００４】メモリセルからデータを読出すには、予め
全てのワード線５２をハイ（high）レベルにした状態か
ら、選択されたワード線５２をロー（low ）レベルに、
選択されたビット線５４をハイレベルにする。このと
き、選択メモリセルのＶthがデプレション型ならばワー
ド線５２がローレベルになっても選択ビット線５４を流
れる電流は流れたままになり、一方、エンハンスメント
型なら、選択ビット線５４を流れる電流はカットされ
る。以上の方法によって、データの読み出しを行う。
全てのワード線５２をハイ（high）レベルにした状態か
ら、選択されたワード線５２をロー（low ）レベルに、
選択されたビット線５４をハイレベルにする。このと
き、選択メモリセルのＶthがデプレション型ならばワー
ド線５２がローレベルになっても選択ビット線５４を流
れる電流は流れたままになり、一方、エンハンスメント
型なら、選択ビット線５４を流れる電流はカットされ
る。以上の方法によって、データの読み出しを行う。
【０００５】また、図７に横積み型マスクＲＯＭの回路
図を示す。行方向に対してはビット線５６、ＭＯＳトラ
ンジスタ７２、ビット線５８の順に繰り返し配置した構
成としている。列方向に配置されたＭＯＳトランジスタ
７２のドレインとソースはそれぞれ左右のビット線５
６，５８に接続され、行方向に配置されたＭＯＳトラン
ジスタ７２のゲートは同一のワード線５２に接続され
る。ビット線５６は全て電気的には接地されており、ビ
ット線５８によって列方向の選択を行う。
図を示す。行方向に対してはビット線５６、ＭＯＳトラ
ンジスタ７２、ビット線５８の順に繰り返し配置した構
成としている。列方向に配置されたＭＯＳトランジスタ
７２のドレインとソースはそれぞれ左右のビット線５
６，５８に接続され、行方向に配置されたＭＯＳトラン
ジスタ７２のゲートは同一のワード線５２に接続され
る。ビット線５６は全て電気的には接地されており、ビ
ット線５８によって列方向の選択を行う。
【０００６】横積み型の構造の場合、予め各ＭＯＳトラ
ンジスタ７２のＶthを、データ読出し時に各ＭＯＳトラ
ンジスタ７２のゲート（ワード線５２）がハイレベルに
なったときにオンする程度のエンハンスメント型に設定
しておく。そして、選択されたメモリセルのＶthだけを
イオン注入法によって、ワード線５２がハイレベルにな
ってもオンしない値に切り換えることによりプログラミ
ングを行う。また、メモリセルからデータを読出すに
は、まず、予め各ワード線５２をローレベル又はオープ
ンにしておき、ビット線５８もオープンにしておく。そ
して、選択されたワード線５２のみハイレベルにし、ビ
ット線５８で列方向を選択する。このようにしてメモリ
セルを選択して読み出しを行う。
ンジスタ７２のＶthを、データ読出し時に各ＭＯＳトラ
ンジスタ７２のゲート（ワード線５２）がハイレベルに
なったときにオンする程度のエンハンスメント型に設定
しておく。そして、選択されたメモリセルのＶthだけを
イオン注入法によって、ワード線５２がハイレベルにな
ってもオンしない値に切り換えることによりプログラミ
ングを行う。また、メモリセルからデータを読出すに
は、まず、予め各ワード線５２をローレベル又はオープ
ンにしておき、ビット線５８もオープンにしておく。そ
して、選択されたワード線５２のみハイレベルにし、ビ
ット線５８で列方向を選択する。このようにしてメモリ
セルを選択して読み出しを行う。
【０００７】
【発明が解決しようとする課題】ところで、縦積み型マ
スクＲＯＭはセルサイズを最も小さくできるため、一般
に広く採用されている構造であるが、列方向に配置され
た各ＭＯＳトランジスタ７２をビット線５４に直列接続
しているので、ソースが基板電位と直結していないＭＯ
Ｓトランジスタ７２のＶthが基板バイアス効果により上
昇してしまうという問題がある。また、列方向に直列接
続するＭＯＳトランジスタ７２の数が増えるほど、トー
タルのチャネルコンダクタンスが小さくなるため、読出
し電流が制限され、読出しスピードが遅いという問題も
ある。
スクＲＯＭはセルサイズを最も小さくできるため、一般
に広く採用されている構造であるが、列方向に配置され
た各ＭＯＳトランジスタ７２をビット線５４に直列接続
しているので、ソースが基板電位と直結していないＭＯ
Ｓトランジスタ７２のＶthが基板バイアス効果により上
昇してしまうという問題がある。また、列方向に直列接
続するＭＯＳトランジスタ７２の数が増えるほど、トー
タルのチャネルコンダクタンスが小さくなるため、読出
し電流が制限され、読出しスピードが遅いという問題も
ある。
【０００８】一方、横積み型マスクＲＯＭでは、各ＭＯ
Ｓトランジスタ７２のソースがビット線５６を通じて常
に接地されており、基板バイアス効果の影響がなく、ま
た列方向に接続されるＭＯＳトランジスタ７２の数が増
えても、ビット線５８を流れる読出し電流が制限される
ことはないので、上述の縦積み型マスクＲＯＭの問題点
を解決することができるが、各メモリセルに対して二つ
のビット線５６，５８を必要とするため、メモリセルサ
イズが大きくなり高集積化に適さなくなってしまう。
Ｓトランジスタ７２のソースがビット線５６を通じて常
に接地されており、基板バイアス効果の影響がなく、ま
た列方向に接続されるＭＯＳトランジスタ７２の数が増
えても、ビット線５８を流れる読出し電流が制限される
ことはないので、上述の縦積み型マスクＲＯＭの問題点
を解決することができるが、各メモリセルに対して二つ
のビット線５６，５８を必要とするため、メモリセルサ
イズが大きくなり高集積化に適さなくなってしまう。
【０００９】本発明は上記事情に基づいてなされたもの
であり、メモリセルの配列を横積み型にしたときでも、
高集積化を図ることができる半導体記憶装置を提供する
ことを目的とする。
であり、メモリセルの配列を横積み型にしたときでも、
高集積化を図ることができる半導体記憶装置を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明に係る半導体記憶装置は、記憶セルとして一
のＭＯＳトランジスタを有し、行線と第一導電型半導体
基板上に第二導電型拡散層で成る列線とが形成された半
導体記憶装置において、前記列線を、交互に配置した第
一の列線と第二の列線に区分し、前記行線方向に隣合っ
て配置された前記ＭＯＳトランジスタの各ソース（又は
ドレイン）を第一の列線に、前記行線方向に隣合って配
置された前記ＭＯＳトランジスタの各ドレイン（又はソ
ース）を第二の列線に接続し、且つ一の行方向に配置さ
れた前記ＭＯＳトランジスタの各ゲートを一の前記行線
に接続して構成したことを特徴とするものである。
めの本発明に係る半導体記憶装置は、記憶セルとして一
のＭＯＳトランジスタを有し、行線と第一導電型半導体
基板上に第二導電型拡散層で成る列線とが形成された半
導体記憶装置において、前記列線を、交互に配置した第
一の列線と第二の列線に区分し、前記行線方向に隣合っ
て配置された前記ＭＯＳトランジスタの各ソース（又は
ドレイン）を第一の列線に、前記行線方向に隣合って配
置された前記ＭＯＳトランジスタの各ドレイン（又はソ
ース）を第二の列線に接続し、且つ一の行方向に配置さ
れた前記ＭＯＳトランジスタの各ゲートを一の前記行線
に接続して構成したことを特徴とするものである。
【００１１】
【作用】本発明は上記の構成によって、横積み型の記憶
装置となるが、行線方向に隣合って配置された二つのＭ
ＯＳトランジスタを、その間にある共通の第一の列線又
は第二の列線に接続するようにしたことにより、従来の
横積み型のものに比べてビット線が略半分の数、すなわ
ち従来の縦積み型のビット線より一本多いだけとなり、
したがって従来の横積み型のものに比べて高集積化を図
ることができる。また、各ＭＯＳトランジスタのソース
拡散層が列線となっており、選択的にＧＮＤ電位とされ
るので、基板バイアス効果による影響を受けることはな
い。
装置となるが、行線方向に隣合って配置された二つのＭ
ＯＳトランジスタを、その間にある共通の第一の列線又
は第二の列線に接続するようにしたことにより、従来の
横積み型のものに比べてビット線が略半分の数、すなわ
ち従来の縦積み型のビット線より一本多いだけとなり、
したがって従来の横積み型のものに比べて高集積化を図
ることができる。また、各ＭＯＳトランジスタのソース
拡散層が列線となっており、選択的にＧＮＤ電位とされ
るので、基板バイアス効果による影響を受けることはな
い。
【００１２】
【実施例】以下、本発明の第一実施例について図１及び
図２を参照して説明する。図１（ａ）は本発明の第一実
施例であるマスクＲＯＭのメモリセルアレイの概略部分
平面図、図１（ｂ）はそのメモリセルアレイのＡ−Ａ線
に沿って見た断面図、図１（ｃ）はそのメモリセルアレ
イのＢ−Ｂ線に沿って見た断面図である。
図２を参照して説明する。図１（ａ）は本発明の第一実
施例であるマスクＲＯＭのメモリセルアレイの概略部分
平面図、図１（ｂ）はそのメモリセルアレイのＡ−Ａ線
に沿って見た断面図、図１（ｃ）はそのメモリセルアレ
イのＢ−Ｂ線に沿って見た断面図である。
【００１３】図１に示すマスクＲＯＭのメモリセルアレ
イは、Ｐ型半導体基板２上に、Ａ−Ａ方向にあっては多
結晶シリコン層４（又はポリサイド層）でなるワード線
が、Ｂ−Ｂ方向にあってはＮ型の埋込拡散層６がそれぞ
れ等間隔で配置されている。Ｎ型埋込拡散層６は、素子
分離絶縁膜８を隔ててワード線４と絶縁されている。こ
のため、各ビットを構成するセルトランジスタのチャネ
ル長は、隣合うＮ型埋込拡散層６の間隔で決定され、チ
ャネル方向は、ワード線方向（Ａ−Ａ方向）となる。ま
た、隣合うワード線４の間の寄生チャネルを防止するた
めに、図１（ｃ）に示すように、Ｐ型半導体基板２の濃
度よりも高い濃度を有するＰ型拡散層１２を設けてい
る。尚、図１において、１０はゲート絶縁膜である。
イは、Ｐ型半導体基板２上に、Ａ−Ａ方向にあっては多
結晶シリコン層４（又はポリサイド層）でなるワード線
が、Ｂ−Ｂ方向にあってはＮ型の埋込拡散層６がそれぞ
れ等間隔で配置されている。Ｎ型埋込拡散層６は、素子
分離絶縁膜８を隔ててワード線４と絶縁されている。こ
のため、各ビットを構成するセルトランジスタのチャネ
ル長は、隣合うＮ型埋込拡散層６の間隔で決定され、チ
ャネル方向は、ワード線方向（Ａ−Ａ方向）となる。ま
た、隣合うワード線４の間の寄生チャネルを防止するた
めに、図１（ｃ）に示すように、Ｐ型半導体基板２の濃
度よりも高い濃度を有するＰ型拡散層１２を設けてい
る。尚、図１において、１０はゲート絶縁膜である。
【００１４】このようなメモリセルアレイ構造を有する
マスクＲＯＭの等価回路図を図２に示す。図２に示す回
路は、多数のワード線（ｘ0 ，ｘ1 ，ｘ2 ，・・・ ，ｘ
m-1 ））２２と、交互に配置した第一のビット線
（ｙ0 ，ｙ2 ，ｙ4 ，・・・ ）２４及び第二のビット線
（ｙ1 ，ｙ3 ，ｙ5 ，・・・ ）２６と、ｍ行ｎ列のマトリ
ックス状に配列されたセルトランジスタ２８と、メモリ
セルを選択する行デコーダ３２及び列デコーダ３４と、
第一選択トランジスタ３６及び第二選択トランジスタ３
８と、インヒビットトランジスタ４２と、センスアンプ
４４とを備えるものである。
マスクＲＯＭの等価回路図を図２に示す。図２に示す回
路は、多数のワード線（ｘ0 ，ｘ1 ，ｘ2 ，・・・ ，ｘ
m-1 ））２２と、交互に配置した第一のビット線
（ｙ0 ，ｙ2 ，ｙ4 ，・・・ ）２４及び第二のビット線
（ｙ1 ，ｙ3 ，ｙ5 ，・・・ ）２６と、ｍ行ｎ列のマトリ
ックス状に配列されたセルトランジスタ２８と、メモリ
セルを選択する行デコーダ３２及び列デコーダ３４と、
第一選択トランジスタ３６及び第二選択トランジスタ３
８と、インヒビットトランジスタ４２と、センスアンプ
４４とを備えるものである。
【００１５】メモリセルアレイは、行方向に隣合って配
置された各メモリセルの各ドレインを第一のビット線
（ｙ0 ，ｙ2 ，ｙ4 ，・・・ ）２４に、その各ソースを第
二のビット線（ｙ1 ，ｙ3 ，ｙ5 ，・・・ ）２６に接続し
て構成される。実際には、各セルトランジスタ２８のド
レイン拡散層を第一のビット線２４として、ソース拡散
層を第二のビット線２６として使用している。第一のビ
ット線２４は第一選択トランジスタ３６を介して選択的
にセンスアンプ４４の入力に接続され、第二のビット線
２６は、第二選択トランジスタ３８を介して選択的に接
地されるようになっている。また、列デコーダ３４は、
第一及び第二のビット線２４，２６とインヒビットトラ
ンジスタ４２のゲートに接続されたライン４６を選択す
るものであり、行デコーダ３２は、ワード線２２を選択
するものである。尚、インヒビットトランジスタ４２
は、全メモリセル非選択時におけるワード線の電位をロ
ーレベルにするためのものである。
置された各メモリセルの各ドレインを第一のビット線
（ｙ0 ，ｙ2 ，ｙ4 ，・・・ ）２４に、その各ソースを第
二のビット線（ｙ1 ，ｙ3 ，ｙ5 ，・・・ ）２６に接続し
て構成される。実際には、各セルトランジスタ２８のド
レイン拡散層を第一のビット線２４として、ソース拡散
層を第二のビット線２６として使用している。第一のビ
ット線２４は第一選択トランジスタ３６を介して選択的
にセンスアンプ４４の入力に接続され、第二のビット線
２６は、第二選択トランジスタ３８を介して選択的に接
地されるようになっている。また、列デコーダ３４は、
第一及び第二のビット線２４，２６とインヒビットトラ
ンジスタ４２のゲートに接続されたライン４６を選択す
るものであり、行デコーダ３２は、ワード線２２を選択
するものである。尚、インヒビットトランジスタ４２
は、全メモリセル非選択時におけるワード線の電位をロ
ーレベルにするためのものである。
【００１６】各セルトランジスタ２８の閾値電圧（以
下、Ｖthと略す。）は、予め、データ読み出し時に各セ
ルトランジスタ２８のワード線２２がハイレベルになっ
たときにオンする程度のエンハンスメント（enhancemen
t ）型に設定しておく。そして、選択されたメモリセル
のＶthだけをイオン注入法によって、ワード線２２がハ
イレベルになってもオンしない値に切り換えることによ
りプログラミングを行う。
下、Ｖthと略す。）は、予め、データ読み出し時に各セ
ルトランジスタ２８のワード線２２がハイレベルになっ
たときにオンする程度のエンハンスメント（enhancemen
t ）型に設定しておく。そして、選択されたメモリセル
のＶthだけをイオン注入法によって、ワード線２２がハ
イレベルになってもオンしない値に切り換えることによ
りプログラミングを行う。
【００１７】次に、第一実施例のマスクＲＯＭにおける
データの読出し方法について述べる。例えば、図２にお
けるメモリセルＭ00を読出す場合を説明する。まず、予
めインヒビットトランジスタ４２をオフ状態にしてお
く。列デコーダ３４により第一及び第二のビット線
ｙ0 ，ｙ1 を選択し、第一選択トランジスタ３６ａと第
二選択トランジスタ３８ａとを導通状態とする。これに
より、ビット線ｙ1 は接地される。そして、ワード線ｘ
0 を選択し、ワード線ｘ0 に接続されたセルトランジス
タ２８ａのゲートにハイレベル電位Ｖccを印加する。こ
のとき、セルトランジスタ２８ａのＶthが、Ｖth＜Ｖcc
であれば、セルトランジスタ２８ａは導通状態になり第
一のビット線ｙ0 と第二のビット線ｙ1 間に電流が流れ
る。一方、セルトランジスタ２８ａのＶthが、Ｖth＞Ｖ
ccであれば、セルトランジスタ２８ａは非導通状態とな
るため、両ビット線間には電流が流れない。このよう
に、選択したセルトランジスタ２８のインピーダンスを
検証することによりセルトランジスタ２８のプログラム
状態を検知する。
データの読出し方法について述べる。例えば、図２にお
けるメモリセルＭ00を読出す場合を説明する。まず、予
めインヒビットトランジスタ４２をオフ状態にしてお
く。列デコーダ３４により第一及び第二のビット線
ｙ0 ，ｙ1 を選択し、第一選択トランジスタ３６ａと第
二選択トランジスタ３８ａとを導通状態とする。これに
より、ビット線ｙ1 は接地される。そして、ワード線ｘ
0 を選択し、ワード線ｘ0 に接続されたセルトランジス
タ２８ａのゲートにハイレベル電位Ｖccを印加する。こ
のとき、セルトランジスタ２８ａのＶthが、Ｖth＜Ｖcc
であれば、セルトランジスタ２８ａは導通状態になり第
一のビット線ｙ0 と第二のビット線ｙ1 間に電流が流れ
る。一方、セルトランジスタ２８ａのＶthが、Ｖth＞Ｖ
ccであれば、セルトランジスタ２８ａは非導通状態とな
るため、両ビット線間には電流が流れない。このよう
に、選択したセルトランジスタ２８のインピーダンスを
検証することによりセルトランジスタ２８のプログラム
状態を検知する。
【００１８】第一実施例のマスクＲＯＭでは、横積み型
の構成をとっているので、セルトランジスタは、基板バ
イアス効果を受けることなく、イオン注入法で決められ
たＶthで動作し、しかもセルトランジスタを列方向に多
くぶら下げることができる。また、行方向に隣合って配
置された二つのセルトランジスタが、その間にある同一
のビット線に接続されるように構成したことにより、従
来の横積み型マスクＲＯＭに比べてビット線が略半分の
数、すなわち従来の縦積み型のビット線より一本多いだ
けとなり、しかも従来の縦積み型のセルトランジスタと
比べ、セルトランジスタのチャネル方向がワード線方向
に変わったのみで、また従来の素子間分離領域にビット
線用の拡散層が形成されるだけなので、従来の縦積み型
マスクＲＯＭと略同じセルサイズを実現することができ
る。
の構成をとっているので、セルトランジスタは、基板バ
イアス効果を受けることなく、イオン注入法で決められ
たＶthで動作し、しかもセルトランジスタを列方向に多
くぶら下げることができる。また、行方向に隣合って配
置された二つのセルトランジスタが、その間にある同一
のビット線に接続されるように構成したことにより、従
来の横積み型マスクＲＯＭに比べてビット線が略半分の
数、すなわち従来の縦積み型のビット線より一本多いだ
けとなり、しかも従来の縦積み型のセルトランジスタと
比べ、セルトランジスタのチャネル方向がワード線方向
に変わったのみで、また従来の素子間分離領域にビット
線用の拡散層が形成されるだけなので、従来の縦積み型
マスクＲＯＭと略同じセルサイズを実現することができ
る。
【００１９】次に、本発明の第二実施例を図３に示す。
図３（ａ）は本発明の第二実施例であるマスクＲＯＭの
メモリセルアレイの概略部分平面図、図３（ｂ）はその
メモリセルアレイのＣ−Ｃ線に沿って見た断面図であ
る。図３において上記第一実施例と同様の構成を有する
ものには、同一の符号を付すことによりその詳細な説明
を省略する。
図３（ａ）は本発明の第二実施例であるマスクＲＯＭの
メモリセルアレイの概略部分平面図、図３（ｂ）はその
メモリセルアレイのＣ−Ｃ線に沿って見た断面図であ
る。図３において上記第一実施例と同様の構成を有する
ものには、同一の符号を付すことによりその詳細な説明
を省略する。
【００２０】第二実施例が上記第一実施例と異なる点
は、ワード線４間の寄生チャネル防止手段を変えた点で
ある。第一実施例では寄生チャネル防止手段として基板
と同じＰ型拡散層１２を用いているが、この方法ではソ
ース／ドレイン拡散層との接合容量が増えるのでアクセ
ススピードが落ちてしまう。第二実施例では、素子分離
領域に素子分離絶縁膜１２ａを設けたことにより、寄生
チャネルを防止すると共に、アクセススピードの低下を
防ぐことができる。その他の効果は第一実施例と同様で
ある。
は、ワード線４間の寄生チャネル防止手段を変えた点で
ある。第一実施例では寄生チャネル防止手段として基板
と同じＰ型拡散層１２を用いているが、この方法ではソ
ース／ドレイン拡散層との接合容量が増えるのでアクセ
ススピードが落ちてしまう。第二実施例では、素子分離
領域に素子分離絶縁膜１２ａを設けたことにより、寄生
チャネルを防止すると共に、アクセススピードの低下を
防ぐことができる。その他の効果は第一実施例と同様で
ある。
【００２１】次に、本発明の第三実施例を図４に示す、
図４は本発明の第三実施例であるマスクＲＯＭのメモリ
セルアレイの概略断面図である。図４において上記第一
実施例と同様の構成を有するものには、同一の符号を付
すことによりその詳細な説明を省略する。
図４は本発明の第三実施例であるマスクＲＯＭのメモリ
セルアレイの概略断面図である。図４において上記第一
実施例と同様の構成を有するものには、同一の符号を付
すことによりその詳細な説明を省略する。
【００２２】第三実施例が上記第二実施例と異なる点
は、素子分離領域にトレンチを形成し、誘導体を埋め込
んだ素子分離絶縁膜１２ｂを有した構造として、素子分
離絶縁膜１２ｂとワード線４間、素子分離絶縁膜１２ｂ
とビット線間を自己整合的に形成した点である。その他
の効果は第一実施例と同様である。
は、素子分離領域にトレンチを形成し、誘導体を埋め込
んだ素子分離絶縁膜１２ｂを有した構造として、素子分
離絶縁膜１２ｂとワード線４間、素子分離絶縁膜１２ｂ
とビット線間を自己整合的に形成した点である。その他
の効果は第一実施例と同様である。
【００２３】尚、上記の各実施例では、予めメモリセル
の初期閾値電圧をハイレベル電位以下に設定し、プログ
ラミングはマスクを使って、特定のセルトランジスタの
Ｖthだけを選択的に、イオン注入法によりＶccより高い
値に切り換えることにより、行っているが、プログラム
方式は特にこの方式に限定されず、拡散層プログラム方
式等、他の方式でもよい。
の初期閾値電圧をハイレベル電位以下に設定し、プログ
ラミングはマスクを使って、特定のセルトランジスタの
Ｖthだけを選択的に、イオン注入法によりＶccより高い
値に切り換えることにより、行っているが、プログラム
方式は特にこの方式に限定されず、拡散層プログラム方
式等、他の方式でもよい。
【００２４】
【発明の効果】以上説明したように本発明によれば、横
積み型の構成を採ったことにより、基板バイアス効果の
影響がなくなるので、従来の縦積み型のものに比べて１
本の列線に接続できるＭＯＳトランジスタの数を多くす
ることができ、また行方向に隣合って配置された二つの
ＭＯＳトランジスタがその間にある同一の第一の列線又
は第二の列線に接続されるように構成したことにより、
従来の横積み型のものに比べて列線が略半分の数、すな
わち従来の縦積み型の列線より一本多いだけとなり、し
かもＭＯＳトランジスタの大きさも従来の縦積み型のも
のと略同じ大きさに形成することができるので、従来の
縦積み型のものとほぼ同じセルサイズを実現し、高集積
化を図ることができる半導体記憶装置を提供することが
できる。
積み型の構成を採ったことにより、基板バイアス効果の
影響がなくなるので、従来の縦積み型のものに比べて１
本の列線に接続できるＭＯＳトランジスタの数を多くす
ることができ、また行方向に隣合って配置された二つの
ＭＯＳトランジスタがその間にある同一の第一の列線又
は第二の列線に接続されるように構成したことにより、
従来の横積み型のものに比べて列線が略半分の数、すな
わち従来の縦積み型の列線より一本多いだけとなり、し
かもＭＯＳトランジスタの大きさも従来の縦積み型のも
のと略同じ大きさに形成することができるので、従来の
縦積み型のものとほぼ同じセルサイズを実現し、高集積
化を図ることができる半導体記憶装置を提供することが
できる。
【図１】（ａ）は本発明の一実施例であるマスクＲＯＭ
のメモリセルアレイの概略部分平面図、（ｂ）はそのメ
モリセルアレイのＡ−Ａ線に沿って見た断面図、（ｃ）
はそのメモリセルアレイのＢ−Ｂ線に沿って見た断面図
である。
のメモリセルアレイの概略部分平面図、（ｂ）はそのメ
モリセルアレイのＡ−Ａ線に沿って見た断面図、（ｃ）
はそのメモリセルアレイのＢ−Ｂ線に沿って見た断面図
である。
【図２】本発明の一実施例であるマスクＲＯＭの等価回
路図である。
路図である。
【図３】（ａ）は本発明の第二実施例であるマスクＲＯ
Ｍのメモリセルアレイの概略部分平面図、（ｂ）はその
メモリセルアレイのＣ−Ｃ線に沿って見た断面図であ
る。
Ｍのメモリセルアレイの概略部分平面図、（ｂ）はその
メモリセルアレイのＣ−Ｃ線に沿って見た断面図であ
る。
【図４】本発明の第三実施例であるマスクＲＯＭのメモ
リセルアレイの概略断面図である。
リセルアレイの概略断面図である。
【図５】イオン注入プログラム方式による縦積み型マス
クＲＯＭの概略部分平面図である。
クＲＯＭの概略部分平面図である。
【図６】図５に示すマスクＲＯＭの等価回路図である。
【図７】従来の横積み型マスクＲＯＭの回路図である。
２ Ｐ型半導体基板 ４ 多結晶シリコン層（ワード線） ６ Ｎ型埋込拡散層（ビット線） ８ 素子分離絶縁膜 １２ Ｐ型拡散層 １２ａ，１２ｂ 素子分離絶縁膜 ２２ ワード線 ２４ 第一のビット線 ２６ 第二のビット線 ２８ セルトランジスタ ３２ 行デコーダ ３４ 列デコーダ ３６ 第一選択トランジスタ ３８ 第二選択トランジスタ ４２ インヒビットトランジスタ ４４ センスアンプ
Claims (3)
- 【請求項１】 記憶セルとして一のＭＯＳトランジスタ
を有し、行線と第一導電型半導体基板上に第二導電型拡
散層で成る列線とが形成された半導体記憶装置におい
て、前記列線を、交互に配置した第一の列線と第二の列
線に区分し、前記行線方向に隣合って配置された前記Ｍ
ＯＳトランジスタの各ソース（又はドレイン）を第一の
列線に、前記行線方向に隣合って配置された前記ＭＯＳ
トランジスタの各ドレイン（又はソース）を第二の列線
に接続し、且つ一の行方向に配置された前記ＭＯＳトラ
ンジスタの各ゲートを一の前記行線に接続して構成した
ことを特徴とする半導体記憶装置。 - 【請求項２】 隣合う前記行線間にあって、行方向に配
置された隣合う前記ＭＯＳトランジスタの各チャネル領
域間に、前記第一導電型半導体基板の濃度よりも高い濃
度を有する第一導電型不純物拡散層を設けた請求項１記
載の半導体記憶装置。 - 【請求項３】 隣合う前記行線間にあって、行方向に配
置された隣合う前記ＭＯＳトランジスタの各チャネル領
域間に、素子分離絶縁膜を設けた請求項１記載の半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313459A JPH05129560A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
| US07/967,709 US5329483A (en) | 1991-10-31 | 1992-10-28 | MOS semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313459A JPH05129560A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129560A true JPH05129560A (ja) | 1993-05-25 |
Family
ID=18041560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3313459A Withdrawn JPH05129560A (ja) | 1991-10-31 | 1991-10-31 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5329483A (ja) |
| JP (1) | JPH05129560A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118160A (en) * | 1998-06-01 | 2000-09-12 | Texas Instruments - Acer Incorporated | Structure of a mask ROM device on a semiconductor substrate having a cell area for coding |
| US6642587B1 (en) * | 2002-08-07 | 2003-11-04 | National Semiconductor Corporation | High density ROM architecture |
| US7012310B2 (en) * | 2003-08-14 | 2006-03-14 | Silcon Storage Technology, Inc. | Array of multi-bit ROM cells with each cell having bi-directional read and a method for making the array |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4184207A (en) * | 1978-01-27 | 1980-01-15 | Texas Instruments Incorporated | High density floating gate electrically programmable ROM |
-
1991
- 1991-10-31 JP JP3313459A patent/JPH05129560A/ja not_active Withdrawn
-
1992
- 1992-10-28 US US07/967,709 patent/US5329483A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5329483A (en) | 1994-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |