JPS6267857A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体記憶装置に関するものであり。

特に、不揮発性情報を記憶する半導体記憶装置に適用し
て有効な技術に関するものである。

［背景技術］ 不揮発性情報を記憶する１例えばマスクＲＯＭは、Ｍ　
Ｉ　Ｓ　ＦＥＴをメモリセルとしている。ワード線はメ
モリセルのＭ　Ｉ　Ｓ　ＦＥＴのゲート電極と一体に形
成される。データ線はワード線の上の絶縁膜上を延在し
、メモリセルのＭＩＳＦＥＴのドレイン領域に接続され
る。メモリセルのＭＩＳＦＥＴのソース領域は半導体領
域からなる接地線と一体に形成される。

本発明者は、前記のようなマスクＲＯＭを検討した結果
、データ線とメモリセルのドレイン領域の接続部分、す
なわち接続孔に大きな領域を要するためメモリセルの面
積を小さくできないので、高集積化を図ることが難しい
ことを見出した。また、接地線が半導体領域からなるの
で、その抵抗が大きいことを見出した。

マスクＲＯＭに関する技術は１例えば特願昭５８−２２
８４１２号に記載されている。

［発明の目的］ 本発明の目的は、半導体記憶装置の高集積化を図る技術
を提供することにある。

本発明の他の目的は、半導体記憶装置の動作速度の高速
化を図る技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基板上に複数の第１導電層を平行に延
在させる。それぞわの第１導電層の下の半導体基板の表
面に半導体領域を設ける。一方、前記第１導電層と交差
する第２導電層を第１導電層の上に延在させる。第１４
電層間の第２導電層の下の半導体基板の表面をメモリセ
ルのチャネル領域とし、このチャネル領域の両側部の前
記半導以下１本発明の構成について、実施例とともに説
明する。

［実施例］ 第１図乃至第１７図は、本実施例のマスクＲＯＭの製造
工程における平面図または断面図であり。

領域Ａはメモリセル領域、領域Ｂはデコーダ、センスア
ンプ等の周辺回路を構成するＭ　Ｉ　Ｓ　ＦＥＴが設け
られる領域である。

第１図とそのＡ−Ａ切断線及びＢ−Ｂ切断線における断
面図である第２図に示すように、ｐ−型単結晶シリコン
からなる半導体基板１の領域Ｂに。

ＰチャネルＭＩＳＦＥＴを設けるためのｎ−型ウェル領
域２を形成する。次に、領域Ｂの半導体素子が設けられ
ない表面を酸化してフィールド絶縁膜３を形成する。す
なわちフィールド絶縁膜３は酸化シリコン膜からなる。

またフィールド絶縁膜３の下のウェル領域２を除く半導
体基板１の表面にｐ型チャネルストッパ領域４を形成す
る。周知のがオン打込み、半導体基板１のアニールによ
ってである。フィールド絶縁膜３及びチャネルストッパ
領域４は、領域Ａ、すなわちメモリセル領域には形成し
ない。また、フィールド絶縁膜３及びチャネルストッパ
領域４の形成時には、半導体基板■上に酸化シリコン膜
と窒化シリコン膜との積層膜が設けられるが、この積層
膜はフィールド絶縁膜３及びチャルネルストッパ領域４
を形成した後に除去する。

次に、第３図に示すように、半導体基板１上の全面に１
例えばＣＶＤによって多結晶シリコン膜５を形成する。

なお、第３図は第２図と同一部分における断面図である
。また、第１２図までの断面図は第３図と同様の部分を
示している。多結晶シリコン層５の膜厚は３０００オン
グストローム（以下、［Ａ］と記述する）程度にする。

多結晶シリコン膜５は半導体基板１の表面に被着してい
る。多結晶シリコン膜５は、後にメモリセルアレイのビ
ット線ＢＬ及び接地線ＧＬとなるので、イオン打込みに
よってｎ型不純物、例えばリン（Ｐ）を導入する。低抵
抗化のためである６ 次に、第４図とそのＡ−Ａ切断線及びＢ−Ｂ切断線にお
ける断面図である第５図に示すように、領域Ａの多結晶
シリコン膜５の上に直線的に延在し、かつそれぞれのレ
ジスト膜が平行なパターンのレジストマスク６を形成す
る。次に、レジストマスク６から露出している多結晶シ
リコン膜５を、例えばドライエツチングによって除去す
る。このエツチングによってバターニングされた多結晶
シリコン層５のそれぞれは直線的に延在し、かつ平行に
配置されている。なお、領域Ｂには多結晶シリコン膜５
が残存しない。エツチングの後、レジストマスク６を除
去する。

次に、第６図に示すように、アニールすることによって
、領域Ａに残存している多結晶シリコン膜５から半導体
基板１の表面へｎ型不純物を拡散させて、ｎ＋型半導体
領域７を形成する。それぞれの多結晶シリコン膜５が直
線的に延在し、かつ平行に配置されているので、半導体
領域７も多結晶シリコン膜５と同様のパターンで、半導
体基板１の表面を延在する。半導体領域７は、メモリセ
ルのソース領域またはドレイン領域となり、さらに多結
晶シリコン膜５とともにビット線ＢＬあるいは接地線Ｇ
Ｌを構成する。なお、本実施例においては、ビット線Ｂ
Ｌと接地線ＧＬとが交互に配置させる。また、半導体領
域７の接合の深さは、０゜２５［μｒｎ］程度にすれば
よい。

次に、第７図に示すように、半導体基板１の露出してい
る表面を酸化させることにより、ゲート絶縁膜８を形成
する。すなわち、ゲート絶縁膜８は酸化シリコン膜から
なる。領域Ａのゲート絶録１！Ｉ８は後に形成するワー
ド線ＷＬと半導体基板１とを絶縁し、領域Ｂのゲート絶
縁膜８は周辺回路を構成するＭ　Ｉ　Ｓ　ＦＥＴのゲー
ト電極Ｇと半導体基板１とを絶縁する。ゲート絶ａｇｅ
の形成と同時に、多結晶シリコン膜５の露出している表
面を酸化して絶縁膜９を形成する。すなわち絶縁膜９は
酸化シリコン膜からなる。絶縁膜９は、先に形成した多
結晶シリコン膜９と後に形成されるワード線ＷＬとを絶
縁する。なお、多結晶シリコン膜５の酸化速度は、半導
体基板１の表面より速い。

このため、絶ａ膜９の膜厚は、ゲート絶縁膜８より厚く
なる。

次に、第８図とそのＡ−Ａ切断線及びＢ−Ｂ切断線にお
ける断面図である第９図に示すように、例えばＣＶＤに
よって半導体基板１上に多結晶シリコン膜１０を形成し
、この多結晶シリコン膜１０を選択的に除去して領域Ａ
にはワード線ＷＬを形成し、領域Ｂにはゲート電極Ｇを
形成する。

なお、第８図は、ゲート絶縁膜８及び絶縁膜９を図示し
ていない。以下の工程の説明に用いる平面図においても
同様である。

第８図に示したように、領域Ａのワード線ＷＬはビット
ｇＢＬまたは接地４ｉ１ＧＬとして用いられる多結晶シ
リコン膜５と交差する方向に延在させる。また、それぞ
れのワード線ＷＬは所定の間隔で平行に延在させる。ワ
ード線ＷＬすなわち多結晶シリコン膜１０は絶縁膜９に
よって下層の多結晶シリコン膜５から絶縁されており、
半導体基板ｌとはゲート絶縁膜８によって絶縁されてい
る。

メモリセルＭは、ワード線ＷＬのうちゲート絶縁膜８の
上の部分をゲート電極とし、そのゲート電極下の半導体
基板ｌの表面をチャネル領域とする。一方、メモリセル
のドレイン領域は、多結晶シリコン膜５、例えば多結晶
シリコン膜５Ａと上層の多結晶シリコン膜１０とが交差
している部分の直下の半導体領域７である。この場合、
ビット線ＢＬは前記多結晶シリコン膜５Ａと、この下の
半導体領域７の前記ドレイン領域となる部分を除いた部
分、すなわちワードｆｉＷＬの間の多結晶シリコン層５
Ａの下の半導体領域７とで構成される。

すなわち、メモリセルＭのドレイン領域とビット線ＢＬ
の一部である半導体領域７は一体に形成されており、か
つ同一の幅で延在している。このようにビットＩＢＬを
構成することにより、ビット線ＢＬの低抵抗化を図れる
。また、メモリセルＭのソース領域は、前記多結晶シリ
コン層５Ａの隣りの多結晶シリコン層５Ｂと上層の多結
晶シリコン層１０とが交差する部分の直下の半導体領域
７である。この場合、メモリセルアレイの接地ａＧＬは
、多結晶シリコン層５Ｂと、この下の半導体領域７のソ
ース領域となる部分を除いた部分、すなわちワードｆｉ
ＷＬ間の多結晶シリコン層５Ｂの下の半導体領域７とで
構成される。したがって、メモリセルＭのソース領域は
、接地線ＧＬの一部である半導体領域７と一体に形成さ
れており、かつ同一の幅で延在している。このように接
地ａＧＬを構成することにより、接地線ＧＬの低抵抗化
を図れる。

さらに、前記の説明から容易にわかるように、ゲート電
極は、メモリセルのソース領域及びドレイン領域に対し
てセルファラインで設けられる。

すなわち、ゲート電極とソース、ドレイン領域との間に
マスク合せ余裕が不要である。このため。

メモリセルの微細化を図ることができる。なお、本実施
例では、メモリセルアレイのワード線ＷＬ及びゲート電
極を多結晶シリコン層１０によって形成しているが、こ
れに限定されない。例えば高融点金属（Ｍｏ、Ｗ、Ｔａ
、Ｔ　ｉ）膜またはこれらの高融点金属のシリサイド膜
を用いてもよい、さらに多結晶シリコン層の上に前記高
融点金属あるいはそのシリサイド層を設けた積層膜とし
てもよい。領域ＢのＭＩＳＦＥＴのゲート電極Ｇも同様
である。

次に、第１０図に示すように、領域ＢのｎチャネルＭＩ
ＳＦＥＴのソース、ドレイン領域となる一対のｎ゛型半
導体領域１１をイオン打込みによって形成する。半導体
領域１１を形成するためのｎ型不純物としては、例えば
ヒ素（Ａｓ）を用いる。

また、前記イオン打込み時には、ｎチャネルＭＩＳＦＥ
Ｔが設けられる領域以外の領域、すなわちｐチャネルＭ
ＩＳＦＥＴが設けられる領域とメモリセルアレイ領域Ａ
とをレジストマスクによって覆う、このレジストマスク
は、前記イオン打込みの後に除去する０次に、領域Ｂの
ＰチャネルＭＩＳＦＥＴのソース、ドレイン領域となる
一対のＰ″″型半導体領域１２をイオン打込みによって
形成する。半導体領域１２を形成するためのｐ型不純物
としては、例えばボロン（Ｂ）を用いる。また、°イオ
ン打込み時には、ｐチャネルＭ　Ｉ　Ｓ　ＦＥＴが設け
られる領域以外の領域、すなわちｎチャネルＭＩＳＦＥ
Ｔが設けられる領域とメモリセルアレイ領域とをレジス
トマスクによって覆う、このレジストマスクはｐ型不純
物のイオン打込みの後に除去する。

次に、第１１図とそのＡ−Ａ切断線及びＢ−Ｂ切断線に
おける断面図である第１２図に示すように、領域已にレ
ジストマスク１３を形成する。次に、領域Ａにｐ型不純
物、例えばボロンを導入してメモリセルを区画するｐ型
チャネルストッパ領域１４を形成する。すなわち、チャ
ネルストッパ領域１４は、下層の多結晶シリコン膜５及
び上層の多結晶シリコン膜１０によって覆れていない半
導体基板１の表面に形成される。したがって、個々のチ
ャネルストッパ領域１４は、例えば正方形状に形成され
る。このように、チャネルストッパ領域１４はメモリセ
ルＭに対してセルファラインで形成される。イオン打込
みの後にレジストマスク１３を除去する。なお、チャネ
ルストッパ領域１４の形成は、次の情報の書込み工程の
後に実施することも可能である。

次に、第１３図とそのＡ−Ａ切断線及びＢ−Ｂ切断線に
おける断面図である第１４図に示すように、メモリセル
のうち情報′１１１ｊとなるメモリセル。

すなわちｐ型不純物例えばボロンが導入されるメモリセ
ルのみを開口したレジストマスク１５を半導体基板１上
の全面に形成する。レジストマスク１５の開口部は、下
層の多結晶シリコン膜５が延在する方向においては、上
層の多結晶シリコン膜ｌＯ１すなわちワード線ＷＬより
大きな幅を有し、ワード線ＷＬが延在する方向において
は下層の多結晶シリコン膜５の上で終端するようにする
のが好ましい、すなわち、マスク合せ余裕を持たせるの
が好ましい。レジストマスク１５を形成した後、そのレ
ジストマスク１５の開口部からｐ型不純物、例えばボロ
ンをイオン打込みによって導入して書込み領域ＷＲを形
成する。すなわち、多結晶シリコン膜１０のゲート電極
となる部分及びその下のゲート絶縁膜８を貫通させて、
基板１中にメモリセルのチャネル領域に情報ｒｔ　１１
１となる不純物を導入する。このイオン打込みによって
チャネル領域にｐ型不純物が導入されたメモリセルでは
、ｐ型不純物が導入されていないメモリセルよりしきい
値電圧が高くなり、例えばハイレベル、すなわち情報１
１１　ＩＮを記憶する。チャネル領域に不純物が導入さ
れなかったメモリセルではロウレベル、すなわち情報″
′０″を記憶する。情報書き込みの後にレジストマスク
１５を除去する。

次に、第１５図に示すように、例えばＣＶＤによって半
導体基板１上の全面に、例えば酸化シリコン膜とリンシ
リケートガラス（Ｐ　Ｓ　Ｇ）膜を順次積層して絶縁膜
１６を形成する。

次に、第１６図とそのＡ−Ａ切断線及びＢ−Ｂ切断線に
おける断面図である第１７図に示すように、領域ＢのＰ
チャネル及びｎチャネルＭＩ　５ＦＥＴの半導体領域１
１．１２の上の絶縁膜１６を選択的に除去して接続孔１
７を形成する。次に、例えばスパッタによってアルミニ
ウム層を半導体基板１上の全面に形成し、このアルミニ
ウム層を選択的に除去して導電層１８を形成する。この
後。

図示していないが、最終保護膜として、例えばＣＶＤに
よって酸化シリコン膜、ＰＳＧ膜、窒化シリコン膜を順
次積層する。

次に、メモリセルの読み出し方法を説明する。

第１８図はメモリセルアレイの等細回路である。

第１８図において、ビット線ＢＬと接地ａ（ソース線（
ＧＬ）とが交互に平行して配置しである。

ビット線ＢＬはビット線スイッチ用のｎチャネルＭ　Ｉ
　５ＦＥＴＱｂを通してセンスアンプＳＡに接続してい
る。接地線ＧＬはグランドスイッチ用のｎチャネルＭＩ
ＳＦＥＴ０ｇによって回路の接地電位の電源端子に接続
している。一方、ビット線ＢＬ及び接地線ＧＬと交差す
る方向にワードｔＡＷＬが平行して設けである。

メモリセルＭ１４は情報゛１”、すなわちハイレベルの
情報を記憶している。メモリセルＭＬは情報１１　Ｑ　
Ｉ＋、すなわちロウレベルの情報を記憶している。

情報ｒｔ　１　ｕを記憶しているメモリセルＭＨｌを読
み出すには、まずコモンビット線ＢＬｃをプリチャージ
し、次に、ＭＩＳＦＥＴＱｂ２を導通させる。

ＭＩＳＦＥＴＱｂ２以外のＭＩＳＦＥＴＱｂは非導通で
ある。このため、ビット線ＢＬ２にのみ電荷が蓄積され
る。続いてワードａＷＬ３を選択してハイレベルにする
とともに、Ｍ　Ｉ　Ｓ　ＦＥＴＱｇ、を導通させる。す
なわち、ワード線ＷＬ３以外のワード線ＷＬはロウレベ
ルであり、またＭＩＳＦ　Ｅ　Ｔ　Ｑ　ｇ　１以外のＭ
Ｉ　ＳＦＥＴＱｇは非導通である。前記のようにＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｇ　＋を導通させると、接地１
／Ａ　Ｇ　Ｌ　Ｉが接地電位Ｖ　ｓ　ｓとなる。

ここで、メモリセルＭ、４１はハイレベルの情報を記憶
している。すなわち、しきい値が高くなっている。した
がって、ワード線ＷＬｓがハイレベルとなってもメモリ
セルＭＨＩは非導通状態を維持する。このため、ビット
線ＢＬ２の電荷は接地線Ｇ　Ｌ　１へ流れない。ここで
再度、Ｍ　Ｉ　Ｓ　ＦＥＴＱｂ２を導通状態にしてビッ
ト線ＢＬ２の電位レベルをセンスアンプＳＡで読み出す
ことによって。

メモリセルＭ１．１１の情報８ｇ　Ｌ　Ｈを知ることが
できる。

一方、ロウレベルの情報を記憶しているメモリセルＭＬ
Ｉを読み出すには、前記と同様に、ＭＩＳ　Ｆ　Ｅ　Ｔ
　Ｑ　ｂ　２を選択してビット線ＢＬ２に電荷を蓄積し
た後、ワード線ＷＬ３とＭＩＳＦＥＴ０ｇ２を選択する
。このとき、メモリセルＭＬＩがロウレベルの情報を記
憶したものであるため、導通状態となる。したがって、
ビットｌｉ　Ｂ　Ｌ　２に蓄積されていた電荷はメモリ
セルＭＬ□を通って接地線Ｇ　Ｌ　２に放出される。こ
の後、再度ＭＩ　ＳＦＥ　Ｔ　Ｑ　ｂ　２を導通させて
ビット線ＢＬ２の電位レベルを読み出すことにより、メ
モリセルＭＬＩの情報を知ることができる。

［効果コ 本願によって開示された新規な技術によれば。

次の効果を得ることができる。

（１）、半感体基板上を延在する多結晶シリコン層とこ
の多結晶シリコン層から不純物を拡散させて形成した半
導体領域とでメモリセルアレイのビット線及び接地線を
構成したことにより、それらビット線及び接地線の抵抗
が低減されるので、半導体記憶装置の動作速度の高速化
を図ることができる。

（２）、メモリセルのゲート絶縁膜の形成とともにビッ
ト線及び接地線となる多結晶シリコン層の表面を酸化さ
せて絶縁膜を形成し、この後、ゲート絶縁膜及び多結晶
シリコン層の表面の絶縁膜に被着してワード線を形成し
たことにより、このワード線の一部であるゲート電極と
メモリセルのソース、ドレイン領域との間にマスク合せ
余裕が不要になるので、メモリセルの微細化を図ること
ができる。したがって、半導体記憶装置の高集積化を図
ることができる。

（３）、メモリセルアレイのワード線及びゲート電極と
なる導電層と、半導体基板とを絶縁するためのゲート絶
縁膜を周辺回路を構成するためのＭＩＳＦＥＴのゲート
絶縁膜と同一工程で形成し、また前記ワード線及びゲー
ト電極となる導電層を周辺回路のＭ　Ｉ　Ｓ　ＦＥＴの
ゲート電極と同一工程で形成したので、半導体記憶装置
の製造工程の短縮化を図ることができる。

（４）、メモリセルアレイのビット線及び接地線となる
多結晶シリコン層と、この多結晶シリコン層上を延在す
るワード線とを絶縁するための絶縁膜をメモリセルのゲ
ート絶縁膜及び周辺回路のＭＩ　５ＦＥＴのゲート絶縁
膜と同一工程で形成したことにより、製造工程の短縮化
を図ることができる。

（５）、前記ビット線及び接地線となる多結晶シリコン
層と、この多結晶シリコン層と交差する方向に延在する
ワード線とをイオン打込みのマスクとしてメモリセルア
レイのチャネルストッパ領域を形成したことにより、チ
ャネルストッパ領域がメモリセルのソース、ドレイン領
域及びビット線または接地線を構成するための半導体領
域に対してセルファラインで設けられるので、チャネル
ストッパ領域と前記半導体領域との間にマスク合せ余裕
が不要となり、半導体記憶装置の高集積化を図ることが
できる。

以上１本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。

【図面の簡単な説明】

第１図乃至第１７図は、本発明の一実施例のマスクＲＯ
Ｍの製造工程を説明するための図であり、領域Ａはメモ
リセルの平面図または断面図であり、領域Ｂは周辺回路
を構成するためのＭ、ｌ５ＦＥＴド絶縁膜、４．１４・
・・チャネルストッパ領域、Ｓ、１０．１８・・・導電
層、６．１３．１５・・・レジストマスク、７．１１．
１２・・・半導体領域、８．９．１６・・・絶ｍ［Ｉ！
Ｉｍ、１７・・・接続孔、Ｇ・・・周辺回路のＭＩ　５
ＦＥＴのゲート電極、ＢＬ・・・ビット線、ＷＬ・・・
ワード線１Ｍ・・・メモリセル、ＧＬ・・・接地線、Ｓ
Ａ・・・センスアンプ、Ｑｇ・・・スイッチ用ＭＩＳＦ
Ｅ′＼−・・） 手続補正書は式） 昭和６０年１２　月１８日

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に延在する複数の第１導電層を平行し
   て設け、半導体基板の前記第１導電層のそれぞれの下の
   表面に第１導電層と同一方向に延在する半導体領域を設
   け、前記第１導電層の上に該第１導電層と交差する第２
   導電層を複数平行に設けてメモリセルアレイを構成した
   ことを特徴とする半導体記憶装置。 ２、前記それぞれの第１導電層は、交互に電源電位が印
   加される第１導電層と、回路の接地電位が印加される第
   １導電層と設けられており、メモリセルは前記電源電位
   が印加される第１導電層と前記第２導電層との交差部の
   半導体領域をドレイン領域、回路の接地電位が印加され
   る第１導電層と第２導電層の交差部の半導体領域をソー
   ス領域、第２導電層下のソース領域とドレイン領域間の
   半導体基板の表面をチャネル領域として構成されている
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。 ３、前記第１導電層は多結晶シリコン層からなり、前記
   半導体領域は第１導電層から半導体基板内へ不純物を導
   入してなることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。 ４、前記メモリセルは、前記チャネル領域に不純物を導
   入して不揮発性情報を記憶することを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。