JPH02266562A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH02266562A
JPH02266562A JP1089369A JP8936989A JPH02266562A JP H02266562 A JPH02266562 A JP H02266562A JP 1089369 A JP1089369 A JP 1089369A JP 8936989 A JP8936989 A JP 8936989A JP H02266562 A JPH02266562 A JP H02266562A
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JP
Japan
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polycide
diffusion
layers
memory transistor
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JP1089369A
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Yuichi Ando
友一 安藤
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Ricoh Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＣＭＯ８やＮＭＯＳトランジスタなどの半導体
集積回路装置に関し、特にメモリ装置に利用するのに適
する半導体集積回路装置に関するものである。
（従来の技術） 一般のＭＯ８型半導体集積回路装置は、フィールド酸化
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は２個が必要であるため、コンタクトマージン
や配線ピッチによって高集積化が妨げられる欠点がある
。
そこで、その問題を解決するために、プレーナセル構造
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。
プレーナセル構造では、複数のＭＯＳトランジスタのソ
ース領域のための連続した拡散層と、複数のＭＯＳトラ
ンジスタのドレイン領域のための連続した拡散層とが互
いに平行に基板に形成され、基板上には絶縁膜を介して
両拡散層に交差するゲート電極が形成される。プレーナ
セル構造では。
素子分離用にフィールド酸化膜を設ける必要がなく、ま
た、ソース領域とドレイン領域が複数個のトランジスタ
で共有されるので、そのコンタクトも数個または数十個
のトランジスタに１個の割りですみ、高集積化を図る上
で好都合である。
（発明が解決しようとする課題） プレーナセル構造ではビットラインが長い拡散層により
構成されるため、拡散抵抗が大きくなって高速化の妨げ
となる。
メモリセルを一層微細化しようとすれば、浅い接合が必
要となるが、プレーナセル構造では通常のトランジスタ
のようなＬＤＤ構造を形成することができない。
マスクＲＯＭにデータを記憶させるためにコアイオンの
注入を行なうと、長い拡散層にもコアイオンが入り、接
合容量が増加して高速化の妨げとなる。
本発明はプレーナセル構造の利点を活かしながら、かつ
、上記の問題点を解決することを目的とするものである
。
（課題を解決するための手段） 本発明では、複数個のＭｏＳトランジスタのソース領域
のための連続した浅い拡ｉ暦と、複数個のＭＯＳトラン
ジスタのドレイン領域のための連続した浅い拡散層とが
互いに平行に基板に形成され、両波散層に接して基板上
には第１層目のポリサイド層が形成されており、第２層
目のポリサイド層にてなるゲート電極が前記両波散層及
びそれらの上の第１層目のポリサイド層とＪ［Ｊされて
両波散層に交差する方向に形成されている。
（作用） 長い拡散層上には第１層目のポリサイド層が形成されて
いるので、ビットライン及び共通ソースの抵抗が低くな
る。
ソース領域、ドレイン領域の拡＠層上にはポリサイドＭ
が設けられているので、そのポリサイド層からリンや砒
素などの不純物を拡散させることにより、アルミニウム
スパイクのない浅い拡散が形成される。
マスクＲＯＭのコア注入の際、拡散層上にはポリサイド
層と酸化膜が存在するため、拡散層にボロンなどの不純
物が注入されなくなり、接合容量が増加しなくなる。
（実施例） 第１図は一実施例の一部分を示す平面図、第２図は第１
図のＡ−Ａ　’線位置での断面図である。
ただし、第１図ではメタル配線及びパッシベーション膜
の図示を省略し、第２図ではパッシベーション膜の図示
を省略しである。
第１図及び第２図で左側は周辺トランジスタ領域を表わ
し、右側はメモリトランジスタ領域を表わしている。
２はＰ型シリコン基板であり１周辺トランジスタとメモ
リトランジスタ領域の間、及び周辺トランジスタ間を分
離するためにフィールド酸化膜４とチャネルストッパ／
！６が形成されている。
メモリトランジスタ領域について説明すると、ソース領
域とドレイン領域はそれぞれ複数個のメモリトランジス
タについて連続する互いに平行な帯状のＮ型拡散７１１
８ｇ、８ｄとして形成されている。拡散ｆｆ１Ｂｓ上に
はポリサイド＠１２が形成され、拡散１８ｄ上にはポリ
サイド層１４が形成されている。ポリサイド層はポリシ
リコン層上にシリコンと高融点金属との合金層を介して
高融点金属層が形成された構造をしている。ポリサイド
層１２．１４のポリシリコン層にはリンと砒素が導入さ
れており、拡散、！１１８ｓ、８ｄはポリシリコン層の
リンが基板２へ拡散することにより形成されたものであ
り、それらの拡散層８　ｓ　、＋　８　ｄの深さは０．
１〜０．３μｍ程度と浅い。ポリサイド層１２．１４の
ポリシリコン層には砒素が残り、ポリシリコン層の抵抗
値を下げている。
基板２上にはゲート酸化膜１６が形成され、ポリサイド
１５１２，１４の側面には厚い酸化ＩＪＩ　１８が形成
され、ポリサイド［１２，１４の上面には厚い酸化膜２
０が形成されている。ゲート酸化膜１６は１００〜５０
０人程度の厚さであり、厚い酸化膜１８．２０は１ｏＯ
Ｏ〜５０００人程度の厚さである。
基板２との間にはゲート酸化膜１６を介し、ポリサイド
層１２．１４との間には厚い醸化膜１８゜２０を介して
ワードラインとなるゲート電極２２が２層目のポリサイ
ド層により形成され、拡散Ｊｅ８ｓ、８ｄの長手方向と
直交して交差する方向に配列されている。
周辺トランジスタ領域について説明すると、Ｎ型拡散層
によるソース領域２４ｓとドレイン領域２４ｄが形成さ
れ、開拡散層２４ｓ、２４ｄ間のチャネル領域上にはゲ
ート酸化膜１６を介してポリサイド層にてなるゲート電
極２８が形成されている。
基板２及びゲート電極２２．２８上にはＰＳＧ膜などの
層間絶縁膜３０が形成され、眉間絶縁膜３０上にはメタ
ル配線３２が形成され、層間絶縁膜３０のコンタクトホ
ールを介してメタル配線３２が拡散層やゲート電極と接
続されている。
メモリトランジスタ領域で鎖線で囲まれた領域３４は１
個のメモリトランジスタを表わしている。
各メモリトランジスタはＲＯＭコードを決めるためにイ
オン注入によってしきい値が設定されている。メモリト
ランジスタのチャネル領域に例えばボロンを注入してし
きい値を高めるか、注入しないでしきい値を低いままと
している。いま、メモリトランジスタ３４のワードライ
ン２２が選択されてゲート電圧が印加されたとき、その
メモリトランジスタ３４のしきい値が低いものであれば
ドレイン領域（ビットライン）８ｄからソース領域８ｓ
へ電流が流れ、もし、しきい値が高いものであれば電流
が流れないので、拡散ＷＪｓｄ上のポリサイド層にてな
るビットライン１４に接続されたセンス回路によってＲ
ＯＭの内容が読み出される。
次に、第３図（Ａ）から（Ｆ）により一実施例の製造方
法を説明する。
（Ａ）Ｐ型シリコン基板２に通常のプロセスによってチ
ャネルストッパ層６とフィールド酸化膜４を形成し、チ
ャネルドープ層を形成する。
（Ｂ）ポリシリコン層３４を０　、１〜０　、５　ｐ　
ｍ程度の厚さに堆積し、リンと砒素をそれぞれ１０１８
〜１０”／ｃｍ’程度注入する。リンと砒素の注入は、
それらがシリコン基板２に到達しないように、１０〜５
０ＫａＶ程度の低いエネルギーで行なう。
（Ｃ）ＷＳｉ２などの高融点金ａ１５３６ｔｒｏ、１−
０．５μｍ程度の厚さに堆積した後、酸化膜２０を０．
１〜０．５μｍ程度の厚さに堆積する。
（Ｄ）写真製版とエツチングにより、酸化膜２０゜高融
点全屈層３６及びポリシリコン層３４をパターン化し、
メモリトランジスタ領域で拡散層が形成される領域の上
にポリサイド／ｉ１２．１４を残す。
次に、通常のプロセスにしたがってゲート酸化を行なう
。このとき、基板２上にはゲート酸化膜１６が形成され
、ポリサイド１２．１４の側面にはポリシリコン層の増
速酸化によってゲート酸化膜１６より厚い酸化膜１８が
形成される。
なお、ポリサイド１５１２，１４をパターン化する際の
エツチングによるシリコン基板２の表面の損傷を回復す
るために、犠牲酸化を行なうこともある。その場合は、
基板２上に形成される酸化膜をいったん除去した後、ゲ
ート酸化を行なってゲート酸化膜１６を形成する。
（Ｅ）ポリシリコン層３８を堆積し、リンを拡散又は注
入した後、その上にＷＳｉ、などの高融点金属ｆｒ！Ｊ
４０をスパッタリングなどの方法により堆積する。写真
製版とエツチングによって高融点台ｆｉ層４０とポリシ
リコンＷ３８をパターン化して周辺トランジスタ部のゲ
ート電極２８とメモリトランジスタ部のワードラインと
なるゲート電極２２を形成する。メモリトランジスタ部
では１層目のポリサイド［１２，１４と２層目のポリサ
イド層２２は厚い酸化膜１８．２０により絶縁される。
周辺トランジスタ部には砒素やリンを注入する。
（Ｆ）熱処理によって周辺トランジスタ部では注入され
た不純物を活性化してソース２４ｓ、ドレイン２４ｄを
形成し、メモリトランジスタ部ではポリサイド層１２．
１４のポリシリコン層中のリンをシリコン基板２へ拡散
させて浅い拡散Ｎ８　ｇ　。
８ｄを形成する。このとき、ポリサイド層１２゜１４の
ポリシリコン層中の砒素は拡散定数の差によりポリシリ
コン層中に留まる。
その後１通常のプロセスに従って層間絶縁膜を形成し、
コンタクトホールを形成し、メタル配線を形成すれば第
２図の状態となり、さらにパッシベーション膜を形成す
る。
ＲＯＭコードを決めるためのコア注入は、２層目のポリ
サイド層形成後に行なう。
（発明の効果） 本発明では拡＠層に接して基板にポリサイド層を形成し
たので、ビットラインの抵抗が従来の拡散Ｊｍのみによ
るものに比べて約１／１０に低下し。
高速化を図ることができる。
メモリトランジスタ領域の拡ｔｙｔｍはポリサイドｍ中
の不純物を拡散させることにより形成するので、浅い拡
散層を形成することができ、メモリトランジスタの微細
化を図ることができる。
メモリトランジスタ領域の拡散層とメタル配線の間には
ポリサイド層が介在するので、浅い拡散層でもアルミニ
ウムスパイクが起こらない。
メモリトランジスタ領域の拡ＷＩＨ上にポリサイド層と
酸化膜が存在しているため、マスクＲＯＭのコア注入を
行なった際、拡散層にコアイオンが注入されにくくなり
、接合容量の増加を防ぐことができる。
【図面の簡単な説明】
第１図は一実施例の主要部を示す平面図、第２図は第１
図のＡ−Ａ　’線位置での断面図、第３図（Ａ）から（
Ｆ）は−実施例を製造する方法を示す工程断面図である
。 ２・・・・・・シリコン基板、８ｓ、８ｄ・・・・・・
浅い拡散／Ｗ、１２．１４・・・・・・ポリサイド層、
１６・・・・・・ゲート酸化膜、１８．２０・・・・・
・酸化膜、２２・・・・・・ポリサイド層。

Claims (1)

    【特許請求の範囲】
  1. （１）複数個のＭＯＳトランジスタのソース領域のため
    の連続した浅い拡散層と、複数個のＭＯＳトランジスタ
    のドレイン領域のための連続した浅い拡散層とが互いに
    平行に基板に形成され、両拡散層に接して基板上には第
    １層目のポリサイド層が形成されており、第２層目のポ
    リサイド層にてなるゲート電極が前記両拡散層及びそれ
    らの上の第１層目のポリサイド層と絶縁されて両拡散層
    に交差する方向に形成されている半導体集積回路装置。
JP1089369A 1989-04-06 1989-04-06 半導体集積回路装置 Pending JPH02266562A (ja)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3200497B2 (ja) * 1993-03-19 2001-08-20 三菱電機株式会社 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法
US5453637A (en) * 1994-05-18 1995-09-26 United Microelectronics Corp. Read-only memory cell configuration with steep trenches
CN1159576C (zh) * 1999-05-10 2004-07-28 三星电子株式会社 制造磁共振成像系统用的主磁体总成的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6267857A (ja) * 1985-09-20 1987-03-27 Hitachi Vlsi Eng Corp 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
DE2926874A1 (de) * 1979-07-03 1981-01-22 Siemens Ag Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4700215A (en) * 1981-11-19 1987-10-13 Texas Instruments Incorporated Polycide electrodes for integrated circuits
US4558507A (en) * 1982-11-12 1985-12-17 Nec Corporation Method of manufacturing semiconductor device
US4569122A (en) * 1983-03-09 1986-02-11 Advanced Micro Devices, Inc. Method of forming a low resistance quasi-buried contact
US4725747A (en) * 1986-08-29 1988-02-16 Texas Instruments Incorporated Integrated circuit distributed geometry to reduce switching noise
US4753709A (en) * 1987-02-05 1988-06-28 Texas Instuments Incorporated Method for etching contact vias in a semiconductor device
US4764481A (en) * 1987-08-24 1988-08-16 Delco Electronics Corporation Grown side-wall silicided source/drain self-align CMOS fabrication process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6267857A (ja) * 1985-09-20 1987-03-27 Hitachi Vlsi Eng Corp 半導体記憶装置

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