JPH02130854A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02130854A JPH02130854A JP63284686A JP28468688A JPH02130854A JP H02130854 A JPH02130854 A JP H02130854A JP 63284686 A JP63284686 A JP 63284686A JP 28468688 A JP28468688 A JP 28468688A JP H02130854 A JPH02130854 A JP H02130854A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は半導体装置の配線構造に関する。
［従来の技術］
従来の半導体装置の抵抗と基板中の拡散層とを接続する
配線構造は１例えばスタチックＲＡＭを例にとれば以下
の通りである（特開昭５７−１３０４６１号公報等）、
第４図に示すように、多結晶シリコン負荷型メモリーセ
ルは、２個のＭＯＳＦＥＴＱ、及びＱ、と、２個の抵抗
Ｒ，及びＲｔからなるフリップフロップからなり、この
フリップフロップと、セル外との情報のやりとりのため
の２個のスイッチ用ＭＯＳＦＥＴＱ、及びＱ、とが組み
合わされた構成となっていた。そして、第３図の如く前
記抵抗Ｒ＋及びＲ８はそれぞれ、前記ＭＯＳＦＥＴＱ、
〜Ｑ４とは配線のみを通して接続されていた。
配線構造は１例えばスタチックＲＡＭを例にとれば以下
の通りである（特開昭５７−１３０４６１号公報等）、
第４図に示すように、多結晶シリコン負荷型メモリーセ
ルは、２個のＭＯＳＦＥＴＱ、及びＱ、と、２個の抵抗
Ｒ，及びＲｔからなるフリップフロップからなり、この
フリップフロップと、セル外との情報のやりとりのため
の２個のスイッチ用ＭＯＳＦＥＴＱ、及びＱ、とが組み
合わされた構成となっていた。そして、第３図の如く前
記抵抗Ｒ＋及びＲ８はそれぞれ、前記ＭＯＳＦＥＴＱ、
〜Ｑ４とは配線のみを通して接続されていた。
［発明が解決しようとする課題１
しかし、前述の従来技術では微細化が不可能という問題
点を有する。
点を有する。
１１に２８回半導体専門講習会予稿集、Ｐ６９〜１１４
、ｒｃＭＯｓ −ＳＲＡＭプロセスデバイス技術」酒井
芳男著にもある様に前記抵抗Ｒ＋及びＲ，の寸法を短か
くすると、急激に抵抗値が低下し、予定の抵抗値を確保
することが困難になる。
、ｒｃＭＯｓ −ＳＲＡＭプロセスデバイス技術」酒井
芳男著にもある様に前記抵抗Ｒ＋及びＲ，の寸法を短か
くすると、急激に抵抗値が低下し、予定の抵抗値を確保
することが困難になる。
したがって、ある一定以上の寸法（現在では約３μｍ以
上）が必要であり、微細化の大きな障壁となっていた。
上）が必要であり、微細化の大きな障壁となっていた。
そこで本発明は、このような問題点を解決するもので、
その目的とするところは、メモリーセルにおける抵抗を
効率良く配置する配線技術を提供するところにある。
その目的とするところは、メモリーセルにおける抵抗を
効率良く配置する配線技術を提供するところにある。
１課題を解決するための手段Ｊ
（１）半導体基板上に、第１絶縁膜が形成されており、
前記第１絶縁謹に形成された第１コンタクトホールを介
して、第１５２ｉＪｉ層が形成されており、前記第１配
線層上には、第２絶縁膜が形成されており、前記第２絶
縁膜に形成された第２コンタクトホールを介して、前記
第１配線層と接触して、抵抗体を有する第２配線層が形
成されている半導体装置において。
前記第１絶縁謹に形成された第１コンタクトホールを介
して、第１５２ｉＪｉ層が形成されており、前記第１配
線層上には、第２絶縁膜が形成されており、前記第２絶
縁膜に形成された第２コンタクトホールを介して、前記
第１配線層と接触して、抵抗体を有する第２配線層が形
成されている半導体装置において。
前記第２コンタクトホールは、前記第１コンタクトホー
ル上にはなく、かつ前記抵抗体の寸法を長くする位置に
前記第２コンタクトホールが形成されていることを特徴
とする。
ル上にはなく、かつ前記抵抗体の寸法を長くする位置に
前記第２コンタクトホールが形成されていることを特徴
とする。
（２）前記第１５ｉ１！！Ｉ層は、ポリサイド膜から成
ることを特徴とする。
ることを特徴とする。
（３）前記第２配線層及び前記抵抗体は多結晶シリコン
膜から成ることを特徴とする。
膜から成ることを特徴とする。
【実 施 例］
第１図（ａ）は本発明の実施例におけるスタチックＲＡ
Ｍのメモリーセルの平面図であって、第１図（ｂ）は１
本発明の実施例におけるスタチックＲＡＭのメモリーセ
ルの断面図である。なお。
Ｍのメモリーセルの平面図であって、第１図（ｂ）は１
本発明の実施例におけるスタチックＲＡＭのメモリーセ
ルの断面図である。なお。
実施例の全図において、同一の機能を有するものには、
同一の付号を付けその繰り返しの説明は省略する。また
本実施例におけるスタチックＲＡＭのメモリーセルは、
第４図に示すと同様な回路構成を有する。
同一の付号を付けその繰り返しの説明は省略する。また
本実施例におけるスタチックＲＡＭのメモリーセルは、
第４図に示すと同様な回路構成を有する。
本実施例によるスタチックＲＡＭにおいては、例えばＰ
型シリコン基板のような半導体基板ｌの表面に例えばＳ
ｉｎ、膜のようなフィールド絶縁膜２が設けられ、この
前記フィールド絶縁膜２により素子分離が行なわれる。
型シリコン基板のような半導体基板ｌの表面に例えばＳ
ｉｎ、膜のようなフィールド絶縁膜２が設けられ、この
前記フィールド絶縁膜２により素子分離が行なわれる。
この前記フィールド絶縁膜の下方には、Ｐ型のチャネル
ストッパ領域３が設けられ、寄生チャネルの発生が防止
されている。
ストッパ領域３が設けられ、寄生チャネルの発生が防止
されている。
前記フィールド絶縁膜２で囲まれた各活性領域表面には
、例えばＳｉＯｘ膿のようなゲート絶縁１１！！！４が
設けられている。この前記ゲート絶縁膜４及び前記フィ
ールド絶縁膜２の上には、例えば第１多結晶シリコン１
ｌＩ５と高融点金属シリサイド膜６との二層膜、すなわ
ちポリサイド膜から成る所定形状のワード線ＷＬ、ゲー
ト電極７．８及び接地ｍ（ソース繍）ＳＬがそれぞれ設
けられている。また前記フィールド絶縁［１２で囲まれ
た前記各活性領域には、前記ワード線ＷＬ、前記ゲート
電極７．８前記接地線ＳＬに対して自己整合的に、Ｎ型
のソース領域９及びドレイン領域ＩＯが形成されている
。そして前記ワード線ＷＬ、 ＠記ソース領域９及び前
記ドレイン領ｔｄｌｏによりスイッチ用ＭＯＳＦＥＴＱ
、、Ｑ、が、前記ゲート電極７、前記ドレイン領域１０
及びソース領域９によりＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋
が、前記ゲート電極８、前記ソース領域７及び前記ドレ
イン領域１０によりＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｚがそ
れぞれ構成されている６なお前記Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ＋の前記ドレイン８１域ｌＯと前記ＭＯ５ＦＥＴ
Ｑ、の前記ソース領域９とは共通になっている。またこ
れらの前記ＭＯＳＦＥ Ｔ Ｑ ｌ’＝ Ｑ ａはいず
れもいわゆるＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有し、前記ソース領Ｆｌｉ９及
びドレイン領域１０は、前記ワード線ＷＬ及び前記ゲー
ト電極７，８の側面に例えばＳ ｉ Ｏｘから成る側壁
１１を形成する前後の２段階にわけて前記半導体基板ｌ
中に不純物を導入することにより形成される。
、例えばＳｉＯｘ膿のようなゲート絶縁１１！！！４が
設けられている。この前記ゲート絶縁膜４及び前記フィ
ールド絶縁膜２の上には、例えば第１多結晶シリコン１
ｌＩ５と高融点金属シリサイド膜６との二層膜、すなわ
ちポリサイド膜から成る所定形状のワード線ＷＬ、ゲー
ト電極７．８及び接地ｍ（ソース繍）ＳＬがそれぞれ設
けられている。また前記フィールド絶縁［１２で囲まれ
た前記各活性領域には、前記ワード線ＷＬ、前記ゲート
電極７．８前記接地線ＳＬに対して自己整合的に、Ｎ型
のソース領域９及びドレイン領域ＩＯが形成されている
。そして前記ワード線ＷＬ、 ＠記ソース領域９及び前
記ドレイン領ｔｄｌｏによりスイッチ用ＭＯＳＦＥＴＱ
、、Ｑ、が、前記ゲート電極７、前記ドレイン領域１０
及びソース領域９によりＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋
が、前記ゲート電極８、前記ソース領域７及び前記ドレ
イン領域１０によりＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｚがそ
れぞれ構成されている６なお前記Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ＋の前記ドレイン８１域ｌＯと前記ＭＯ５ＦＥＴ
Ｑ、の前記ソース領域９とは共通になっている。またこ
れらの前記ＭＯＳＦＥ Ｔ Ｑ ｌ’＝ Ｑ ａはいず
れもいわゆるＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有し、前記ソース領Ｆｌｉ９及
びドレイン領域１０は、前記ワード線ＷＬ及び前記ゲー
ト電極７，８の側面に例えばＳ ｉ Ｏｘから成る側壁
１１を形成する前後の２段階にわけて前記半導体基板ｌ
中に不純物を導入することにより形成される。
またこれらのＭＯＳＦＥＴＱ、〜Ｑ、の上には例＾ば５
ｉ０＊膜のような眉間絶縁膜１２が設けられている。さ
らにこの前記層間絶縁膜１２には第１コンタクトホール
１６が形成されており、所定形状のＮ°型多結晶シリコ
ン膿から成る第１配線層１３が形成されており、その上
に、第２層間絶縁膜１４１４が形成されている。この前
記第２層間絶縁ＩＩ １４には第２コンタクトホール１
８が形成されており、さらにこの第２層間絶縁膜１４の
上には、所定形状のＮ′″型多結晶シリコン膜から成る
第２配線層１５と、この前記第２配線層１５に接続され
た真性多結晶シリコン膜から成る高抵抗多結晶シリコン
抵抗Ｒ，，Ｒ２とが設けられている。前記１１１２配線
層１５、前記第２層間絶縁膜１４に設けられた第２コン
タクトホール１８を通じてそれぞれ前記ＭＯ３ＦＥＴＱ
、及びＱ４のソース領域９に接続している。
ｉ０＊膜のような眉間絶縁膜１２が設けられている。さ
らにこの前記層間絶縁膜１２には第１コンタクトホール
１６が形成されており、所定形状のＮ°型多結晶シリコ
ン膿から成る第１配線層１３が形成されており、その上
に、第２層間絶縁膜１４１４が形成されている。この前
記第２層間絶縁ＩＩ １４には第２コンタクトホール１
８が形成されており、さらにこの第２層間絶縁膜１４の
上には、所定形状のＮ′″型多結晶シリコン膜から成る
第２配線層１５と、この前記第２配線層１５に接続され
た真性多結晶シリコン膜から成る高抵抗多結晶シリコン
抵抗Ｒ，，Ｒ２とが設けられている。前記１１１２配線
層１５、前記第２層間絶縁膜１４に設けられた第２コン
タクトホール１８を通じてそれぞれ前記ＭＯ３ＦＥＴＱ
、及びＱ４のソース領域９に接続している。
従来は、前記第１コンタクトホール１６により前記高抵
抗多結晶シリコン抵抗Ｒ，，Ｒ，の寸法が決められてい
た。
抗多結晶シリコン抵抗Ｒ，，Ｒ，の寸法が決められてい
た。
しかしこの様に、前記第１Ｅｋ！綿層１３を介して、前
記高抵抗多結晶シリコン抵抗Ｒ，，Ｒ，を形成すること
により、前記第２コンタクトホール１８まで寸法を長（
することが可能となる。したかって、メモリーセルの寸
法を長くすることなしに、前記高抵抗多結晶シリコン抵
抗Ｒ１，Ｒ１の長さを長くできるので高い抵抗値が得ら
れ、しいては待期時の消費電流の低減にもつながる。ま
たその分、メモリーセルの面積を小さくできるので、集
積密度の増大につながる。
記高抵抗多結晶シリコン抵抗Ｒ，，Ｒ，を形成すること
により、前記第２コンタクトホール１８まで寸法を長（
することが可能となる。したかって、メモリーセルの寸
法を長くすることなしに、前記高抵抗多結晶シリコン抵
抗Ｒ１，Ｒ１の長さを長くできるので高い抵抗値が得ら
れ、しいては待期時の消費電流の低減にもつながる。ま
たその分、メモリーセルの面積を小さくできるので、集
積密度の増大につながる。
さらに本実施例にぼけるスタチックＲＡＭにおいては、
前記第２配線層１５、前記高抵抗多結晶シリコン抵抗Ｒ
＋、Ｒｔを覆うように、例λばＰＳＧ膿のような第３層
間絶縁膜１７が設けられ、この前記層間絶縁ＩＩ ｌ
Ｔ上にはデータ線ＤＬ・ＤＬが設けられている。
前記第２配線層１５、前記高抵抗多結晶シリコン抵抗Ｒ
＋、Ｒｔを覆うように、例λばＰＳＧ膿のような第３層
間絶縁膜１７が設けられ、この前記層間絶縁ＩＩ ｌ
Ｔ上にはデータ線ＤＬ・ＤＬが設けられている。
次に上述の実施例のスタチックＲＡＭにおける製造方法
について説明する。まず第１図（ａ）及び第１図（ｂ）
に示すようにＭＯＳＦＥＴＱ１〜Ｑ４．ワード線ＷＬ、
接地１１ｓＬ（本実施例では基板の拡散層）等を形成し
、これらの上に層間絶縁膜１２を形成したあと、フォト
・エツチングの工程により、前記層間絶縁膜１２に第１
コンタクトホール１６を形成する。そして全面に、多結
晶シリコン膜１９を例えば１０００人程度形成する。そ
してリンやヒ素などの不純物を拡散・イオン打ち込み専
行ない抵抗を下げる（第２図（ａ））。
について説明する。まず第１図（ａ）及び第１図（ｂ）
に示すようにＭＯＳＦＥＴＱ１〜Ｑ４．ワード線ＷＬ、
接地１１ｓＬ（本実施例では基板の拡散層）等を形成し
、これらの上に層間絶縁膜１２を形成したあと、フォト
・エツチングの工程により、前記層間絶縁膜１２に第１
コンタクトホール１６を形成する。そして全面に、多結
晶シリコン膜１９を例えば１０００人程度形成する。そ
してリンやヒ素などの不純物を拡散・イオン打ち込み専
行ない抵抗を下げる（第２図（ａ））。
次に第２図（ｂ）の如く、前記多結晶シリコン１１１１
９を所定形状にバター二６ングする。そして第２層間絶
＆ｔＩｌｌ１４を全面に形成して、フォト・エツチング
の工程により第２コンタクトホール１８を形成する。こ
の前記第２コンタクトホール１８は、前記第１コンタク
トホール１６上ではなく、あとに述べる高抵抗多結晶シ
リコン抵抗Ｒ３、Ｒ１の寸法を長くできる方向（本実施
例では前記ワード線ＷＬ方向）に位置するように形成す
る。
９を所定形状にバター二６ングする。そして第２層間絶
＆ｔＩｌｌ１４を全面に形成して、フォト・エツチング
の工程により第２コンタクトホール１８を形成する。こ
の前記第２コンタクトホール１８は、前記第１コンタク
トホール１６上ではなく、あとに述べる高抵抗多結晶シ
リコン抵抗Ｒ３、Ｒ１の寸法を長くできる方向（本実施
例では前記ワード線ＷＬ方向）に位置するように形成す
る。
次に第２図（Ｃ）の如く、前記第２層間絶ｆｉｌｌｌ１
４上に例えば膜厚５００形成度の比較的薄い真性多結晶
シリコン膜を形成する。この前記真性多結晶シリコン躾
のうちの後に形成される高抵抗多結晶シリコン抵抗に対
応する部分上にレジストマスク層を設けた状態で、リン
の拡散、イオン打込み等を行なうことによりこの前記レ
ジストマスク層で覆われていない部分の多結晶シリコン
膜を低抵抗化する。
４上に例えば膜厚５００形成度の比較的薄い真性多結晶
シリコン膜を形成する。この前記真性多結晶シリコン躾
のうちの後に形成される高抵抗多結晶シリコン抵抗に対
応する部分上にレジストマスク層を設けた状態で、リン
の拡散、イオン打込み等を行なうことによりこの前記レ
ジストマスク層で覆われていない部分の多結晶シリコン
膜を低抵抗化する。
次にこの前記レジストマスク層を除去した後、これらの
前記多結晶シリコン層２０を所定形状にパターニングす
ることにより前記配線層１５及び高抵抗多結晶シリコン
抵抗Ｒ６及びＲ，（第２図（Ｃ）ではＲ２のみ表示）を
形成する。この後第１図（ａ）及び第１図（ｂ）に示す
ように第３層間絶縁膜１７、コンタクトホール２１及び
データ！ＩＤＬ−ＤＬを形成して、目的とするスタチッ
クＲＡＭを完成させる。
前記多結晶シリコン層２０を所定形状にパターニングす
ることにより前記配線層１５及び高抵抗多結晶シリコン
抵抗Ｒ６及びＲ，（第２図（Ｃ）ではＲ２のみ表示）を
形成する。この後第１図（ａ）及び第１図（ｂ）に示す
ように第３層間絶縁膜１７、コンタクトホール２１及び
データ！ＩＤＬ−ＤＬを形成して、目的とするスタチッ
クＲＡＭを完成させる。
上述のような製造方法によれば、Ｉｏ。３が小さくしか
も安定したスタチックＲＡＭを簡単なプロセスにより製
造することができる。
も安定したスタチックＲＡＭを簡単なプロセスにより製
造することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき、具体的に説明したが１本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき、具体的に説明したが１本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、前記多結晶シリコンＩＩ！１３を、多結晶シリ
コンの代わりに高融点金属シリサイド膜な設け、低抵抗
化することも可能である。
コンの代わりに高融点金属シリサイド膜な設け、低抵抗
化することも可能である。
〔発明の効果］
本発明によって開示される発明により得られる効果は以
下の通りである。
下の通りである。
ｌ 配線層を１層介しコンククホールをずらして、抵抗
を形成することにより、メモリーセル抵抗長を長く形成
することが可能になる。その分メモリーセル面積を小さ
くできるので、微細化及び集積密度の向上が可能となる
。
を形成することにより、メモリーセル抵抗長を長く形成
することが可能になる。その分メモリーセル面積を小さ
くできるので、微細化及び集積密度の向上が可能となる
。
２、配線層容量が増加するので、半導体基板中にα線な
どが飛びζみ電位変化を引き起こす、いわゆるα線ソフ
トエラーに対して強くなる。
どが飛びζみ電位変化を引き起こす、いわゆるα線ソフ
トエラーに対して強くなる。
３、十分な抵抗値が確保できる。
第１図（ａ）及び第１図（ｂ）はそれぞれ本発明の一実
施例を示す主要平面図及びそのＢ−Ｂ断面図。 第２図（ａ）〜第２図（Ｃンは、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、高抵抗多結晶シリコン負荷形メモリーセルの
回路構成を示す回路図。 Ｑ、−Ｑ４ Ｒ７へＲ２ Ｌ ０３ＦＥＴ 抵抗 半導体基板 フィールド絶縁膜 ストッパ領域 ゲート絶縁膜 第１多結晶シリコン膜 高融点金属シリサイド膜 ワード線 ７ ・ ８ ・ ＳＬ ・ ９ ・ ｌ Ｏ・ ｌ １ ・ ｌ ２ ・ ｌ ３ ・ １４ ・ ｌ ５ ・ ｌ ６ ・ ｌ ７ ・ ｌ ８ ・ ＤＬ ・ ＤＬ ・ ｌ ９ ・ ２０ ・ ２ ｌ ・ ・ ・ ゲート電極 ゲート電極 接地綿 ソース領域 ドレイン領域 側壁酸化膜 眉間絶縁膜 第１ｆｋ！線層 第２層間絶縁膜 第２配線層 第１コンタクトホール 第３層間絶縁膜 第２コンタクトホール データ線 データ線 多結晶シリコン膿 ゲート電極ドレイン領域をつ なぐコンタクトホール コンタクトホール 第 巴 鵠） 亭 ？ 目（Ｃ） Ｌ
施例を示す主要平面図及びそのＢ−Ｂ断面図。 第２図（ａ）〜第２図（Ｃンは、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、高抵抗多結晶シリコン負荷形メモリーセルの
回路構成を示す回路図。 Ｑ、−Ｑ４ Ｒ７へＲ２ Ｌ ０３ＦＥＴ 抵抗 半導体基板 フィールド絶縁膜 ストッパ領域 ゲート絶縁膜 第１多結晶シリコン膜 高融点金属シリサイド膜 ワード線 ７ ・ ８ ・ ＳＬ ・ ９ ・ ｌ Ｏ・ ｌ １ ・ ｌ ２ ・ ｌ ３ ・ １４ ・ ｌ ５ ・ ｌ ６ ・ ｌ ７ ・ ｌ ８ ・ ＤＬ ・ ＤＬ ・ ｌ ９ ・ ２０ ・ ２ ｌ ・ ・ ・ ゲート電極 ゲート電極 接地綿 ソース領域 ドレイン領域 側壁酸化膜 眉間絶縁膜 第１ｆｋ！線層 第２層間絶縁膜 第２配線層 第１コンタクトホール 第３層間絶縁膜 第２コンタクトホール データ線 データ線 多結晶シリコン膿 ゲート電極ドレイン領域をつ なぐコンタクトホール コンタクトホール 第 巴 鵠） 亭 ？ 目（Ｃ） Ｌ
Claims (3)
- （１）半導体基板上に、第１絶縁膜が形成されており、
前記第１絶縁膜に形成された第１コンタクトホールを介
して、第１配線層が形成されており、前記第１配線層上
には、第２絶縁膜が形成されており、前記第２絶縁膜に
形成された第２コンタクトホールを介して、前記第１配
線層と接触して、抵抗体を有する第２配線層が形成され
ている半導体装置において、 前記第２コンタクトホールは、前記第１コンタクトホー
ル上にはなく、かつ前記抵抗体の寸法を長くする位置に
前記第２コンタクトホールが形成されていることを特徴
とする半導体装置。 - （２）前記第１配線層は、ポリサイド膜から成ることを
特徴とする請求項１記載の半導体装置。 - （３）前記第２配線層及び前記抵抗体は多結晶シリコン
膜から成ることを特徴とする請求項１記載の半導体装置
。
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|---|---|---|---|
| JP63284686A JP2829992B2 (ja) | 1988-11-10 | 1988-11-10 | 半導体装置 |
| US07/410,936 US5107322A (en) | 1988-11-10 | 1989-09-22 | Wiring or conductor interconnect for a semiconductor device or the like |
| KR1019890016011A KR940003376B1 (ko) | 1988-11-10 | 1989-11-06 | 반도체 장치 |
| EP89311581A EP0368646B1 (en) | 1988-11-10 | 1989-11-09 | Semiconductor device |
| US07/871,871 US5349206A (en) | 1988-11-10 | 1992-04-20 | Integrated memory circuit with high density load elements |
| US08/308,777 US5691559A (en) | 1988-11-10 | 1994-09-19 | Semiconductor devices with load elements |
| US08/917,515 US5818090A (en) | 1988-11-10 | 1997-08-26 | Semiconductor devices with load elements |
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Citations (1)
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|---|---|---|---|---|
| JPS63142669A (ja) * | 1986-12-05 | 1988-06-15 | Hitachi Ltd | 半導体記憶装置 |
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| JPH0685431B2 (ja) * | 1985-06-10 | 1994-10-26 | 株式会社日立製作所 | 半導体装置 |
| JPH07112014B2 (ja) * | 1986-07-09 | 1995-11-29 | 株式会社日立製作所 | 半導体記憶装置 |
-
1988
- 1988-11-10 JP JP63284686A patent/JP2829992B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-22 US US07/410,936 patent/US5107322A/en not_active Expired - Lifetime
- 1989-11-06 KR KR1019890016011A patent/KR940003376B1/ko not_active IP Right Cessation
- 1989-11-09 EP EP89311581A patent/EP0368646B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142669A (ja) * | 1986-12-05 | 1988-06-15 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125137A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体記憶装置 |
Also Published As
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|---|---|
| KR900008658A (ko) | 1990-06-04 |
| EP0368646B1 (en) | 1997-03-05 |
| JP2829992B2 (ja) | 1998-12-02 |
| EP0368646A1 (en) | 1990-05-16 |
| KR940003376B1 (ko) | 1994-04-21 |
| US5107322A (en) | 1992-04-21 |
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