JP2800206B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置であるスタチックRAM（Ran
dom Access Memory）に関し、特に負荷素子の高抵抗
部の待機時における抵抗値の安定化に有効な技術に関す
る。
dom Access Memory）に関し、特に負荷素子の高抵抗
部の待機時における抵抗値の安定化に有効な技術に関す
る。
従来のスタチックRAMのメモリセルとしては高抵抗多
結晶シリコン負荷型メモリセルが主として用いられてい
る（例えば，特開昭57−130461号公報等）。第４図に示
すように、この高抵抗多結晶シリコン負荷型メモリセル
は、MOSFETQ1及び高抵抗多結晶シリコン抵抗R1からなる
インバータと、MOSFETQ2及び高抵抗多結晶シリコン抵抗
R2からなるインバータとの２個のインバータの一方の出
力を他方の入力に接続した構成の情報記憶用のフリップ
フロップを有し、このフリップフロップと、セル外との
情報のやりとりのためのスイッチ用MOSFETQ3及びQ4とが
組み合わされた構成となっている。前記高抵抗多結晶シ
リコン抵抗R1、R2のそれぞれの一端は電源VDDに接続さ
れ、また前記MOSFETQ1、Q2のそれぞれのソースは接地さ
れている。さらに前記スイッチ用MOSFETQ3及びQ4のゲー
トにはワード線WLが、ドレインにはデータ線DL及び▲
▼がそれぞれ接続されている。
結晶シリコン負荷型メモリセルが主として用いられてい
る（例えば，特開昭57−130461号公報等）。第４図に示
すように、この高抵抗多結晶シリコン負荷型メモリセル
は、MOSFETQ1及び高抵抗多結晶シリコン抵抗R1からなる
インバータと、MOSFETQ2及び高抵抗多結晶シリコン抵抗
R2からなるインバータとの２個のインバータの一方の出
力を他方の入力に接続した構成の情報記憶用のフリップ
フロップを有し、このフリップフロップと、セル外との
情報のやりとりのためのスイッチ用MOSFETQ3及びQ4とが
組み合わされた構成となっている。前記高抵抗多結晶シ
リコン抵抗R1、R2のそれぞれの一端は電源VDDに接続さ
れ、また前記MOSFETQ1、Q2のそれぞれのソースは接地さ
れている。さらに前記スイッチ用MOSFETQ3及びQ4のゲー
トにはワード線WLが、ドレインにはデータ線DL及び▲
▼がそれぞれ接続されている。
本発明は上述の様な高抵抗多結晶シリコン負荷型メモ
リセルを有するスタチックRAMにおけるいわゆる待機時
（スタンバイ電流）消費電流IDDS（待機時にR1またはR2
を通って電源VDDから接地線に流れる電流）の低減につ
いて検討した。
リセルを有するスタチックRAMにおけるいわゆる待機時
（スタンバイ電流）消費電流IDDS（待機時にR1またはR2
を通って電源VDDから接地線に流れる電流）の低減につ
いて検討した。
以下は、公知とされた技術ではないが、本発明によっ
て検討された技術であり、その概要は次のとおりであ
る。
て検討された技術であり、その概要は次のとおりであ
る。
上述の前記高抵抗多結晶シリコン抵抗R1及びR2は、例
えば次のようにして形成されていた。すなわち、一層目
のポリサイド膜をゲートとする前記MOSFETQ1及びQ2及び
Q3及びQ4を半導体基板上に形成し、次いで層間絶縁膜を
形成した後、この層間絶縁膜の全面にノンドープすなわ
ち真性（intrinsic）の多結晶シリコン膜を形成する。
次にこの真性多結晶シリコン膜のうちの、後に高抵抗多
結晶シリコン抵抗となる部分を含む領域の表面をマスク
で覆い、このマスク層を用いて多結晶シリコン膜にリン
の拡散、イオン打ち込み等を行なうことにより低抗抗化
する。次に上記マスク層を除去した後、多結晶シリコン
膜を所定形状にパターニングすることにより、リンの導
入により低抵抗化されたN+型多結晶シリコン膜から成る
配線と、真性多結晶シリコン膜から成る高抵抗多結晶シ
リコン抵抗R1、R2を形成する。次いで層間絶縁膜を形成
した後、コンタクトホールを形成し、アルミニウム膜に
よるデータ線DL及び▲▼を形成することにより、高
抵抗多結晶シリコン負荷型メモリセルが完成する。
えば次のようにして形成されていた。すなわち、一層目
のポリサイド膜をゲートとする前記MOSFETQ1及びQ2及び
Q3及びQ4を半導体基板上に形成し、次いで層間絶縁膜を
形成した後、この層間絶縁膜の全面にノンドープすなわ
ち真性（intrinsic）の多結晶シリコン膜を形成する。
次にこの真性多結晶シリコン膜のうちの、後に高抵抗多
結晶シリコン抵抗となる部分を含む領域の表面をマスク
で覆い、このマスク層を用いて多結晶シリコン膜にリン
の拡散、イオン打ち込み等を行なうことにより低抗抗化
する。次に上記マスク層を除去した後、多結晶シリコン
膜を所定形状にパターニングすることにより、リンの導
入により低抵抗化されたN+型多結晶シリコン膜から成る
配線と、真性多結晶シリコン膜から成る高抵抗多結晶シ
リコン抵抗R1、R2を形成する。次いで層間絶縁膜を形成
した後、コンタクトホールを形成し、アルミニウム膜に
よるデータ線DL及び▲▼を形成することにより、高
抵抗多結晶シリコン負荷型メモリセルが完成する。
しかし、前述の従来の技術では以下の様な問題点を有
する。
する。
IDDSを低減するには、前記高抵抗多結晶シリコン抵抗
R1及びR2の膜厚を薄くすれば良い。それは前記高抵抗多
結晶シリンン抵抗R1及びR2の抵抗値が増加するからであ
る。しかし、薄膜化すると、すればするほど上及び下の
素子の電界の影響を受けやすくなる。前記配線層をソー
ス及びドレイン、前記高抵抗多結晶シリコン抵抗R1及び
R2を基板、下の素子もしくはデータ線DL及び▲▼を
ゲート電極とした、いわゆる多結晶シリコン薄膜トラン
ジスター構造となり、上または下の素子の電界の状態に
より前記高抵抗多結晶シリコン抵抗R1及びR2の抵抗値が
変化してしまう（TFT効果）。このことは、林、野口、
大嶋、Jpn.J.Appl.Phys.23（1984）L819＆24（1985）L4
345により開示された技術である。
R1及びR2の膜厚を薄くすれば良い。それは前記高抵抗多
結晶シリンン抵抗R1及びR2の抵抗値が増加するからであ
る。しかし、薄膜化すると、すればするほど上及び下の
素子の電界の影響を受けやすくなる。前記配線層をソー
ス及びドレイン、前記高抵抗多結晶シリコン抵抗R1及び
R2を基板、下の素子もしくはデータ線DL及び▲▼を
ゲート電極とした、いわゆる多結晶シリコン薄膜トラン
ジスター構造となり、上または下の素子の電界の状態に
より前記高抵抗多結晶シリコン抵抗R1及びR2の抵抗値が
変化してしまう（TFT効果）。このことは、林、野口、
大嶋、Jpn.J.Appl.Phys.23（1984）L819＆24（1985）L4
345により開示された技術である。
したがって従来の技術では、抵抗値が安定した高い抵
抗値を有する高抵抗多結晶シリコン抵抗を作ることは困
難であり、しいては、安定した低いIDDS特性を有する高
抵抗多結晶シリコン負荷スタチックRAMを作ることは困
難であるという問題点を有する。
抗値を有する高抵抗多結晶シリコン抵抗を作ることは困
難であり、しいては、安定した低いIDDS特性を有する高
抵抗多結晶シリコン負荷スタチックRAMを作ることは困
難であるという問題点を有する。
そこで本発明はこのような問題点を解決するもので、
その目的とするところは、IDDSの低い安定したスタチッ
クRAMの技術を提供することにある。
その目的とするところは、IDDSの低い安定したスタチッ
クRAMの技術を提供することにある。
本発明は半導体装置は、高抵抗値を有する多結晶シリ
コン膜からなる高抵抗部を負荷素子の構成要素とする半
導体記憶装置であって、半導体基板上方にゲート電極を
設け、前記ゲート電極上に一定電位に接続する第１導電
層、前記第１導電層の上方に層間絶縁膜を介して設けら
れた第２導電層、前記第２導電層の上方の層間絶縁膜を
介して設けられた一定電位に接続する第３導電層、前記
第３導電層上に層間絶縁膜を介して設けられたデータ
線、前記第２導電層の所定の位置に設けられた前記負荷
素子の構成要素となる高抵抗部を有し、前記高抵抗部は
前記第１導電層の上部かつ前記第３導電層の下部に位置
するものであることを特徴とする。
コン膜からなる高抵抗部を負荷素子の構成要素とする半
導体記憶装置であって、半導体基板上方にゲート電極を
設け、前記ゲート電極上に一定電位に接続する第１導電
層、前記第１導電層の上方に層間絶縁膜を介して設けら
れた第２導電層、前記第２導電層の上方の層間絶縁膜を
介して設けられた一定電位に接続する第３導電層、前記
第３導電層上に層間絶縁膜を介して設けられたデータ
線、前記第２導電層の所定の位置に設けられた前記負荷
素子の構成要素となる高抵抗部を有し、前記高抵抗部は
前記第１導電層の上部かつ前記第３導電層の下部に位置
するものであることを特徴とする。
また、本発明は、第１導電層は接地線に接続すること
を特徴とする。
を特徴とする。
また、本発明は、第１導電層は第２導電層よりも厚い
膜厚を有することを特徴とする。
膜厚を有することを特徴とする。
第１図（ａ）は、本発明の実施例における平面図であ
って、第１図（ｂ）は、本発明の実施例におけるＢ−
間の断面図である。
って、第１図（ｂ）は、本発明の実施例におけるＢ−
間の断面図である。
なお、実施例の全図において、同一の機能を有するも
のには同一の符号を付け、その繰り返しの説明は省略す
る。また本実施例によるスタチックRAMのメモリセル
は、第４図に示すと同様な回路構成を有する。
のには同一の符号を付け、その繰り返しの説明は省略す
る。また本実施例によるスタチックRAMのメモリセル
は、第４図に示すと同様な回路構成を有する。
本実施例によるスタチックRAMにおいては、例えばＰ
型シリコン基板のような半導体基板１の表面に例えばSi
O2膜のようなフィールド絶縁膜２が設けられ、この前記
フィールド絶縁膜２により素子分離が行なわれる。この
前記フィールド絶縁膜の下方に、Ｐ型のチャネルストッ
パ領域３が設けられ、寄生チャネルの発生が防止されて
いる。
型シリコン基板のような半導体基板１の表面に例えばSi
O2膜のようなフィールド絶縁膜２が設けられ、この前記
フィールド絶縁膜２により素子分離が行なわれる。この
前記フィールド絶縁膜の下方に、Ｐ型のチャネルストッ
パ領域３が設けられ、寄生チャネルの発生が防止されて
いる。
前記フィールド絶縁膜２で囲まれた各活性領域表面に
は、例えばSiO2膜のようなゲート絶縁膜４が設けられて
いる。この前記ゲート絶縁膜４及び前記フィールド絶縁
膜２の上には、例えば多結晶シリコン膜５と高融点金属
シリサイド膜６との二層膜、すなわちポリサイド膜から
成る所定形状のワード線WL、ゲート電極７、８及び接地
線（ソース線）SLがそれぞれ設けられている。また前記
フィールド絶縁膜２で囲まれた前記各活性領域には、前
記ワード線WL、前記ゲート電極７、８、前記接地線SLに
対して自己整合的に、Ｎ型のソース領域９及びドレイン
領域10が形成されている。そして前記ワード線WL、前記
ソース領域９及び前記ドレイン領域10によりスイッチ用
MOSFETQ3、Q4が、前記ゲート電極７、前記ドレイン領域
10及びソース領域９によりMOSFETQ1が、前記ゲート電極
８、前記ソース領域９及び前記ドレイン領域10によりMO
SFETQ2がそれぞれ構成されている。なお前記MOSFETQ1の
前記ドレイン領域10と前記MOSFETQ4の前記ソース領域９
とは共通になっている。またこれらの前記MOSFETQ1〜Q4
はいずれもいわゆるLDD（Lightly Doped Drain）構造
を有し、前記ソース領域９及びドレイン領域10は、前記
ワード線WL及び前記ゲート電極７、８の側面に例えばSi
O2から成る側壁11を形成する前後の２段階にわけて前記
半導体基板１中に不純物を導入することにより形成され
る。
は、例えばSiO2膜のようなゲート絶縁膜４が設けられて
いる。この前記ゲート絶縁膜４及び前記フィールド絶縁
膜２の上には、例えば多結晶シリコン膜５と高融点金属
シリサイド膜６との二層膜、すなわちポリサイド膜から
成る所定形状のワード線WL、ゲート電極７、８及び接地
線（ソース線）SLがそれぞれ設けられている。また前記
フィールド絶縁膜２で囲まれた前記各活性領域には、前
記ワード線WL、前記ゲート電極７、８、前記接地線SLに
対して自己整合的に、Ｎ型のソース領域９及びドレイン
領域10が形成されている。そして前記ワード線WL、前記
ソース領域９及び前記ドレイン領域10によりスイッチ用
MOSFETQ3、Q4が、前記ゲート電極７、前記ドレイン領域
10及びソース領域９によりMOSFETQ1が、前記ゲート電極
８、前記ソース領域９及び前記ドレイン領域10によりMO
SFETQ2がそれぞれ構成されている。なお前記MOSFETQ1の
前記ドレイン領域10と前記MOSFETQ4の前記ソース領域９
とは共通になっている。またこれらの前記MOSFETQ1〜Q4
はいずれもいわゆるLDD（Lightly Doped Drain）構造
を有し、前記ソース領域９及びドレイン領域10は、前記
ワード線WL及び前記ゲート電極７、８の側面に例えばSi
O2から成る側壁11を形成する前後の２段階にわけて前記
半導体基板１中に不純物を導入することにより形成され
る。
またこれらのMOSFETQ1〜Q4の上には例えばSiO2膜のよ
うな層間絶縁膜12が設けられている。さらにこの上には
前記ゲート電極７及び８の電界をシールドするために接
地された高濃度に不純物が注入された多結晶シリコン膜
13が設けられている。さらにこの前記多結晶シリコン13
の上には例えばSiO2膜のような第２層間絶縁膜14が設け
られている。さらにこの第２層間絶縁膜14の上には、所
定形状のN+型多結晶シリコン膜から成る配線層15と、こ
の配線層15に接続された真性多結晶シリコン膜から成る
高抵抗多結晶シリコン抵抗R1、R2とが設けられている。
前記配線層15は、前記層間絶縁膜12及び前記第２層間絶
縁膜14及び前記ゲート絶縁膜４に設けられたコンタクト
ホール16を通じてそれぞれ、MOSFETQ3及びQ4のソース領
域９にコンタクトしている。
うな層間絶縁膜12が設けられている。さらにこの上には
前記ゲート電極７及び８の電界をシールドするために接
地された高濃度に不純物が注入された多結晶シリコン膜
13が設けられている。さらにこの前記多結晶シリコン13
の上には例えばSiO2膜のような第２層間絶縁膜14が設け
られている。さらにこの第２層間絶縁膜14の上には、所
定形状のN+型多結晶シリコン膜から成る配線層15と、こ
の配線層15に接続された真性多結晶シリコン膜から成る
高抵抗多結晶シリコン抵抗R1、R2とが設けられている。
前記配線層15は、前記層間絶縁膜12及び前記第２層間絶
縁膜14及び前記ゲート絶縁膜４に設けられたコンタクト
ホール16を通じてそれぞれ、MOSFETQ3及びQ4のソース領
域９にコンタクトしている。
またこれらの前記配線層15及び前記高抵抗多結晶シリ
コン抵抗R1及びR2上には例えばSiO2膜のような第４層絶
縁膜24が設けられている。さらにこの上には、データ線
DL及び▲▼の電界をシールドするために接地された
高濃度に不純物を注入した第２多結晶シリコン膜25が設
けられている。
コン抵抗R1及びR2上には例えばSiO2膜のような第４層絶
縁膜24が設けられている。さらにこの上には、データ線
DL及び▲▼の電界をシールドするために接地された
高濃度に不純物を注入した第２多結晶シリコン膜25が設
けられている。
さらにこの上には例えばSiO2などの第３層間絶縁膜17
が形成されている。さらにこの上にはアルミニウム膜か
らなるデータ線DL及び▲▼が設けられている。前記
データ線DL及び▲▼は、前記層間絶縁膜12及び前記
第２層間絶縁膜14及び前記第３層間絶縁膜17及び前記第
４層間絶縁膜24及び前記ゲート絶縁膜４をつらぬく様に
設けられた第２コンタクトホール21を通じて、それぞれ
前記MOSFETQ3及びQ4のドレイン領域10に接続している。
が形成されている。さらにこの上にはアルミニウム膜か
らなるデータ線DL及び▲▼が設けられている。前記
データ線DL及び▲▼は、前記層間絶縁膜12及び前記
第２層間絶縁膜14及び前記第３層間絶縁膜17及び前記第
４層間絶縁膜24及び前記ゲート絶縁膜４をつらぬく様に
設けられた第２コンタクトホール21を通じて、それぞれ
前記MOSFETQ3及びQ4のドレイン領域10に接続している。
この様に前記高抵抗多結晶シリコン抵抗R1及びR2の下
に前記第２層間絶縁膜14を介して高濃度に不純物を注入
した多結晶シリコン膜を形成することにより、前記MOSF
ETQ1及びQ2の前記ゲート電極７及び８からの電界の影響
を受けなくなる。
に前記第２層間絶縁膜14を介して高濃度に不純物を注入
した多結晶シリコン膜を形成することにより、前記MOSF
ETQ1及びQ2の前記ゲート電極７及び８からの電界の影響
を受けなくなる。
同様に前記高抵抗多結晶シリコン抵抗R1及びR2の上に
前記第２層間絶縁膜14を介して、前記高濃度に不純物を
注入した多結晶シリコン膜13を形成するこにより、前記
データ線▲▼及び▲▼からの電界の影響を受け
なくなる。したがって、前記多結晶シリコン抵抗R1及び
R2の膜厚を薄くしてもTFT効果が発生しないので、安定
した高い抵抗値が得られ、しいてはIDDSの低減につなが
る。
前記第２層間絶縁膜14を介して、前記高濃度に不純物を
注入した多結晶シリコン膜13を形成するこにより、前記
データ線▲▼及び▲▼からの電界の影響を受け
なくなる。したがって、前記多結晶シリコン抵抗R1及び
R2の膜厚を薄くしてもTFT効果が発生しないので、安定
した高い抵抗値が得られ、しいてはIDDSの低減につなが
る。
さらに、これまでは十分な抵抗値を得るために前記高
抵抗多結晶シリコン抵抗R1及びR2の長さを４〜５μｍに
する必要があったが、本実施例によれば、前記高抵抗値
多結晶シリコン抵抗R1及びR2の薄膜化による抵抗値の増
大により、これらの前記高抵抗多結晶シリコン抵抗R1及
びR2の長さを例えば２〜４μｍに低減することができ
る。従って、この分だけメモリセルの面積を小さくする
ことができるので、集積密度の増大を図ることができ
る。
抵抗多結晶シリコン抵抗R1及びR2の長さを４〜５μｍに
する必要があったが、本実施例によれば、前記高抵抗値
多結晶シリコン抵抗R1及びR2の薄膜化による抵抗値の増
大により、これらの前記高抵抗多結晶シリコン抵抗R1及
びR2の長さを例えば２〜４μｍに低減することができ
る。従って、この分だけメモリセルの面積を小さくする
ことができるので、集積密度の増大を図ることができ
る。
次に上述の実施例によるスタチックRAMの製造方法に
ついて説明する。まず第１図（ａ）及び第１図（ｂ）に
示すようにMOSFETQ1〜Q4、ワード線WL、接地線SL（本実
施例では基板の拡散層）等を形成し、これらの上に層間
絶縁膜12を形成した後、多結晶シリコン膜18を例えば10
0Å程度形成する。そしてリンやボロンなどの不純物を
拡散、高濃度イオン打込み等を行ない、この前記多結晶
シリコン18を導体化する（第２図（ａ））。
ついて説明する。まず第１図（ａ）及び第１図（ｂ）に
示すようにMOSFETQ1〜Q4、ワード線WL、接地線SL（本実
施例では基板の拡散層）等を形成し、これらの上に層間
絶縁膜12を形成した後、多結晶シリコン膜18を例えば10
0Å程度形成する。そしてリンやボロンなどの不純物を
拡散、高濃度イオン打込み等を行ない、この前記多結晶
シリコン18を導体化する（第２図（ａ））。
次に第２図（ｂ）の如く、所定形状にパターニングす
る。なおこの前記多結晶シリコン18は接地される様に配
線されているものとする。
る。なおこの前記多結晶シリコン18は接地される様に配
線されているものとする。
そして、第２層間絶縁膜14を全面に形成してコンタク
トホール19を形成する。そして前記第２層間絶縁膜14上
に例えば膜厚500Å程度の比較的薄い真性多結晶シリコ
ン膜20を形成する。次に第２図（ｃ）の如く、この前記
真性多結晶シリコン膜20のうちの後に形成される高抵抗
多結晶シリコン抵抗に対応する部分上にレジストマスク
層を設けた状態で、リンの拡散、イオン打込み等を行な
うことによりこの前記レジストマスク層で覆われていな
い部分の多結晶シリコン膜を低抵抗化する。
トホール19を形成する。そして前記第２層間絶縁膜14上
に例えば膜厚500Å程度の比較的薄い真性多結晶シリコ
ン膜20を形成する。次に第２図（ｃ）の如く、この前記
真性多結晶シリコン膜20のうちの後に形成される高抵抗
多結晶シリコン抵抗に対応する部分上にレジストマスク
層を設けた状態で、リンの拡散、イオン打込み等を行な
うことによりこの前記レジストマスク層で覆われていな
い部分の多結晶シリコン膜を低抵抗化する。
次にこの前記レジストマスク層を除去した後、これら
の前記多結晶シリコン層20を所定形状にパターニングす
ることにより前記配線層15及び高抵抗多結晶シリコン抵
抗R1及びR2（第２図（ｃ）ではR2のみ表示）を形成す
る。次に第２図（ｄ）の如く、これらの上に前記第４層
間絶縁膜24を全面に形成した後、前記第２多結晶シリコ
ン膜25を形成し、例えばボロンなどの不純物を拡散、高
濃度イオン打ち込み等を行ない、この前記多結晶シリコ
ン膜13を導体化し、所定形状にパターニングする。なお
この前記多結晶シリコン25は、前記多結晶シリコン膜13
同様に、メモリセル外で接地する様に配線されているも
のとする。この後第１図（ａ）及び第１図（ｂ）に示す
ように第３層間絶縁膜17、コンタクトホール21及びデー
タ線DL、▲▼を形成して、目的とするスタチックRA
Mを完成させる。
の前記多結晶シリコン層20を所定形状にパターニングす
ることにより前記配線層15及び高抵抗多結晶シリコン抵
抗R1及びR2（第２図（ｃ）ではR2のみ表示）を形成す
る。次に第２図（ｄ）の如く、これらの上に前記第４層
間絶縁膜24を全面に形成した後、前記第２多結晶シリコ
ン膜25を形成し、例えばボロンなどの不純物を拡散、高
濃度イオン打ち込み等を行ない、この前記多結晶シリコ
ン膜13を導体化し、所定形状にパターニングする。なお
この前記多結晶シリコン25は、前記多結晶シリコン膜13
同様に、メモリセル外で接地する様に配線されているも
のとする。この後第１図（ａ）及び第１図（ｂ）に示す
ように第３層間絶縁膜17、コンタクトホール21及びデー
タ線DL、▲▼を形成して、目的とするスタチックRA
Mを完成させる。
上述のような製造方法によれば、IDDSが小さくしかも
安定したスタチックRAMを簡単なプロセスにより製造す
ることができる。
安定したスタチックRAMを簡単なプロセスにより製造す
ることができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき、具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
に基づき、具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、前記多結晶シリコン膜13もしくは前記第２多
結晶シリコン膜25を、多結晶シリコンの代わりに高融点
金属シリサイド膜を設け、低抗抗化し、導体化すること
も可能である。
結晶シリコン膜25を、多結晶シリコンの代わりに高融点
金属シリサイド膜を設け、低抗抗化し、導体化すること
も可能である。
また、第３図に示すようにMOSFETQ1及びQ2のソースと
高濃度に不純物を注入した前記多結晶シリコン15をコン
タクト22を介して接続して、メモリーセルの接地線SLと
しても良い。この場合、半導体基板に作ったメモリーセ
ル用接地線が不要になるため、メモリーセルサイズが小
さくなり微細化が可能である。
高濃度に不純物を注入した前記多結晶シリコン15をコン
タクト22を介して接続して、メモリーセルの接地線SLと
しても良い。この場合、半導体基板に作ったメモリーセ
ル用接地線が不要になるため、メモリーセルサイズが小
さくなり微細化が可能である。
なお前記高抵抗多結晶シリコン抵抗R1及びR2の下に前
記第２層間絶縁膜14を介して前記導体層が形成されてい
るが、前記高抵抗多結晶シリコン抵抗R1及びR2の下すべ
てにある必要はない。同様に前記高抵抗多結晶シリコン
抵抗R1及びR2の上の前記第４層間絶縁膜24を介して形成
されている前記導体層も、前記高抵抗多結晶シリコン抵
抗R1及びR2の上すべてにある必要はない。
記第２層間絶縁膜14を介して前記導体層が形成されてい
るが、前記高抵抗多結晶シリコン抵抗R1及びR2の下すべ
てにある必要はない。同様に前記高抵抗多結晶シリコン
抵抗R1及びR2の上の前記第４層間絶縁膜24を介して形成
されている前記導体層も、前記高抵抗多結晶シリコン抵
抗R1及びR2の上すべてにある必要はない。
本発明によって開示される発明のうち、代表的なもの
によって得られる効果を簡単に説明すれば下記の通りで
ある。
によって得られる効果を簡単に説明すれば下記の通りで
ある。
すなわち、抵抗素子の上下に絶縁膜を介して接地され
た導体層を形成することにより他の素子の電界の影響を
受けない。したがってIDDSを安定して低減することがで
き、微細化することができる。
た導体層を形成することにより他の素子の電界の影響を
受けない。したがってIDDSを安定して低減することがで
き、微細化することができる。
第１図（ａ）及び第１図（ｂ）は、それぞれ本発明の一
実施例を示す主要平面図及びそのＢ−断面図、 第２図（ａ）〜第２図（ｄ）は、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための主要断面図。 第３図は本発明の変形例を示す要部平面図。 第４図は高抵抗多結晶シリコン負荷型メモリセルの回路
構成を示す回路図。 Q1〜Q4……MOSFET R1、R2……高抵抗 VDD……電源 WL……ワード線 DL……データ線 ▲▼……データ線 １……半導体基板 ２……フィールド絶縁膜 ３……チャネルストッパ ４……ゲート絶縁膜 ５……多結晶シリコン膜 ６……高融点シリサイド膜 ７……ゲート電極 ８……ゲート電極 ９……ソース領域 10……ドレイン領域 11……側壁 12……層間絶縁膜 13……多結晶シリコン膜 14……第２層間絶縁膜 15……配線層 16……コンタクトホール 17……第３層間絶縁膜 18……多結晶シリコン膜 19……コンタクトホール 20……真性多結晶シリコン膜 21……コンタクトホール 22……コンタクトホール 23……ゲート電極とドレイン領域とをつなぐコンタクト
ホール 24……第４層間絶縁膜 25……第２多結晶シリコン膜
実施例を示す主要平面図及びそのＢ−断面図、 第２図（ａ）〜第２図（ｄ）は、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための主要断面図。 第３図は本発明の変形例を示す要部平面図。 第４図は高抵抗多結晶シリコン負荷型メモリセルの回路
構成を示す回路図。 Q1〜Q4……MOSFET R1、R2……高抵抗 VDD……電源 WL……ワード線 DL……データ線 ▲▼……データ線 １……半導体基板 ２……フィールド絶縁膜 ３……チャネルストッパ ４……ゲート絶縁膜 ５……多結晶シリコン膜 ６……高融点シリサイド膜 ７……ゲート電極 ８……ゲート電極 ９……ソース領域 10……ドレイン領域 11……側壁 12……層間絶縁膜 13……多結晶シリコン膜 14……第２層間絶縁膜 15……配線層 16……コンタクトホール 17……第３層間絶縁膜 18……多結晶シリコン膜 19……コンタクトホール 20……真性多結晶シリコン膜 21……コンタクトホール 22……コンタクトホール 23……ゲート電極とドレイン領域とをつなぐコンタクト
ホール 24……第４層間絶縁膜 25……第２多結晶シリコン膜
Claims (3)
- 【請求項１】高抵抗値を有する多結晶シリコン膜からな
る高抵抗部を負荷素子の構成要素とする半導体記憶装置
であって、半導体基板上方にゲート電極を設け、前記ゲ
ート電極上に一定電位に接続する第１導電層、前記第１
導電層の上方に層間絶縁膜を介して設けられた第２導電
層、前記第２導電層の上方に層間絶縁膜を介して設けら
れた一定電位に接続する第３導電層、前記第３導電層上
に層間絶縁膜を介して設けられたデータ線、前記第２導
電層の所定の位置に設けられた前記負荷素子の構成要素
となる高抵抗部を有し、前記高抵抗部は前記第１導電層
の上部かつ前記第３導電層の下部に位置するものである
ことを特徴とする半導体記憶装置。 - 【請求項２】前記第１導電層は接地線に接続することを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記第１導電層は前記第２導電層よりも厚
い膜厚を有することを特徴とする。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309127A JP2800206B2 (ja) | 1988-12-07 | 1988-12-07 | 半導体記憶装置 |
| KR1019900700018A KR940001252B1 (ko) | 1988-05-07 | 1989-04-25 | 반도체 기억장치 |
| EP89905206A EP0365690B1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
| PCT/JP1989/000433 WO1989011162A1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
| DE68929121T DE68929121T2 (de) | 1988-05-07 | 1989-04-25 | Halbleiteranordnung und halbleiter-speicheranordnung |
| US07/821,250 US5254870A (en) | 1988-05-07 | 1992-01-10 | Static random access memory having memory cells with electric field shielding for cell load resistances |
| US08/523,370 US5523968A (en) | 1988-05-07 | 1995-08-31 | IC semiconductor memory devices with maintained stable operation and lower operating current characteristics |
| HK98115932A HK1014613A1 (en) | 1988-05-07 | 1998-12-28 | Semiconductor device and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309127A JP2800206B2 (ja) | 1988-12-07 | 1988-12-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02155265A JPH02155265A (ja) | 1990-06-14 |
| JP2800206B2 true JP2800206B2 (ja) | 1998-09-21 |
Family
ID=17989219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63309127A Expired - Fee Related JP2800206B2 (ja) | 1988-05-07 | 1988-12-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800206B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143358A (ja) * | 1983-02-03 | 1984-08-16 | Seiko Instr & Electronics Ltd | 半導体薄膜抵抗素子 |
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-12-07 JP JP63309127A patent/JP2800206B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02155265A (ja) | 1990-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |