JPH08130254A

JPH08130254A - 半導体記憶装置

Info

Publication number: JPH08130254A
Application number: JP6267655A
Authority: JP
Inventors: Nobuyuki Kokubo; 信幸小久保; Kazuya Ikeda; 和也池田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-10-31
Filing date: 1994-10-31
Publication date: 1996-05-21
Also published as: US5818089A; DE19529620C2; DE19529620A1

Abstract

(57)【要約】【目的】電源電圧が低電圧化されても、安定した動作
を実現できる半導体記憶装置を提供する。【構成】メモリセル領域ＭＣには１対のドライバトラ
ンジスタＱ１、Ｑ２と１対のアクセストランジスタＱ
３、Ｑ４とが形成されている。これらの各トランジスタ
を覆う絶縁層７１上に１対の高抵抗Ｒ１、Ｒ２が形成さ
れている。この高抵抗Ｒ１、Ｒ２を覆うように絶縁層７
３が形成されており、この絶縁層７３上にワード線５１
ａが形成されている。このワード線５１ａを覆うように
絶縁層７５が形成されており、この絶縁層７５上にＧＮ
Ｄ配線６１ａ、ビット線６１ｃ、６１ｂが形成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、より特定的には随時書込み読出し可能な記憶装置
（ＳＲＡＭ：Static Random Access Memory ）を含む半
導体記憶装置に関するものである。

【０００２】

【従来の技術】従来から半導体記憶装置の１つとして、
ＳＲＡＭが知られている。このＳＲＡＭは、ＤＲＡＭ
（Dynamic Random Access Memory）に比較し、リフレッ
シュ動作が不要であり記憶状態が安定しているという利
点を有する。

【０００３】図２８は、高抵抗負荷型のＳＲＡＭメモリ
セルの等価回路図である。図２８を参照して、このメモ
リセルは、負荷として１対の高抵抗Ｒ１、Ｒ２を有し、
それ以外に１対のドライバトランジスタＱ１、Ｑ２と、
１対のアクセストランジスタＱ３、Ｑ４とで構成されて
いる。

【０００４】１対の高抵抗Ｒ１、Ｒ２の各一方端はＶ_CC
電源に接続されており、その各他方端は記憶ノードＮ
１、Ｎ２に接続されている。

【０００５】１対のドライバトランジスタＱ１、Ｑ２と
１対のアクセストランジスタＱ３、Ｑ４とは、ＭＯＳ
（Metal Oxide Semiconductor ）トランジスタよりなっ
ている。１対のドライバトランジスタＱ１、Ｑ２のソー
ス領域の各々はＧＮＤ（接地電位）に接続されている。
またドライバトランジスタＱ１のドレイン領域は記憶ノ
ードＮ１に接続されており、ドライバトランジスタＱ２
のドレイン領域は記憶ノードＮ２に接続されている。さ
らにドライバトランジスタＱ１のゲートは記憶ノードＮ
２に接続されており、ドライバトランジスタＱ２のゲー
トは記憶ノードＮ１に接続されている。

【０００６】アクセストランジスタＱ３の１対のソース
／ドレイン領域の一方は記憶ノードＮ１に接続されてお
り、１対のソース／ドレイン領域の他方はビット線ＢＬ
１に接続されている。またアクセストランジスタＱ４の
１対のソース／ドレイン領域の一方は記憶ノードＮ２に
接続されており、１対のソース／ドレイン領域の他方は
ビット線ＢＬ２に接続されている。またアクセストラン
ジスタＱ３、Ｑ４のゲートはワード線ＷＬに接続されて
いる。

【０００７】この高抵抗負荷型のＳＲＡＭの具体的なメ
モリセル構造は、たとえば特願平５−２７２０３１号
（１９９３年１０月２９日出願）に提案されている。図
２９〜図３２は、上記の文献により提案されたＳＲＡＭ
のメモリセル構造を下層から順に４段階に分割して示し
た平面構造図である。具体的には、図２９が、基板に形
成された１対のドライバトランジスタＱ１、Ｑ２と、１
対のアクセストランジスタＱ３、Ｑ４との構成を示して
いる。また図３０は、ワード線とＧＮＤ線との構成を示
しており、図３１は、１対の高抵抗Ｒ１、Ｒ２の構成を
示しており、図３２はビット線の構成を示している。

【０００８】まず図２９を参照して、シリコン基板３０
１の表面に１対のドライバトランジスタＱ１、Ｑ２と、
１対のアクセストランジスタＱ３、Ｑ４とが形成されて
いる。

【０００９】ドライバトランジスタＱ１は、ドレイン領
域３１１ｂと、ソース領域３１１ｃと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ａとを有してい
る。ドレイン領域３１１ｂとソース領域３１１ｃとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ａは、ゲート絶縁層を介在してチャネル領域と対向
するように形成されている。

【００１０】ドライバトランジスタＱ２は、ドレイン領
域３２１ｂと、ソース領域３２１ｃと、ゲート絶縁層
（図示せず）と、ゲート電極層３２５ｂとを有してい
る。ドレイン領域３２１ｂとソース領域３２１ｃとは、
ｎ型の拡散領域よりなり、チャネル領域を規定するよう
に互いに間隔を有して形成されている。ゲート電極層３
２５ｂは、ゲート絶縁層を介在してチャネル領域と対向
するように形成されている。

【００１１】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域３１１ａ、３１１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５ａとを有してい
る。１対のソース／ドレイン領域３１１ａ、３１１ｂ
は、ｎ型の拡散領域よりなり、チャネル領域を規定する
ように互いに間隔を有して形成されている。ゲート電極
層３１５ａは、ゲート絶縁層を介在してチャネル領域と
対向するように形成されている。

【００１２】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域３２１ａ、３２１ｂと、ゲート絶縁層
（図示せず）と、ゲート電極層３１５ｂとを有してい
る。１対のソース／ドレイン領域３２１ａ、３２１ｂ
は、ｎ型の拡散領域よりなり、チャネル領域を規定する
ように互いに間隔を有して形成されている。ゲート電極
層３１５ｂは、ゲート絶縁層を介在してチャネル領域と
対向するように形成されている。

【００１３】各ゲート電極層３１５ａ、３１５ｂ、３２
５ａ、３２５ｂは、不純物が導入された多結晶シリコン
層（以下、ドープト多結晶シリコン層とする）の単層よ
りなっており、そのシート抵抗は４０Ω／□程度であ
る。

【００１４】ドライバトランジスタＱ１のドレイン領域
３１１ｂと、アクセストランジスタＱ３のソース／ドレ
イン領域３１１ｂとは、単一のｎ型拡散領域により形成
されている。また、ドライバトランジスタＱ２のドレイ
ン領域３２１ｂと、アクセストランジスタＱ４のソース
／ドレイン領域３２１ｂとは、単一のｎ型拡散領域によ
り形成されている。

【００１５】ドライバトランジスタＱ１のゲート電極層
３２５ａは、ｎ型拡散領域３２１ｂに接続されている。
またドライバトランジスタＱ２のゲート電極層３２５ｂ
は、ｎ型拡散領域３１１ｂと電気的に接続されている。

【００１６】図３０を参照して、ゲート電極層３１５
ａ、３１５ｂ、３２５ａ、３２５ｂを覆うように基板の
表面全面に絶縁層（図示せず）が形成されている。この
絶縁層にはコンタクトホール３３１ｈ、３３１ｉ、３３
１ｊ、３３１ｋが形成されている。

【００１７】コンタクトホール３３１ｈを通じてアクセ
ストランジスタＱ３のゲート電極層３１５ａに接するよ
うに導電層３３１ａが形成されている。またコンタクト
ホール３３１ｉを通じてアクセストランジスタＱ４のゲ
ート電極層３１５ｂに接するように導電層３３１ｂが形
成されている。この導電層３３１ａ、３３１ｂはワード
線として利用されている。

【００１８】コンタクトホール３３１ｊを通じてドライ
バトランジスタＱ１のソース領域３１１ｃに接するよう
に、かつコンタクトホール３３１ｋを通じてドライバト
ランジスタＱ２のソース領域３２１ｃに接するように導
電層３３１ｃが形成されている。この導電層３３１ｃは
ＧＮＤ配線として利用されている。

【００１９】各導電層３３１ａ、３３１ｂ、３３１ｃ
は、ドープト多結晶シリコン層と高融点シリサイド層と
の複合層よりなっており、そのシート抵抗は５〜１５Ω
／□程度である。

【００２０】図３１を参照して、導電層３３１ａ、３３
１ｂ、３３１ｃを覆うように絶縁層（図示せず）が形成
されている。この絶縁層には、コンタクトホール３４１
ｈ、３４１ｉが形成されている。コンタクトホール３４
１ｈを通じてドライバトランジスタＱ１のゲート電極層
３２５ａに接するように抵抗層３４１ａが形成されてい
る。この抵抗層３４１ａは、比較的抵抗値の高い高抵抗
領域３４３ｂと比較的抵抗値の低い低抵抗領域３４３
ａ、３４３ｃとを有している。またコンタクトホール３
４１ｉを通じてドライバトランジスタＱ２のゲート電極
層３２５ｂに接するように抵抗層３４１ｂが形成されて
いる。この抵抗層３４１ｂは、比較的抵抗値の高い高抵
抗領域３４５ｂと比較的抵抗値の低い低抵抗領域３４５
ａ、３４５ｃとを有している。

【００２１】この高抵抗領域３４５ｂと３４３ｂとによ
り各々高抵抗Ｒ１、Ｒ２が形成されている。低抵抗領域
３４３ａ、３４５ａは各コンタクトホール３４１ｈ、３
４１ｉを通じて下層と接するように形成されている。低
抵抗領域３４３ｃ、３４５ｃはＶ_CC配線として用いられ
る。

【００２２】なお、抵抗層３４１ａ、３４１ｂは、レジ
ストパターン３４７ａ、３４７ｂをマスクとした状態で
ｎ型不純物を注入することにより形成される。すなわ
ち、不純物の注入された領域が低抵抗領域３４３ａ、３
４３ｃ、３４５ａ、３４５ｃとなり、注入されない領域
が高抵抗領域３４３ｂ、３４５ｂとなる。

【００２３】図３２を参照して、抵抗層３４１ａ、３４
１ｂを覆うように絶縁層（図示せず）が形成されてい
る。この絶縁層には、コンタクトホール３５１ｈ、３５
１ｉが形成されている。コンタクトホール３５１ｈを通
じてアクセストランジスタＱ３のソース／ドレイン領域
３１１ａに接するように配線層３５１ａが形成されてい
る。またコンタクトホール３５１ｉを通じてアクセスト
ランジスタＱ４のソース／ドレイン領域３２１ａに接す
るように配線層３５１ｂが形成されている。

【００２４】この配線層３５１ａ、３５１ｂは、ＴｉＮ
層とＡｌ−Ｓｉ−Ｃｕ層とＴｉＮ層とからなる積層構造
を有し、そのシート抵抗は５０ｍΩ／□程度である。ま
た配線層３５１ａ、３５１ｂはビット線として利用され
ている。

【００２５】

【発明が解決しようとする課題】上述した図２９〜図３
２に示すＳＲＡＭのメモリセル構造では、ＧＮＤ配線の
抵抗が高くなり半導体記憶装置の動作マージンが小さく
なるという問題点があった。以下、そのことについて詳
細に説明する。

【００２６】図３０、図３１を参照して、高抵抗Ｒ１、
Ｒ２は、ＧＮＤ線３３１ｃとワード線３３１ａ、３３１
ｂとの上層に形成されている。高抵抗Ｒ１、Ｒ２の各一
方端は、コンタクトホール３４１ｈ、３４１ｉを通じて
ｎ型拡散領域３１１ｂ、３２１ｂ（図２９）に接続され
なければならない。このため、高抵抗Ｒ１、Ｒ２の下層
にあるＧＮＤ線３３１ｃとワード線３３１ａ、３３１ｂ
とは、そのレイアウト上コンタクトホール３４１ｈ、３
４１ｉの制約を受けることになる。

【００２７】つまり、コンタクトホール３４１ｈ、３４
１ｉを避けるようにＧＮＤ線３３１ｃとワード線３３１
ａ、３３１ｂとをレイアウトする必要がある。このた
め、ＧＮＤ線３３１ｃとワード線３３１ａ、３３１ｂの
幅は細くなり、かつその経路は複雑で長くならざるを得
なかった。それゆえ、ＧＮＤ線３３１ｃとワード線３３
１ａ、３３１ｂの配線抵抗が大きくなる。特に、ＧＮＤ
線３３１ｃの配線抵抗の増大は以下の問題を引起こす。

【００２８】図３３は、ＳＲＡＭのメモリセルアレイ内
の等価回路の一部を示す図である。図３３を参照して、
データの読出し時にワード線ＷＬが活性化（High、つま
り選択）されるとアクセストランジスタＱ３、Ｑ４とが
ＯＮする。アクセストランジスタＱ４のソース／ドレイ
ンは各々記憶ノードの“Ｌ”とビット線負荷を経由して
Ｖ_CCとに接続されている。この記憶ノード“Ｌ”とＶ_CC
とは電位差が大きいため、アクセストランジスタＱ４が
ＯＮされると図中矢印で示す方向へ、いわゆるカラム電
流Ｉが流れる。

【００２９】一方、アクセストランジスタＱ３もＯＮす
るが、ソース／ドレインは各々記憶ノードの“Ｈ”およ
びＶ_CCに接続されており、双方の電位差は小さい。この
ため、アクセストランジスタＱ３側にはカラム電流はほ
とんど流れない。

【００３０】このようにカラム電流Ｉは、ワード線ＷＬ
が活性化したとき、Ｖ_CC→ビット線負荷→ビット線→ア
クセストランジスタＱ４→記憶ノード“Ｌ”→ドライバ
トランジスタＱ２→ＧＮＤという経路で流れる。

【００３１】メモリセル内の１対のドライバトランジス
タの一方のソース領域（点Ｓ₁）と他方のソース領域
（点Ｓ₂）との間にはＧＮＤ配線３３１ｃの配線抵抗Ｒ
がある。このため、ＧＮＤ配線３３１ｃを流れるカラム
電流Ｉによって、Ｓ₁と、Ｓ₂との間には（配線抵抗
Ｒ）×（カラム電流Ｉ）の電位差、すなわちソース電位
差が生じる。

【００３２】ワード線が活性化されデータの読出しが始
まると、記憶ノードＮ１が“Ｈ”であるため、ドライバ
トランジスタＱ２がＯＮしてカラム電流Ｉが流れるが、
記憶ノードＮ２の電位はソース電位Ｓ₂とほぼ同電位に
なる。このソース電位Ｓ₂はソース電位Ｓ₁よりソース
電位差分だけ高くなるため、これに伴って記憶ノードＮ
２の電位も高くなる。結果としてドライバトランジスタ
Ｑ１がＯＮしてしまい、記憶ノードＮ１の電位が下がっ
てしまうという記憶データの破壊、ひいては誤った読出
しが起こってしまう。

【００３３】このようにＧＮＤ配線３３１ｃの配線抵抗
が高くなると、ソース電位差が大きくなり、記憶データ
の破壊やデータの反転の生ずるおそれがある。

【００３４】特に、電源電圧の低電圧化の傾向にある近
年においては上記の弊害が特に顕著に生ずる。

【００３５】それゆえ、本発明の１の目的は、電源電圧
が低電圧化されても、メモリセルのレイアウト面積を大
きくすることなく安定した動作を実現できる半導体記憶
装置を提供することである。

【００３６】また本発明の他の目的は、メモリセルのレ
イアウト面積を大きくすることなく、ＧＮＤ配線の配線
抵抗を低くすることである。

【００３７】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、１対のアクセストランジスタと１対のドラ
イバトランジスタと１対の負荷素子とをメモリセル領域
内に有するスタティック型メモリセルを備えた半導体記
憶装置であって、半導体基板と、第１のアクセストラン
ジスタと、第２のアクセストランジスタと、第１のドラ
イバトランジスタと、第２のドライバトランジスタと、
第１の絶縁層と、第１の負荷素子と、第２の負荷素子
と、第２の絶縁層と、ワード線用導電層と、接地用導電
層とを備えている。

【００３８】半導体基板は主表面を有している。第１の
アクセストランジスタは、半導体基板の主表面に所定の
距離を隔てて形成された１対の第１のソース／ドレイン
領域と、１対の第１のソース／ドレイン領域に挟まれる
半導体基板の主表面上にゲート絶縁膜を介在して形成さ
れた第１のゲート電極層とを有している。第２のアクセ
ストランジスタは、半導体基板の主表面に所定の距離を
隔てて形成された１対の第２のソース／ドレイン領域
と、１対の第２のソース／ドレイン領域に挟まれる半導
体基板の主表面上にゲート絶縁膜を介在して形成され、
かつ第１のゲート電極層と同じ導電層から分離されて形
成されたゲート電極層とを有している。第１のドライバ
トランジスタは、半導体基板の主表面に所定の距離を隔
てて形成された１対の第３のソース／ドレイン領域と、
１対の第２のソース／ドレイン領域の一方に電気的に接
続されるように１対の第３のソース／ドレイン領域に挟
まれる半導体基板の主表面上にゲート絶縁膜を介在して
形成された第３のゲート電極層とを有している。第２の
ドライバトランジスタは、半導体基板の主表面に所定の
距離を隔てて形成された１対の第４のソース／ドレイン
領域と、１対の第１のソース／ドレイン領域の一方に電
気的に接続されるように１対の第４のソース／ドレイン
領域に挟まれる半導体基板の主表面上にゲート絶縁膜を
介在して形成された第４のゲート電極層とを有してい
る。第１の絶縁層は、各トランジスタのゲート電極層の
周囲および上方を覆うように形成され、１対の第１のソ
ース／ドレイン領域の一方に達する第１の孔と、１対の
第２のソース／ドレイン領域の一方に達する第２の孔と
を有している。第１の負荷素子は、第１の孔を通じて１
対の第１のソース／ドレイン領域の一方に電気的に接続
されている。第２の負荷素子は、第２の孔を通じて１対
の第２のソース／ドレイン領域の一方に電気的に接続さ
れている。第２の絶縁層は、第１および第２の負荷素子
を覆うように形成されている。この第１および第２の絶
縁層は、第１および第２の絶縁層を貫通して第１のゲー
ト電極層の上面に達する第３の孔と、第２のゲート電極
層の上面に達する第４の孔と、第１および第２のドライ
バトランジスタの第３のソース領域および第４のソース
領域の各々に達する第５および第６の孔とを有してい
る。ワード線用導電層は、第２の絶縁層上に形成され、
第３および第４の孔を通じて、第１および第２のゲート
電極層に電気的に接続されている。接地用導電層は、第
２の絶縁層の上方に形成され、第５および第６の孔を通
じて第１および第２のドライバトランジスタの第３およ
び第４のソース領域に電気的に接続されている。

【００３９】請求項２に記載の半導体記憶装置は、ワー
ド線用導電層を覆う第３の絶縁層をさらに備えている。
この第３の絶縁層は、第３の絶縁層を貫通する第７の孔
と第８の孔とを有ている。接地用導電層は、第３の絶縁
層上に形成され、第５および第７の孔を通じて第３のソ
ース領域に電気的に接続されており、かつ第６および第
８の孔を通じて第４のソース領域に接続されている。

【００４０】請求項３に記載の半導体記憶装置は、第３
の絶縁層上に接地用導電層と同じ導電層から分離されて
形成されたビット線用導電層をさらに備えている。第
１、第２および第３の絶縁層は、第１、第２および第３
の絶縁層を貫通し、１対の第１のソース／ドレイン領域
の他方の表面に達する第９の孔と、第２のソース／ドレ
イン領域の他方の表面に達する第１０の孔とを有してい
る。ビット線用導電層は、第９および第１０の孔を通じ
て第１のソース／ドレイン領域の他方および第２のソー
ス／ドレイン領域の他方に電気的に接続されている。

【００４１】請求項４に記載の半導体記憶装置では、ビ
ット線用導電層は、同じ導電層から分離されて形成され
た第１および第２のビット線を有している。第１のビッ
ト線は、第９の孔を通じて第１のソース／ドレイン領域
の他方に電気的に接続されている。第２のビット線は、
第１０の孔を通じて第２のソース／ドレイン領域の他方
に電気的に接続されている。

【００４２】請求項５に記載の半導体記憶装置では、接
地用導電層およびビット線用導電層は、アルミニウムを
含む層よりなっている。

【００４３】請求項６に記載の半導体記憶装置では、第
１の負荷素子は第１の抵抗層を有している。第２の負荷
素子は第２の抵抗層を有している。第１の抵抗層の一方
端は、１対の第１のソース／ドレイン領域の一方に電気
的に接続されており、他方端は電源電位線に接続されて
いる。第２の抵抗層の一方端は、１対の第２のソース／
ドレイン領域の一方に電気的に接続されており、他方端
は電源電位線に接続されている。

【００４４】請求項７に記載の半導体記憶装置では、第
１の負荷素子は、第１の負荷トランジスタを有してい
る。第２の負荷素子は第２の負荷トランジスタを有して
いる。第１の負荷トランジスタは、第１のチャネル領域
を規定するように１対の第５のソース／ドレイン領域が
形成された第１の半導体層を有している。第２の負荷ト
ランジスタは、第２のチャネル領域を規定するように１
対の第６のソース／ドレイン領域が形成された第２の半
導体層を有している。第５のソース／ドレイン領域の一
方は１対の第１のソース／ドレイン領域の一方に電気的
に接続され、ソース／ドレイン領域の他方は電源電位線
に接続されている。第６のソース／ドレイン領域の一方
は、１対の第２のソース／ドレイン領域の一方に電気的
に接続され、第６のソース／ドレイン領域の他方は前記
電源電位線に接続されている。

【００４５】請求項８に記載の半導体記憶装置は、ゲー
ト絶縁膜を介在して第１のチャネル領域と対向する第５
のゲート電極層と、ゲート絶縁膜を介在して第２のチャ
ネル領域と対向する第６のゲート電極層とをさらに備え
ている。第５のゲート電極層は、１対の第２のソース／
ドレイン領域の一方に電気的に接続されている。第６の
ゲート電極層は、１対の第１のソース／ドレイン領域の
一方に電気的に接続されている。

【００４６】請求項９に記載の半導体記憶装置では、第
５および第６のゲート電極層は、第１および第２の半導
体層の下層に形成されている。

【００４７】請求項１０に記載の半導体記憶装置では、
第５および第６のゲート電極層は第１および第２の半導
体層の上層に形成されている。

【００４８】請求項１１に記載の半導体記憶装置では、
第３のゲート電極層は第１の絶縁層を介在して第１のチ
ャネル領域と対向し、第１の負荷トランジスタのゲート
電極層となっている。第４のゲート電極層は第１の絶縁
層を介在して第２のチャネル領域と対向し、第２の負荷
トランジスタのゲート電極層となっている。

【００４９】請求項１２に記載の半導体記憶装置は、第
５の孔を通じて第３のソース領域に電気的に接続するよ
うに第２の絶縁層上に形成された第１のパッド電極層
と、第６の孔を通じて第４のソース領域に電気的に接続
するように第２の絶縁層上に形成された第２のパッド電
極層とをさらに備えている。第１および第２のパッド電
極層は、ワード線用導電層と同じ導電層から分離されて
形成されている。第７の孔は、第１のパッド電極層の上
面に達するように形成されている。第８の孔は、第２の
パッド電極層の上面に達するように形成されている。接
地用導電層は、第７および第８の孔を通じて第１および
第２のパッド電極層に電気的に接続されている。

【００５０】

【作用】請求項１、６〜１１に記載の半導体記憶装置で
は、第１および第２のアクセストランジスタの第１およ
び第２のゲート電極層とワード線用導電層とを別層に設
けている。このため、第１および第２のゲート電極層は
アクセストランジスタのチャネル領域に対向する位置に
のみ設けられればよい。ゆえに、アクセストランジスタ
のゲート電極層自身をメモリセル内を横切るように延在
させる必要がなくなるため、アクセストランジスタのゲ
ート電極層がメモリセル内に占める平面占有面積を縮小
化することができる。したがって、ゲート電極層を縮小
化した分だけメモリセルの平面レイアウト面積を縮小化
することが可能となる。

【００５１】またアクセストランジスタのゲート電極層
の平面占有面積が縮小化されるため、このゲート電極層
と同一層に形成されるドライバトランジスタのゲート電
極層の配置の自由度も拡大される。この点においても、
メモリセルの平面レイアウト面積を縮小化することが可
能となる。

【００５２】また接地用導電層とワード線用導電層とが
負荷素子の上層に設けられている。このため、接地用導
電層とワード線用導電層とのレイアウトが、負荷素子と
基板に形成されたトランジスタとを接続するためのコン
タクトホールによって制約を受けることはなくなる。そ
れゆえ、接地用導電層とワード線用導電層との配置の自
由度が拡大される。特に接地用導電層の幅を、背景技術
で説明した構造よりも太く、かつ経路長を短くすること
ができる。したがって、接地用導電層の配線抵抗を低減
でき、これに伴って読出し時の記憶データの破壊やデー
タの反転を防止でき安定した動作を実現することができ
る。

【００５３】請求項２〜５に記載の半導体記憶装置で
は、接地用導電層をワード線用導電層より上層に設けて
いるため、接地用導電層をワード線用導電層より融点の
低い材料、たとえばアルミニウムなどで形成することも
可能となる。アルミニウムはドープト多結晶シリコンに
比べて格段に抵抗の低い材料である。このようにアルミ
ニウムなどの低抵抗の材料を使えるようになるため、接
地用導電層の配線抵抗をより一層低減することがてき
る。したがって、より動作の安定したＳＲＡＭのメモリ
セル構造を得ることができる。

【００５４】請求項１２に記載の半導体記憶装置では、
ビット線用導電層は、パッド電極層を介在して、基板に
形成されたトランジスタに接続されている。このパッド
電極層を介在させたことにより、ビット線用導電層を下
層と接続するための孔のレイアウトの自由度が拡大され
る。このため、ビット線用導電層の配置の自由度が拡大
され、ビット線用導電層と接地用導電層とを同一層に形
成することができる。

【００５５】

【実施例】以下、本発明の実施例について図に基づいて
説明する。

【００５６】実施例１図１と図２とは、本発明の実施例１におけるＳＲＡＭの
メモリセル構造を示す概略断面図である。また図３〜図
６は、本発明の実施例１におけるＳＲＡＭの１ビット分
のメモリセル構造を下層から順に４段階に分割して示し
た平面構造図である。さらに図７〜図１０は、本発明の
実施例１におけるＳＲＡＭの４ビット分のメモリセル構
造を下層から順に４段階に分割して示した平面構造図で
ある。

【００５７】なお、図１と図２とは、図３〜図６のＡ１
−Ａ１線とＢ−Ｂ線とに沿う断面に対応する図である。

【００５８】具体的には、図３が基板に形成された１対
のドライバトランジスタＱ１、Ｑ２と、１対のアクセス
トランジスタＱ３、Ｑ４との構成を示している。また図
４は１対の高抵抗Ｒ１、Ｒ２の構成を示しており、図５
は、ワード線の構成を示しており、図６はビット線とＧ
ＮＤ配線層の構成を示している。

【００５９】主に図１〜図３を参照して、一点鎖線（図
３）で囲む領域ＭＣは１つのメモリセルが形成される領
域（以下、メモリセル領域とする）である。このメモリ
セル領域ＭＣにＳＲＡＭのメモリセルを構成する１対の
ドライバトランジスタＱ１、Ｑ２と、１対のアクセスト
ランジスタＱ３、Ｑ４と、１対の高抵抗Ｒ１、Ｒ２（図
４）とが形成されている。

【００６０】主に図２と図３とを参照して、半導体基板
に形成されたｐ型ウェル領域の表面に１対のドライバト
ランジスタＱ１、Ｑ２と１対のアクセストランジスタＱ
３、Ｑ４とが形成されている。ドライバトランジスタＱ
１はドレイン領域１１ｂと、ソース領域１１ｃと、ゲー
ト絶縁層２３ａと、ゲート電極層２５ａとを有してい
る。ドレイン領域１１ｂとソース領域１１ｃとは、ｎ型
の拡散領域よりなり、チャネル領域を規定するように矢
印Ｙ方向（列方向）に互いに所定の距離を隔てて配置さ
れている。このチャネル領域と対向するようにゲート絶
縁層２３ａを介在してゲート電極層２５ａが矢印Ｘ方向
（行方向）に延びて形成されている。

【００６１】ドライバトランジスタＱ２は、ドレイン領
域２１ｂと、ソース領域２１ｃと、ゲート絶縁層（図示
せず）と、ゲート電極層２５ｂとを有している。ドレイ
ン領域２１ｂとソース領域２１ｃとは、ｎ型の拡散領域
よりなり、チャネル領域を規定するように矢印Ｙ方向に
互いに所定の距離を隔てて形成されている。ゲート電極
層２５ｂは、ゲート絶縁層を介在してチャネル領域と対
向するように矢印Ｘ方向に延びて形成されている。

【００６２】アクセストランジスタＱ３は、１対のソー
ス／ドレイン領域１１ａ、１１ｂと、ゲート絶縁層１３
ｂと、ゲート電極層１５ｂとを有している。１対のソー
ス／ドレイン領域１１ａ、１１ｂは、ｎ型の拡散領域よ
りなり、チャネル領域を規定するように矢印Ｙ方向に互
いに所定の距離を隔てて形成されている。ゲート電極層
１５ｂは、ゲート絶縁層１３ｂを介在してチャネル領域
と対向するように形成されている。

【００６３】アクセストランジスタＱ４は、１対のソー
ス／ドレイン領域２１ａ、２１ｂと、ゲート絶縁層（図
示せず）と、ゲート電極層１５ａとを有している。１対
のソース／ドレイン領域２１ａ、２１ｂは、ｎ型の拡散
領域よりなり、チャネル領域を規定するように矢印Ｙ方
向に互いにに所定の距離を隔てて形成されている。ゲー
ト電極層１５ａは、ゲート絶縁層を介在してチャネル領
域と対向するように形成されている。

【００６４】各ゲート電極層１５ａ、１５ｂ、２５ａ、
２５ｂは、同一の層から互いに分離されて形成されてい
る。また各ゲート電極層１５ａ、１５ｂ、２５ａ、２５
ｂは、たとえばドープト多結晶シリコン単層よりなって
おり、そのシート抵抗は４０Ω／□程度である。

【００６５】ドライバトランジスタＱ１のドレイン領域
１１ｂと、アクセストランジスタＱ３のソース／ドレイ
ン領域１１ｂとは、単一のｎ型の拡散領域により形成さ
れいる。またドライバトランジスタＱ２のドレイン領域
２１ｂと、アクセストランジスタＱ４のソース／ドレイ
ン領域２１ｂとは、単一のｎ型の拡散領域により形成さ
れている。

【００６６】ゲート電極層２５ａは、ゲート絶縁層２３
ａに設けられたコンタクトホール７０ａを通じてｎ型の
拡散領域２１ｂに接している。またゲート電極層２５ｂ
は、ゲート絶縁層（図示せず）に設けられたコンタクト
ホール７０ｂを通じてｎ型の拡散領域１１ｂと電気的に
接続されている。

【００６７】１対のドライバトランジスタＱ１、Ｑ２と
１対のアクセストランジスタＱ３、Ｑ４とのメモリセル
領域ＭＣ内における平面レイアウト構造は、点Ｓ₁を中
心とする点対称構造を有している。

【００６８】主に図７を参照して、矢印Ｙ方向（列方
向）に隣り合う各メモリセルのドライバトランジスタＱ
１、Ｑ１のソース領域１１ｃ、１１ｃは、一体化されて
おり、同一のｎ型の拡散領域よりなっている。またドラ
イバトランジスタＱ２のソース領域２１ｃの構成につい
ても、ドライバトランジスタＱ１のソース領域１１ｃと
同様である。

【００６９】また矢印Ｙ方向（列方向）に隣り合う各メ
モリセルのアクセストランジスタＱ３、Ｑ３のソース／
ドレイン領域１１ａ、１１ａは一体化されており、同一
のｎ型の拡散領域よりなっている。またアクセストラン
ジスタＱ４のソース／ドレイン領域２１ａについても、
アクセストランジスタＱ３のソース／ドレイン領域１１
ａと同様である。

【００７０】また矢印Ｘ方向（行方向）に隣り合う各メ
モリセルのアクセストランジスタＱ３、Ｑ３のゲート電
極層１５ｂ、１５ｂは一体化されており、同一の導電層
よりなっている。またアクセストランジスタＱ４のゲー
ト電極層１５ａについても、アクセストランジスタＱ３
のゲート電極層１５ｂと同様である。

【００７１】矢印Ｙ方向に隣り合う各メモリセルのドラ
イバトランジスタＱ１、Ｑ２とアクセストランジスタＱ
３、Ｑ４とのレイアウト構造は、互いに線対称構造を有
している。また矢印Ｘ方向に隣り合う各メモリセルのド
ライバトランジスタＱ１、Ｑ２とアクセストランジスタ
Ｑ３、Ｑ４とのレイアウト構造も互いに線対称構造を有
している。

【００７２】主に図１、図２、および図４を参照して、
１対のドライバトランジスタＱ１、Ｑ２と１対のアクセ
ストランジスタＱ３、Ｑ４とを覆うように絶縁層７１が
形成されている。この絶縁層７１には、コンタクトホー
ル７１ａ、７１ｂが形成されている。

【００７３】コンタクトホール７１ａを通じて、ドライ
バトランジスタＱ１のゲート電極層２５ａに接すように
抵抗層３１ａが形成されている。コンタクトホール７１
ｂを通じて、ドライバトランジスタＱ２のゲート電極層
２５ｂに接するように抵抗層３１ｂが形成されている。

【００７４】抵抗層３１ａは、比較的抵抗値の高い高抵
抗領域３３ｂと、比較的抵抗値の低い低抵抗領域３３
ａ、３３ｃとを有している。低抵抗領域３３ａは、コン
タクトホール７１ａを通じてゲート電極層２５ａと接続
される部分に分布している。高抵抗領域３３ｂは、高抵
抗Ｒ２をなし、かつ矢印Ｘ方向に延在しており、その一
方端が低抵抗領域３３ａに接続されている。低抵抗領域
３３ｃは、高抵抗領域３３ｂの他方端に接続され、かつ
矢印Ｙ方向に延在している。

【００７５】抵抗層３１ｂは、比較的抵抗値の高い高抵
抗領域３５ｂと、比較的抵抗値の低い低抵抗領域３５
ａ、３５ｃとを有している。低抵抗領域３５ａは、コン
タクトホール７１ｂを通じてゲート電極層２５ｂに接続
される部分に分布している。高抵抗領域３５ｂは、高抵
抗Ｒ１をなし、かつ矢印Ｘ方向に延在しており、その一
方端が低抵抗領域３５ａに接続されている。低抵抗領域
３５ｃは、高抵抗領域３５ｂの他方端に接続され、かつ
矢印Ｙ方向に延在している。なお、抵抗層３１ａ、３１
ｂは、二点鎖線で囲む領域３９にフォトレジストなどの
マスクをした状態で、パターニングされた多結晶シリコ
ン層にｐ型不純物を注入することにより形成される。す
なわち、不純物の注入された領域が低抵抗領域３３ａ、
３３ｃ、３５ａ、３５ｃとなり、注入されない領域が高
抵抗領域３３ｂ、３５ｂとなる。

【００７６】また低抵抗領域３３ｃ、３５ｃは、Ｖ_CC配
線として用いられる。１対の高抵抗Ｒ１、Ｒ２のメモリ
セル領域ＭＣ内における平面レイアウト構造は、点Ｓ₁
を中心とする点対称構造を有している。

【００７７】主に図８を参照して、矢印Ｙ方向（列方
向）に隣り合う各メモリセルの高抵抗Ｒ１、Ｒ１の低抵
抗領域３５ｃ、３５ｃは、一体化されており、同一の導
電層よりなってる。また高抵抗Ｒ２の低抵抗領域３１ａ
の構成についても、高抵抗Ｒ１の低抵抗領域３５ｃと同
様である。

【００７８】また矢印Ｘ方向（行方向）に隣り合う各メ
モリセルのＲ１、Ｒ１の低抵抗領域３５ｃ、３５ｃは、
一体化されており同一の導電層よりなっている。また高
抵抗Ｒ２の低抵抗領域３１ａについても、高抵抗Ｒ１の
低抵抗領域３５ｃと同様である。

【００７９】矢印Ｙ方向に隣り合う各メモリセルの高抵
抗Ｒ１、Ｒ２のレイアウト構造は、互いに線対称構造を
有している。また矢印Ｘ方向に隣り合う各メモリセルの
高抵抗Ｒ１、Ｒ２のレイアウト構造も互いに線対称構造
を有している。

【００８０】主に図１、図２および図５を参照して、抵
抗層３１ａ、３１ｂを覆うように絶縁層７３が形成され
ている。この絶縁層７３には、コンタクトホール７３ａ
₁、７３ａ₂、７３ｂ、７３ｃが形成されている。

【００８１】コンタクトホール７３ａ₁を通じてアクセ
ストランジスタＱ４のゲート電極層１５ａに接するよう
に、かつコンタクトホール７３ａ₂を通じてアクセスト
ランジスタＱ３のゲート電極層１５ｂに接するように導
電層５１ａが形成されている。この導電層５１ａは、メ
モリセル領域ＭＣを縦断するように矢印Ｘ方向に直線状
に延在しており、ワード線として利用される。

【００８２】またコンタクトホール７３ｂを通じてドラ
イバトランジスタＱ１のソース領域１１ｃに接するよう
に導電層５１ｂが形成されている。またコンタクトホー
ル７３ｃを通じてドライバトランジスタＱ２のソース領
域２１ｃに接すように導電層５１ｃが形成されている。
この導電層５１ｂ、５１ｃは、各々矢印Ｘ方向に延在し
ており、ＧＮＤ配線へ接続するための電極パッドとして
利用される。

【００８３】各導電層５１ａ、５１ｂ、５１ｃは、ドー
プト多結晶シリコン層５３ａと高融点シリサイド層５３
ｂとの複合層よりなっており、そのシート抵抗は５〜１
５Ω／□程度である。

【００８４】この導電層５１ａ、５１ｂ、５１ｃのメモ
リセル領域ＭＣ内における平面レイアウト構造は、点Ｓ
₁を中心とする点対称構造を有している。

【００８５】主に図９を参照して、矢印Ｙ方向に隣り合
う各メモリセルにおいて、導電層５１ｂ、５１ｂは一体
化されている。また矢印Ｘ方向に隣り合う各メモリセル
においても、導電層５１ｂ、５１ｂは一体化されてお
り、同一の導電層よりなっている。また導電層５１ｃの
構成についても導電層５１ｂと同様である。

【００８６】また矢印Ｘ方向に隣り合う各メモリセルに
おいて、導電層５１ａ、５１ａは一体化されており、各
メモリセル領域ＭＣを連続的に縦断している。

【００８７】行方向に隣り合う各メモリセルの導電層５
１ａ、５１ｂ、５１ｃのレイアウト構造は互いに線対称
構造を有している。また矢印Ｙ方向に隣り合う各メモリ
セルの導電層５１ａ、５１ｂ、５１ｃのレイアウト構造
も互いに線対称構造を有している。

【００８８】主に図１、図２および図６を参照して、導
電層５１ａ、５１ｂ、５１ｃを覆うように絶縁層７５が
形成されている。この絶縁層には、コンタクトホール７
５ａ ₁、７５ａ₂、７５ｂ、７５ｃが形成されている。

【００８９】コンタクトホール７５ａ₁を通じて導電層
５１ｂに接するように、かつコンタクトホール７５ａ₂
を通じて導電層５１ｃに接するように配線層６１ａが形
成されている。この配線層６１ａは、メモリセル領域Ｍ
Ｃを横断するように矢印Ｙ方向に直線状に延在してる。

【００９０】コンタクトホール７５ｂを通じてアクセス
トランジスタＱ３のソース／ドレイン領域１１ａに接す
るように配線層６１ｂが形成されている。またコンタク
トホール７５ｃを通じてアクセストランジスタＱ４のソ
ース／ドレイン領域２１ａに接するように配線層６１ｃ
が形成されている。この配線層６１ｂ、６１ｃは、メモ
リセル領域ＭＣを横断するように矢印Ｙ方向に直線状に
延在している。

【００９１】この配線層６１ａ、６１ｂ、６１ｃは、Ｔ
ｉＮ層６３ａとＡｌ−Ｓｉ−Ｃｕ層６３ｂとＴｉＮ層６
３ｃとからなる積層構造を有しており、そのシート抵抗
は５０ｍΩ／□程度である。

【００９２】また配線層６１ｃは、ＧＮＤ配線として利
用され、配線層６１ｂ、６１ｃは、ビット線として利用
される。

【００９３】このＧＮＤ配線６１ａと、ビット線６１
ｂ、６１ｃとのメモリセル領域ＭＣ内における平面レイ
アウト構造は、点Ｓ₁を中心とする点対称構造を有して
いる。

【００９４】主に図１０を参照して、矢印Ｙ方向に隣合
う各メモリセルのＧＮＤ配線６１ａ、６１ａと、ビット
線６１ｂ、６１ｂおよび６１ｃ、６１ｃとは、一体化さ
れている。つまりＧＮＤ配線６１ａ、ビット線６１ｂ、
６１ｃは、矢印Ｙ方向に配列された各メモリセル領域Ｍ
Ｃを連続的に、かつ直線的に横断している。

【００９５】また矢印Ｙ方向に隣合う各メモリセルにお
けるＧＮＤ配線６１ａ、ビット線６１ｂ、６１ｃとの平
面レイアウト構造は、互いに線対称構造を有している。
また矢印Ｘ方向に隣合う各メモリセルにおけるＧＮＤ配
線６１ａとビット線６１ｂ、６１ｃとの平面レイアウト
構造は互いに線対称構造を有している。

【００９６】なお、ＧＮＤ配線６１ａとビット線６１
ｂ、６１ｃを覆うようにたとえばパッシベーション層７
７が形成されている。

【００９７】本実施例のＳＲＡＭのメモリセル構造で
は、図３と図５とに示すようにワード線５１ａが、アク
セストランジスタＱ３、Ｑ４のゲート電極層１５ｂ、１
５ａと異なる層に形成されている。このため、アクセス
トランジスタＱ３、Ｑ４のゲート電極層１５ａ、１５ｂ
は、アクセストランジスタＱ３、Ｑ４のチャネル領域に
対向する位置にのみ設けられればよい。ゆえに、アクセ
ストランジスタＱ３、Ｑ４のゲート電極層１５ａ、１５
ｂ自身をメモリセル内を横切るように延在させる必要が
なくなるため、ゲート電極層１５ａ、１５ｂがメモリセ
ル内に占める平面占有面積を縮小化することができる。
したがって、ゲート電極層１５ａ、１５ｂを縮小化した
分だけメモリセルの平面レイアウト面積を縮小化するこ
とが可能となる。

【００９８】またアクセストランジスタＱ３、Ｑ４のゲ
ート電極層１５ｂ、１５ａの平面占有面積が縮小化され
るため、このゲート電極層１５ｂ、１５ａと同一層に形
成されるドライバトランジスタＱ１、Ｑ２のゲート電極
層２５ａ、２５ｂの配置の自由度が拡大される。この点
においても、メモリセルの平面レイアウト面積を縮小化
することが可能となる。

【００９９】また図４〜図６に示すように、ワード線５
１ａとＧＮＤ配線層６１ａとが、抵抗層３１ａ、３１ｂ
よりも上層に設けられている。このため、ワード線５１
ａとＧＮＤ配線層６１ａとの平面レイアウトが、抵抗層
３１ａ、３１ｂを下層のトランジスタに接続するための
コンタクトホール７１ａ、７１ｂによって制約を受ける
ことはなくなる。それゆえ、ＧＮＤ配線層６１ａとワー
ド線５１ａとの配置の自由度が拡大される。

【０１００】特にＧＮＤ配線層６１ａを、図３０に示す
ＧＮＤ配線層３３１ｃに比較して、線幅を太く、かつ経
路を単純に短くすることができる。したがって、ＧＮＤ
配線層６１ａの配線抵抗を低減でき、これに伴って読出
時の記憶データの破壊やデータの反転を防止でき、安定
した動作を実現することができる。

【０１０１】また、図５と図６とに示すようにＧＮＤ配
線層６１ａは、ワード線５１ａより上層に設けられてい
る。このため、ＧＮＤ配線層６１ａを構成する材料を、
ワード線５１ａを構成する材料より融点の低い材料、た
とえばアルミニウム（Ａｌ）にすることも可能となる。
アルミニウムは、ドープト多結晶シリコンに比べて格段
に抵抗の小さい材料である。ゆえに、このアルミニウム
を含む材料をＧＮＤ配線層６１ａに用いることにより、
ＧＮＤ配線層の配線抵抗をより一層低減することが可能
となる。したがって、より一層動作の安定したＳＲＡＭ
のメモリセル構造が得られる。

【０１０２】また図５と図６とに示すようにＧＮＤ配線
層６１ａは、パッド電極層５１ｂ、５１ｃを介在して下
層のトランジスタに接続されている。このパッド電極層
５１ｂ、５１ｃは、上述したように矢印Ｘ方向に延在し
て形成されている。このようなパッド電極層５１ｂ、５
１ｃを設けたことにより、ＧＮＤ配線層６１ａを下層の
トランジスタに接続するためのコンタクトホール７５ａ
₁、７５ａ₂の平面レイアウトの自由度が増す。それゆ
え、ＧＮＤ配線層６１ａを、矢印Ｙ方向に直線状に延在
させることが可能になるとともに、２つのビット線６１
ｂ、６１ｃと同一層に形成することも可能となる。

【０１０３】なお、本実施例においては、ＧＮＤ配線層
６１ａを下層のトランジスタに接続するためにパッド電
極層５１ｂ、５１ｃが設けられている。しかし、本発明
では、このパッド電極層５１ｂ、５１ｃを設けることな
く、ＧＮＤ配線層６１ａを直接下層のトランジスタに接
続させてもよい。この場合には、図３に示すドライバト
ランジスタＱ１のソース領域１１ｃとドライバトランジ
スタＱ２のソース領域２１ｃとの平面レイアウト構造が
若干異なることになる。

【０１０４】また、本実施例においては、負荷素子とし
て高抵抗Ｒ１、Ｒ２を用いた構成について説明したが、
負荷素子として負荷トランジスタＱ５、Ｑ６が用いられ
てもよい。以下、負荷素子として負荷トランジスタを用
いた場合の構成について実施例２〜実施例５として説明
する。

【０１０５】実施例２図１１は、負荷素子に負荷トランジスタを用いた場合の
ＳＲＡＭのメモリセル構造を示す等価回路図である。図
１１を参照して、この等価回路図は、図２８に示す等価
回路図と比べて負荷素子として負荷トランジスタＱ５、
Ｑ６を用いた点で異なる。

【０１０６】負荷トランジスタＱ５、Ｑ６は、ｐＭＯＳ
トランジスタである。この負荷トランジスタＱ５、Ｑ６
のソース領域はＶ_CC電源に接続されており、ドレイン領
域は各々記憶ノードＮ１、Ｎ２に接続されている。また
負荷トランジスタＱ５のゲートは、ドライバトランジス
タＱ１のゲートとドライバトランジスタＱ２のドレイン
領域とに接続されている。また負荷トランジスタＱ６の
ゲートは、ドライバトランジスタＱ２のゲートとドライ
バトランジスタＱ１のドレイン領域とに接続されてい
る。

【０１０７】なお、これ以外の構成については、図２８
に示す等価回路図の構成とほぼ同様であるためその説明
を省略する。

【０１０８】図１２は、本発明の実施例２におけるＳＲ
ＡＭのメモリセル構造を概略的に示す断面図である。ま
た図１３〜図１６は、本発明の実施例２におけるＳＲＡ
Ｍのメモリセル構造を下層から順に４段階に分割して示
した平面構造図である。なお、図１２の断面図は、図１
３〜図１６のＡ２−Ａ２線に沿う断面に対応した図であ
る。

【０１０９】本実施例のＳＲＡＭのメモリセルは、負荷
素子としてボトムゲート型のＴＦＴ（Thin Film Transi
stor）を有している。本実施例のＳＲＡＭのメモリセル
構造において、１対のドライバトランジスタＱ１、Ｑ２
と１対のアクセストランジスタＱ３、Ｑ４との構成は図
３に示す実施例１とほぼ同様であるためその説明は省略
する。

【０１１０】主に図１２と図１４とを参照して、１対の
ドライバトランジスタＱ１、Ｑ２と１対のアクセストラ
ンジスタＱ３、Ｑ４とを覆うように絶縁層１７１が形成
されている。絶縁層１７１には、コンタクトホール１７
１ａ、１７１ｂが形成されている。

【０１１１】コンタクトホール１７１ａを通じてドライ
バトランジスタＱ２のゲート電極層２５ｂと接するよう
にゲート電極層１４１ａが形成されている。またコンタ
クトホール１７１ｂを通じてドライバトランジスタＱ１
のゲート電極層２５ａに接するようにゲート電極層１４
１ｂが形成されている。

【０１１２】このゲート電極層１４１ａ、１４１ｂの平
面レイアウト構造は、点Ｓ₁を中心とする点対称構造を
有している。

【０１１３】主に図１２と図１４とを参照して、ゲート
電極層１４１ａ、１４１ｂを覆うように薄い絶縁層１７
２が形成されている。この薄い絶縁層１７２には、コン
タクトホール１７２ａ、１７２ｂが形成されている。

【０１１４】コンタクトホール１７２ａを通じてゲート
電極層１４１ｂに接するように半導体層１３１ａが形成
されている。またコンタクトホール１７２ｂを通じてゲ
ート電極層１４１ａに接するように半導体層１３１ｂが
形成されている。このゲート電極層１４１ｂと半導体層
１３１ｂとにより負荷トランジスタＱ５が、ゲート電極
層１４１ａと半導体層１３１ａとにより負荷トランジス
タＱ６が各々構成されている。

【０１１５】半導体層１３１ｂの領域１３５ｂは、ゲー
ト電極層１４１ｂと積層方向に対向しており、チャネル
領域となる。このチャネル領域１３５ｂを挟むように半
導体層１３１ｂには、ドレイン領域１３５ａとソース領
域１３５ｃとが設けられている。また半導体層１３１ａ
の領域１３３ｂは、ゲート電極層１４１ａと積層方向に
対向しており、チャネル領域となる。このチャネル領域
１３３ｂを挟むように半導体層１３１ａには、ドレイン
領域１３３ａとソース領域１３３ｃとが設けられてい
る。

【０１１６】各ドレイン領域１３３ａ、１３５ａは、各
コンタクトホール１７２ａ、１７２ｂを通じて各ゲート
電極層１４１ｂ、１４１ａに電気的に接続されている。
また各ソース領域１３３ｃ、１３５ｃは、矢印Ｙ方向に
延在しており、Ｖ_CC配線として利用される。

【０１１７】なお半導体層１３１ａ、１３１ｂは、フォ
トレジストなどのマスク１３９をした状態で、パターニ
ングされた多結晶シリコン層にｐ形不純物を注入するこ
とにより形成される。すなわち、不純物の注入された領
域がドレイン領域１３３ａ、１３５ａとソース領域１３
３ｃ、１３５ｃとになり、注入されない領域がチャネル
領域１３３ｂ、１３５ｂになる。

【０１１８】この半導体層１３１ａ、１３１ｂの平面レ
イアウト構造は、点Ｓ₁を中心とする点対称構造を有し
ている。

【０１１９】主に図１２と図１５とを参照して、半導体
層１３１ａ、１３１ｂを覆うように絶縁層７３が形成さ
れている。この絶縁層７３に形成された各コンタクトホ
ール７３ａ₁、７３ａ₂、７３ｂ、７３ｃを通じて各下
層と接するようにワード線となる導電層５１ａと、パッ
ド電極層となる導電層５１ｂ、５１ｃが形成されてい
る。このワード線５１ａとパッド電極層５１ｂ、５１ｃ
とは、上述した実施例１とほぼ同様の構成であるためそ
の説明は省略する。

【０１２０】次に図１２と図１６とを参照して、ワード
線５１ａ、パッド電極層５１ｂ、５１ｃを覆うように絶
縁層７５が形成されている。この絶縁層７５に設けられ
た各コンタクトホール７５ａ₁、７５ａ₂、７５ｂ、７
５ｃを通じて各下層と接するようにＧＮＤ配線層となる
導電層６１ａとビット線となる導電層６１ｂ、６１ｃと
が形成されている。このＧＮＤ配線層６１ａとビット線
６１ｂ、６１ｃとの構成については、上述した実施例１
とほぼ同様であるためその説明は省略する。

【０１２１】実施例３図１７は、本発明の実施例３におけるＳＲＡＭのメモリ
セル構造を示す概略断面図である。また図１８と図１９
とは、本発明の実施例３におけるＳＲＡＭの１ビット分
のメモリセル構造を下層から順に２段階に分割して示し
た平面構造図である。なお、図１７は、図１８と図１９
とのＡ３−Ａ３線に沿う断面に対応する図である。本実
施例のＳＲＡＭのメモリセル構造において、１対のドラ
イバトランジスタＱ１、Ｑ２と１対のアクセストランジ
スタＱ３、Ｑ４との構成は図３に示す実施例１とほぼ同
様であるためその説明は省略する。

【０１２２】図１７〜図１９を参照して、本実施例で
は、負荷素子としてトップゲート型のＴＦＴが用いられ
ている。このトップゲート型ＴＦＴとは、ゲート電極層
がチャネル領域の上層に位置するトランジスタである。
具体的には、チャネル領域２３３ｂ、２３５ｂと、ドレ
イン領域２３３ａ、２３５ａと、ソース領域２３３ｃ、
２３５ｃとを含む半導体層２３１ａ、２３１ｂの上層に
ゲート電極層２４１ａ、２４１ｂが形成されている。な
お、これ以外の構成については、ワード線、パッド電極
層、ＧＮＤ配線層、ビット線の構造も含めて実施例２と
ほぼ同様であるためその説明は省略する。

【０１２３】実施例４図２０は、本発明の実施例４におけるＳＲＡＭのメモリ
セル構造を示す概略断面図である。また図２１〜図２３
は、本発明の実施例４におけるＳＲＡＭの１ビット分の
メモリセル構造を下層から順に３段階に分割して示した
平面構造図である。なお、図２０は、図２１〜図２３の
Ａ４−Ａ４線に沿う断面に対応する図である。本実施例
においては、ドライバトランジスタのゲート電極層が、
負荷トランジスタのゲート電極層としても用いられてい
る。

【０１２４】また本実施例のＳＲＡＭのメモリセル構造
において、１対のドライバトランジスタＱ１、Ｑ２と１
対のアクセストランジスタＱ３、Ｑ４の構成は、図３に
示す実施例１とほぼ同様であるためその説明は省略す
る。

【０１２５】主に図２０と図２１とを参照して、ドライ
バトランジスタＱ１、Ｑ２とアクセストランジスタＱ
３、Ｑ４とを覆うように薄い絶縁層３７１が形成されて
いる。この絶縁層３７１には、コンタクトホール３７１
ａ、３７１ｂが形成されている。コンタクトホール３７
１ａを通じてドライバトランジスタＱ２のゲート電極層
２５ｂに接するように半導体層３３１ａが形成されてい
る。またコンタクトホール３７１ｂを通じてドライバト
ランジスタＱ１のゲート電極層２５ａに接するように半
導体層３３１ｂが形成されている。

【０１２６】半導体層３３１ａは、ドレイン領域３３３
ａ、チャネル領域３３３ｂと、ソース領域３３３ｃとを
有している。チャネル領域３３３ｂは、ゲート電極層２
５ａと積層方向に対向している。ドレイン領域３３３ａ
とソース領域３３３ｃとは、チャネル領域３３３ｂを挟
むように設けられている。ドレイン領域３３３ａは、コ
ンタクトホール３７１ａを通じてドライバトランジスタ
Ｑ２のゲート電極層２５ｂに接している。ソース領域３
３３ｃは、矢印Ｙ方向に延在しており、Ｖ_CC配線として
利用される。

【０１２７】また、半導体装置３３１ｂは、ドレイン領
域３３５ａと、チャネル領域３３５ｂとソース領域３３
５ｃとを有している。チャネル領域３３５ｂは、ゲート
電極層２５ｂと積層方向に対向するように形成されてい
る。ドレイン領域３３５ａとソース領域３３５ｃは、こ
のチャネル領域３３５ｂを挟むように形成されている。
ドレイン領域３３５ａは、コンタクトホール３７１ｂを
通じてドライバトランジスタＱ１のゲート電極層２５ａ
と接するように形成されている。ソース領域３３５ｃ
は、矢印Ｙ方向に延在しており、Ｖ_CC配線として利用さ
れる。

【０１２８】半導体層３３１ａと、ドライバトランジス
タＱ１のゲート電極層２５ａとにより負荷トランジスタ
Ｑ５が構成される。また半導体層３３１ｂとドライバト
ランジスタＱ２のゲート電極層２５ｂとにより負荷トラ
ンジスタＱ６が構成される。

【０１２９】なお、半導体層３３１ａ、３３１ｂは、フ
ォトレジストなどのマスク３３９ａ、３３９ｂをした状
態で、パターニングされた多結晶シリコン層にｐ型不純
物を注入することにより形成される。すなわち、不純物
の注入された領域がソース領域３３３ｃ、３３５ｃとド
レイン領域３３３ａ、３３５ａとなり、注入されない領
域がチャネル領域３３３ｂ、３３５ｂとなる。ソース領
域３３３ｃ、３３５ｃは、Ｖ_CC配線として用いられる。

【０１３０】主に図２０と図２２とを参照して、半導体
層３３１ａ、３３１ｂを覆うように絶縁層７３が形成さ
れている。この絶縁層７３に設けられたコンタクトホー
ル７３ａ₁、７３ａ₂、７３ｂ、７３ｃを通じて各下層
と接するようにワード線となる導電層５１ａと、パッド
電極層となる導電層５１ｂ、５１ｃが形成されている。
このワード線５１ａ、パッド電極層５１ｂ、５１ｃの構
成は、上述した実施例１とほぼ同様であるためその説明
は省略する。

【０１３１】主に図２０と図２３とを参照して、ワード
線５１ａとパッド電極層５１ｂ、５１ｃとを覆うように
絶縁層７５が形成されている。この絶縁層７５に設けら
れた各コンタクトホール７５ａ₁、７５ａ₂、７５ｂ、
７５ｃを通じて各下層と接するようにＧＮＤ配線層とな
る導電層６１ａと、ビット線となる導電層６１ｂ、６１
ｃとが形成されている。このＧＮＤ配線層６１ａとビッ
ト線６１ｂ、６１ｃとの構成は、上述した実施例１の構
成とほぼ同様であるためその説明は省略する。

【０１３２】実施例５図２４は、本発明の実施例５におけるＳＲＡＭのメモリ
セル構造を示す概略断面図である。図２５〜図２７は、
本発明の実施例におけるＳＲＡＭの１ビット分のメモリ
セル構造を下層から順に３段階に分割して示した平面構
造図である。なお、図２４は、図２５〜図２７のＡ５−
Ａ５線に沿う断面に対応する図である。

【０１３３】本実施例では、負荷素子として、いわゆる
ダブルゲート型ＴＦＴが用いられている。

【０１３４】本実施例のＳＲＡＭのメモリセル構造にお
いて、１対のドライバトランジスタＱ１、Ｑ２と１対の
アクセストランジスタＱ３、Ｑ４との構成は、図３に示
す実施例１とほぼ同様であるためその説明は省略する。
また本実施例のＳＲＡＭのメモリセル構造において、１
対の負荷トランジスタＱ５、Ｑ６を構成する半導体層の
構成は、図２１に示す実施例４とほぼ同様であるためそ
の説明は省略する。

【０１３５】主に図２４と図２５とを参照して、半導体
層３３１ａ、３３１ｂを覆うように絶縁層３７２が形成
されている。この絶縁層３７２には、コンタクトホール
３７２ａ、３７２ｂが形成されている。

【０１３６】コンタクトホール３７２ａを通じて半導体
層３３１ｂのドレイン領域３３５ａに接するようにゲー
ト電極層３４１ａが形成されている。このゲート電極層
３４１ａは、半導体層３３１ａのチャネル領域３３３ｂ
と積層方向に対向している。またコンタクトホール３７
２ｂを通じて半導体層３３１ａのドレイン領域３３３ａ
と接するようにゲート電極層３４１ｂが形成されてい
る。このゲート電極層３４１ｂは、半導体層３３１ｂの
チャネル領域３３５ｂと積層方向に対向している。また
ゲート電極層３４１ａ、３４１ｂは、たとえばドープト
多結晶シリコンよりなり、矢印Ｘ方向に延在している。

【０１３７】主に図２４と図２６とを参照して、ゲート
電極層３４１ａ、３４１ｂを覆うように絶縁層７３が形
成されている。この絶縁層７３に設けられたコンタクト
ホール７３ａ₁、７３ａ₂、７３ｂ、７３ｃを通じて各
下層と接するようにワード線となる導電層５１ａとパッ
ド電極層となる５１ｂ、５１ｃが形成されている。この
ワード線５１ａとパッド電極層５１ｂ、５１ｃとは、実
施例１で説明した構成とほぼ同様であるためその説明は
省略する。

【０１３８】主に図２４と図２７とを参照して、ワード
線５１ａとパッド電極層５１ｂ、５１ｃを覆うように絶
縁層７５が形成されている。この絶縁層７５に設けられ
たコンタクトホール７５ａ₁、７５ａ₂、７５ｂ、７５
ｃを通じて各下層と接するようにＧＮＤ配線となる導電
層６１ａと、ビット線となる導電層６１ｂ、６１ｃとが
形成されている。このＧＮＤ配線層６１ａとビット線６
１ｂ、６１ｃとの構成は、実施例１で説明した構成とほ
ぼ同様であるためその説明は省略する。

【０１３９】以上説明した実施例２〜実施例５において
は、実施例１と同様、第１および第２のアクセストラン
ジスタのゲート電極層１５ａ、１５ｂが、ワード線５１
ａと別層に設けられている。このため、実施例１と同
様、メモリセルの平面レイアウト面積を縮小化すること
が可能となる。

【０１４０】また、実施例２〜実施例５では、実施例１
と同様、負荷素子となる負荷トランジスタの上層に、Ｇ
ＮＤ配線６１ａが設けられている。このため、実施例１
と同様、ＧＮＤ配線６１ａの配線抵抗を低減することが
できる。また、これに伴って読出時の記憶データの破壊
やデータの反転を防止でき、安定した動作を実現するこ
とができる。

【０１４１】また実施例２〜実施例５では、実施例１と
同様、ＧＮＤ配線層６１ａが、ワード線５１ａより上層
に設けられている。このため、実施例１と同様、より動
作の安定したＳＲＡＭのメモリセル構造を得ることがで
きる。

【０１４２】さらに実施例２〜実施例５では、実施例１
と同様、ビット線６１ｂ、６１ｃが、パッド電極層５１
ｂ、５１ｃを介在して下層のトランジスタに接続されて
いる。このため、実施例１と同様、ビット線６１ｂ、６
１ｃの配置の自由度が拡大され、ビット線６１ｂ、６１
ｃとＧＮＤ配線層６１ａとを同一層に形成することがで
きる。

【０１４３】また、上記の実施例１〜実施例５で説明し
た高融点シリサイド層としては、たとえばタングステン
シリサイド（ＷＳｉ₂）、チタンシリサイド（ＴｉＳｉ
₂）、モリブデンシリサイド（ＭｏＳｉ₂）などが用い
られる。

【０１４４】また、実施例１〜実施例５においては、負
荷素子として高抵抗Ｒ１、Ｒ２もしくは負荷トランジス
タＱ５、Ｑ６を有するＳＲＡＭのメモリセル構造につい
て説明した。しかし、本発明は、これ以外の負荷素子を
有するＳＲＡＭのメモリセル構造にも適用され得る。

【０１４５】

【発明の効果】請求項１、６〜１１に記載の半導体記憶
装置では、第１および第２のアクセストランジスタのゲ
ート電極層とワード線とを別層に設けている。このた
め、アクセストランジスタのゲート電極層自身をメモリ
セル内を横切るように延在させる必要がなくなり、ゲー
ト電極層がメモリセル内に占める平面占有面積を縮小化
することができる。したがって、ゲート電極層を縮小化
した分だけメモリセルの平面レイアウト面積を縮小化す
ることが可能となる。

【０１４６】またアクセストランジスタのゲート電極層
の平面占有面積が縮小化されるため、ドライバトランジ
スタのゲート電極層の配置の自由度が拡大される。この
点においても、メモリセルの平面レイアウト面積を縮小
化することが可能となる。

【０１４７】また接地用導電層とワード線用導電層とが
負荷素子の上層に設けられている。このため、接地用導
電層のレイアウトが負荷素子と下層のトランジスタとを
接続するためのコンタクトホールによって制約を受けな
くなる。それゆえ、接地用導電層の配線抵抗を低減で
き、これに伴って読出時の記憶データの破壊やデータの
反転を防止でき、安定した動作を実現することができ
る。

【０１４８】請求項２〜５に記載の半導体記憶装置で
は、接地用導電層がワード線用導電層より上層に設けら
れているため、接地用導電層をアルミニウムなどの融点
の低い材料で形成することも可能となる。したがって、
接地用導電層の配線抵抗をより一層低減することがで
き、より動作の安定したＳＲＡＭメモリセル構造が得ら
れる。

【０１４９】請求項１２に記載の半導体記憶装置では、
ビット線用導電層は、パッド電極層を介在して下層に形
成されたトランジスタに接続されている。このように、
パッド電極層を介在させたことにより、ビット線用導電
層を下層と接続するためのコンタクトホールのレイアウ
トが容易となり、ビット線用導電層の配置の自由度が拡
大される。したがって、ビット線用導電層と接地用導電
層とを同一層に形成することができる。

【図面の簡単な説明】

【図１】本発明の実施例１におけるＳＲＡＭのメモリ
セル構造を概略的に示す断面図である。

【図２】本発明の実施例１におけるＳＲＡＭのメモリ
セル構造を概略的に示す断面図である。

【図３】本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第１段階目の構成を示す平面構造
図である。

【図４】本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第２段階目の構成を示す平面構造
図である。

【図５】本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第３段階目の構成を示す平面構造
図である。

【図６】本発明の実施例１におけるＳＲＡＭのメモリ
セル構造の下層からの第４段階目の構成を示す平面構造
図である。

【図７】本発明の実施例１におけるＳＲＡＭの４ビッ
ト分のメモリセル構造の下層からの第１段階目の構成を
示す平面構造図である。

【図８】本発明の実施例１におけるＳＲＡＭの４ビッ
ト分のメモリセル構造の下層からの第２段階目の構成を
示す平面構造図である。

【図９】本発明の実施例１におけるＳＲＡＭの４ビッ
ト分のメモリセル構造の下層からの第３段階目の構成を
示す平面構造図である。

【図１０】本発明の実施例１におけるＳＲＡＭの４ビ
ット分のメモリセル構造の下層からの第４段階目の構成
を示す平面構造図である。

【図１１】負荷素子として負荷トランジスタを用いた
場合のＳＲＡＭのメモリセル構造を示す透過回路図であ
る。

【図１２】本発明の実施例２におけるＳＲＡＭのメモ
リセル構造を概略的に示す断面図である。

【図１３】本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の下層からの第１段階目の構成を示す平面構
造図である。

【図１４】本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の下層からの第２段階目の構成を示す平面構
造図である。

【図１５】本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の下層からの第３段階目の構成を示す平面構
造図である。

【図１６】本発明の実施例２におけるＳＲＡＭのメモ
リセル構造の下層からの第４段階目の構成を示す平面構
造図である。

【図１７】本発明の実施例３におけるＳＲＡＭのメモ
リセル構造を概略的に示す断面図である。

【図１８】本発明の実施例３におけるＳＲＡＭのメモ
リセル構造の下層からの第１段階目の構成を示す平面構
造図である。

【図１９】本発明の実施例３におけるＳＲＡＭのメモ
リセル構造の下層からの第２段階目の構成を示す平面構
造図である。

【図２０】本発明の実施例３におけるＳＲＡＭのメモ
リセル構造の下層からの第３段階目の構成を示す平面構
造図である。

【図２１】本発明の実施例４におけるＳＲＡＭのメモ
リセル構造の下層からの第１段階目の構成を示す平面構
造図である。

【図２２】本発明の実施例４におけるＳＲＡＭのメモ
リセル構造の下層からの第２段階目の構成を示す平面構
造図である。

【図２３】本発明の実施例４におけるＳＲＡＭのメモ
リセル構造の下層からの第３段階目の構成を示す平面構
造図である。

【図２４】本発明の実施例５におけるＳＲＡＭのメモ
リセル構造を概略的に示す断面図である。

【図２５】本発明の実施例５におけるＳＲＡＭのメモ
リセル構造の下層からの第１段階目の構成を示す平面構
造図である。

【図２６】本発明の実施例５におけるＳＲＡＭのメモ
リセル構造の下層からの第２段階目の構成を示す平面構
造図である。

【図２７】本発明の実施例５におけるＳＲＡＭのメモ
リセル構造の下層からの第３段階目の構成を示す平面構
造図である。

【図２８】負荷素子として高抵抗を用いた場合の一般
的なＳＲＡＭのメモリセル構造を示す透過回路図であ
る。

【図２９】従来のＳＲＡＭのメモリセル構造の下層か
らの第１段階目の構成を示す平面構造図である。

【図３０】従来のＳＲＡＭのメモリセル構造の下層か
らの第２段階目の構成を示す平面構造図である。

【図３１】従来のＳＲＡＭのメモリセル構造の下層か
らの第３段階目の構成を示す平面構造図である。

【図３２】従来のＳＲＡＭのメモリセル構造の下層か
らの第４段階目の構成を示す平面構造図である。

【図３３】ＳＲＡＭのメモリセル内をカラム電流が流
れることを説明するためのメモリセルの回路図である。

【符号の説明】

Ｑ１，Ｑ２ドライバトランジスタ、Ｑ３，Ｑ４アク
セストランジスタ、Ｒ１，Ｒ２高抵抗、Ｑ５，Ｑ６
負荷トランジスタ、１５ａ，１５ｂゲート電極層、１
１ａ，１１ｂ，１１ｃ，２１ａ，２１ｂ，２１ｃｎ形
不純物領域、５１ａワード線、６１ａＧＮＤ配線、
７１，７３，７５絶縁層、７１ａ，７１ｂ，７３
ａ₁，７３ａ₂，７３ｂ，７３ｃ，７５ａ₁，７５ａ₂
コンタクトホール。

Claims

【特許請求の範囲】

【請求項１】１対のアクセストランジスタと１対のド
ライバトランジスタと１対の負荷素子とをメモリセル領
域内に有するスタティック型メモリセルを備えた半導体
記憶装置であって、主表面を有する半導体基板と、前記半導体基板の主表面に所定の距離を隔てて形成され
た１対の第１のソース／ドレイン領域と、１対の前記第
１のソース／ドレイン領域に挟まれる前記半導体基板の
主表面上にゲート絶縁膜を介在して形成された第１のゲ
ート電極層とを有する第１のアクセストランジスタと、前記半導体基板の主表面に所定の距離を隔てて形成され
た１対の第２のソース／ドレイン領域と、１対の前記第
２のソース／ドレイン領域に挟まれる前記半導体基板の
主表面上にゲート絶縁膜を介在して形成され、かつ前記
第１のゲート電極層と同じ導電層から分離されて形成さ
れた第２のゲート電極層とを有する第２のアクセストラ
ンジスタと、前記半導体基板の主表面に所定の距離を隔てて形成され
た１対の第３のソース／ドレイン領域と、１対の前記第
２のソース／ドレイン領域の一方に電気的に接続される
ように１対の前記第３のソース／ドレイン領域に挟まれ
る前記半導体基板の主表面上にゲート絶縁膜を介在して
形成された第３のゲート電極層とを有する第１のドライ
バトランジスタと、前記半導体基板の主表面に所定の距離を隔てて形成され
た１対の第４のソース／ドレイン領域と、１対の前記第
１のソース／ドレイン領域の一方に電気的に接続される
ように１対の前記第４のソース／ドレイン領域に挟まれ
る前記半導体基板の主表面上にゲート絶縁膜を介在して
形成された第４のゲート電極層とを有する第２のドライ
バトランジスタと、前記各トランジスタのゲート電極層の周囲および上方を
覆うように形成され、１対の前記第１のソース／ドレイ
ン領域の一方に達する第１の孔と、１対の前記第２のソ
ース／ドレイン領域の一方に達する第２の孔とを有する
第１の絶縁層と、前記第１の孔を通じて１対の前記第１のソース／ドレイ
ン領域の一方に電気的に接続された第１の負荷素子と、前記第２の孔を通じて１対の前記第２のソース／ドレイ
ン領域の一方に電気的に接続された第２の負荷素子と、前記第１および第２の負荷素子を覆うように形成された
第２の絶縁層と、前記第１および第２の絶縁層は、前記第１および第２の
絶縁層を貫通して前記第１のゲート電極層の上面に達す
る第３の孔と、前記第２のゲート電極層の上面に達する
第４の孔と、前記第１および第２のドライバトランジス
タの前記第３のソース領域および前記第４のソース領域
の各々に達する第５および第６の孔とを有し、前記第２の絶縁層上に形成され、前記第３および第４の
孔を通じて、前記第１および第２のゲート電極層に電気
的に接続されたワード線用導電層と、前記第２の絶縁層の上方に形成され、前記第５および第
６の孔を通じて前記第１および第２のドライバトランジ
スタの前記第３および第４のソース領域に電気的に接続
された接地用導電層とを備えた、半導体記憶装置。
【請求項２】前記ワード線用導電層を覆う第３の絶縁
層をさらに備え、前記第３の絶縁層は、前記第３の絶縁層を貫通する第７
の孔と第８の孔とを有し、前記接地用導電層は、前記第３の絶縁層上に形成され、
前記第５および第７の孔を通じて前記第３のソース領域
に電気的に接続されており、かつ前記第６および第８の
孔を通じて前記第４のソース領域に接続されている、請
求項１に記載の半導体記憶装置。
【請求項３】前記第３の絶縁層上に前記接地用導電層
と同じ導電層から分離されて形成されたビット線用導電
層をさらに備え、前記第１、第２および第３の絶縁層は、前記第１、第２
および第３の絶縁層を貫通し、１対の前記第１のソース
／ドレイン領域の他方の表面に達する第９の孔と、前記
第２のソース／ドレイン領域の他方の表面に達する第１
０の孔とを有し、前記ビット線用導電層は、前記第９および第１０の孔を
通じて前記第１のソース／ドレイン領域の他方および前
記第２のソース／ドレイン領域の他方に電気的に接続さ
れている、請求項２に記載の半導体記憶装置。
【請求項４】前記ビット線用導電層は、同じ導電層か
ら分離されて形成された第１および第２のビット線を有
しており、前記第１のビット線は、前記第９の孔を通じて前記第１
のソース／ドレイン領域の他方に電気的に接続されてお
り、前記第２のビット線は前記第１０の孔を通じて前記第２
のソース／ドレイン領域の他方に電気的に接続されてい
る、請求項３に記載の半導体記憶装置。
【請求項５】前記接地用導電層および前記ビット線用
導電層は、アルミニウムを含む層よりなっている、請求
項３に記載の半導体記憶装置。
【請求項６】前記第１の負荷素子は第１の抵抗層を有
し、前記第２の負荷素子は第２の抵抗層を有し、前記第１の抵抗層の一方端は、１対の前記第１のソース
／ドレイン領域の一方に電気的に接続され、他方端は電
源電位線に接続され、前記第２の抵抗層の一方端は、１対の前記第２のソース
／ドレイン領域の一方に電気的に接続され、他方端は前
記電源電位線に接続されている、請求項１に記載の半導
体記憶装置。
【請求項７】前記第１の負荷素子は第１の負荷トラン
ジスタを有し、前記第２の負荷素子は第２の負荷トラン
ジスタを有し、前記第１の負荷トランジスタは、第１のチャネル領域を
規定するように１対の第５のソース／ドレイン領域が形
成された第１の半導体層を有し、前記第２の負荷トランジスタは、第２のチャネル領域を
規定するように１対の第６のソース／ドレイン領域が形
成された第２の半導体層を有し、前記第５のソース／ドレイン領域の一方は、１対の前記
第１のソース／ドレイン領域の一方に電気的に接続さ
れ、前記第５のソース／ドレイン領域の他方は電源電位
線に接続され、前記第６のソース／ドレイン領域の一方は、１対の前記
第２のソース／ドレイン領域の一方に電気的に接続さ
れ、前記第６のソース／ドレイン領域の他方は前記電源
電位線に接続されている、請求項１に記載の半導体記憶
装置。
【請求項８】ゲート絶縁膜を介在して前記第１のチャ
ネル領域と対向する第５のゲート電極層と、ゲート絶縁膜を介在して前記第２のチャネル領域と対向
する第６のゲート電極層とをさらに備え、前記第５のゲート電極層は、１対の前記第２のソース／
ドレイン領域の一方に電気的に接続され、前記第６のゲート電極層は、１対の前記第１のソース／
ドレイン領域の一方に電気的に接続されている、請求項
７に記載の半導体記憶装置。
【請求項９】前記第５および第６のゲート電極層は、
前記第１および第２の半導体層の下層に形成されてい
る、請求項８に記載の半導体記憶装置。
【請求項１０】前記第５および第６のゲート電極層は
前記第１および第２の半導体層の上層に形成されてい
る、請求項８に記載の半導体記憶装置。
【請求項１１】前記第３のゲート電極層は前記第１の
絶縁層を介在して前記第１のチャネル領域と対向し、前
記第１の負荷トランジスタのゲート電極層となってお
り、前記第４のゲート電極層は前記第１の絶縁層を介在して
前記第２のチャネル領域と対向し、前記第２の負荷トラ
ンジスタのゲート電極層となっている、請求項７、８お
よび１０のいずれかに記載の半導体記憶装置。
【請求項１２】前記第５の孔を通じて前記第３のソー
ス領域に電気的に接続するように前記第２の絶縁層上に
形成された第１のパッド電極層と、前記第６の孔を通じて前記第４のソース領域に電気的に
接続するように前記第２の絶縁層上に形成された第２の
パッド電極層とをさらに備え、前記第１および第２のパッド電極層は、前記ワード線用
導電層と同じ導電層から分離されて形成されており、前記第７の孔は、前記第１のパッド電極層の上面に達す
るように形成されており、前記第８の孔は前記第２のパッド電極層の上面に達する
ように形成されており、前記接地用導電層は、前記第７および第８の孔を通じて
前記第１および第２のパッド電極層に電気的に接続され
ている、請求項２に記載の半導体記憶装置。