JP2829992B2 - 半導体装置 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の配線構造に関する。
従来の半導体装置の抵抗と基板中の拡散層とを接続す
る配線構造は、例えばスタチックRAMを例にとれば以下
の通りである（特開昭57−130461号公報等）。第４図に
示すように、多結晶シリコン負荷型メモリーセルは、２
個のMOSFETQ1及びQ2と、２個の抵抗R1及びR2からなるフ
リップフロップからなり、このフリップフロップと、セ
ル外との情報のやりとりのための２個のスイッチ用MOSF
ETQ3及びQ4とが組み合わされた構成となっていた。そし
て、第３図の如く前記抵抗R1及びR2はそれぞれ、前記MO
SFETQ1〜Q4とは配線のみを通して接続されていた。
る配線構造は、例えばスタチックRAMを例にとれば以下
の通りである（特開昭57−130461号公報等）。第４図に
示すように、多結晶シリコン負荷型メモリーセルは、２
個のMOSFETQ1及びQ2と、２個の抵抗R1及びR2からなるフ
リップフロップからなり、このフリップフロップと、セ
ル外との情報のやりとりのための２個のスイッチ用MOSF
ETQ3及びQ4とが組み合わされた構成となっていた。そし
て、第３図の如く前記抵抗R1及びR2はそれぞれ、前記MO
SFETQ1〜Q4とは配線のみを通して接続されていた。
しかし、前述の従来技術では微細化が不可能という問
題点を有する。
題点を有する。
第28回半導体専門講習会予稿集、P69〜114、「CMOS・
SRAMプロセスデバイス技術」酒井芳男著にもある様に前
記抵抗R1及びR2の寸法を短かくすると、急激に抵抗値が
抵抗し、予定の抵抗値を確保することが困難になる。し
たがって、ある一定以上の寸法（現在では約３μｍ以
上）が必要であり、微細化の大きな障壁となっていた。
SRAMプロセスデバイス技術」酒井芳男著にもある様に前
記抵抗R1及びR2の寸法を短かくすると、急激に抵抗値が
抵抗し、予定の抵抗値を確保することが困難になる。し
たがって、ある一定以上の寸法（現在では約３μｍ以
上）が必要であり、微細化の大きな障壁となっていた。
そこで本発明は、このような問題点を解決するもの
で、その目的とするところは、メモリーセルにおける抵
抗を効率良く配置する配線技術を提供するところにあ
る。
で、その目的とするところは、メモリーセルにおける抵
抗を効率良く配置する配線技術を提供するところにあ
る。
本発明に係る負荷型スタチックRAMを含む半導体装置
は、 半導体基板上に設けられ、第１コンタクトホールが設
けられた第１絶縁膜、前記第１コンタクトホール内及び
前記第１絶縁膜上に延在して設けられた第１配線層、 前記第１配線層上に設けられ、前記第１コンタクトホ
ールと離間して前記第１コンタクトホールから第１方向
の位置に第２コンタクトホールが設けられた第２絶縁
膜、 前記第２絶縁膜上に設けられ、かつ前記第２コンタク
トホールを介して前記第１配線層と電気的に接続され
た、高抵抗領域を有する第２配線層を有し、 前記第１コンタクトホールは、前記半導体基板に設け
られたスイッチ用MOSFETのソース領域上にあり、 前記第１配線層は、低抵抗化された多結晶シリコン層
であり、 前記第２配線層は、前記第１方向とは異なる第２方向
へ延在し、前記第２配線層の長さは、前記第１配線層の
第１方向の長さよりも長く、かつ、前記第２配線層は低
抵抗化された多結晶シリコン層と高抵抗の多結晶シリコ
ン層からなり、 前記高抵抗領域は、前記高抵抗の多結晶シリコン層か
ら構成され、かつ、前記高抵抗領域の両端は、前記第２
配線層において前記低抵抗化された多結晶シリコン層と
接続され、 前記第１方向は、前記ソース領域からみてワード線方
向であり、前記第２方向は、前記ワード線からみて前記
ソース領域方向であり、 前記第２配線層に設けられた前記高抵抗領域は、前記
第１配線層と前記第２配線層の接続部と離間して存在す
る、負荷型スタチックRAMを含む半導体装置。
は、 半導体基板上に設けられ、第１コンタクトホールが設
けられた第１絶縁膜、前記第１コンタクトホール内及び
前記第１絶縁膜上に延在して設けられた第１配線層、 前記第１配線層上に設けられ、前記第１コンタクトホ
ールと離間して前記第１コンタクトホールから第１方向
の位置に第２コンタクトホールが設けられた第２絶縁
膜、 前記第２絶縁膜上に設けられ、かつ前記第２コンタク
トホールを介して前記第１配線層と電気的に接続され
た、高抵抗領域を有する第２配線層を有し、 前記第１コンタクトホールは、前記半導体基板に設け
られたスイッチ用MOSFETのソース領域上にあり、 前記第１配線層は、低抵抗化された多結晶シリコン層
であり、 前記第２配線層は、前記第１方向とは異なる第２方向
へ延在し、前記第２配線層の長さは、前記第１配線層の
第１方向の長さよりも長く、かつ、前記第２配線層は低
抵抗化された多結晶シリコン層と高抵抗の多結晶シリコ
ン層からなり、 前記高抵抗領域は、前記高抵抗の多結晶シリコン層か
ら構成され、かつ、前記高抵抗領域の両端は、前記第２
配線層において前記低抵抗化された多結晶シリコン層と
接続され、 前記第１方向は、前記ソース領域からみてワード線方
向であり、前記第２方向は、前記ワード線からみて前記
ソース領域方向であり、 前記第２配線層に設けられた前記高抵抗領域は、前記
第１配線層と前記第２配線層の接続部と離間して存在す
る、負荷型スタチックRAMを含む半導体装置。
また、前記第２配線層の前記第２方向の端部は、セル
の端部まで延在することが望ましい。
の端部まで延在することが望ましい。
第１図（ａ）は本発明の実施例におけるスタチックRA
Mのメモリーセルの平面図であって、第１図（ｂ）は、
本発明の実施例におけるスタチックRAMのメモリーセル
の断面図である。なお、実施例の全図において、同一の
機能を有するものには、同一の付号を付けその繰り返し
の説明は省略する。また本実施例におけるスタチックRA
Mのメモリーセルは、第４図に示すと同様な回路構成を
有する。
Mのメモリーセルの平面図であって、第１図（ｂ）は、
本発明の実施例におけるスタチックRAMのメモリーセル
の断面図である。なお、実施例の全図において、同一の
機能を有するものには、同一の付号を付けその繰り返し
の説明は省略する。また本実施例におけるスタチックRA
Mのメモリーセルは、第４図に示すと同様な回路構成を
有する。
本実施例によるスタチックRAMにおいては、例えばＰ
型シリコン基板のような半導体基板１の表面に例えばSi
O2膜のようなフィールド絶縁膜２が設けられ、この前記
フィールド絶縁膜２により素子分離が行なわれる。この
前記フィールド絶縁膜の下方には、Ｐ型のチャンネルス
トッパ領域３が設けられ、寄生チャネルの発生が防止さ
れている。
型シリコン基板のような半導体基板１の表面に例えばSi
O2膜のようなフィールド絶縁膜２が設けられ、この前記
フィールド絶縁膜２により素子分離が行なわれる。この
前記フィールド絶縁膜の下方には、Ｐ型のチャンネルス
トッパ領域３が設けられ、寄生チャネルの発生が防止さ
れている。
前記フィールド絶縁膜２で囲まれた各活性領域表面に
は、例えばSiO2膜のようなゲート絶縁膜４が設けられて
いる。この前記ゲート絶縁膜４及び前記フィールド絶縁
膜２の上には、例えば第１多結晶シリコン膜５と高融点
金属シリサイド膜６との二層膜、すなわちポリサイド膜
から成る所定形状のワード線WL、ゲート電極７、８及び
接地線（ソース領域）SLがそれぞれ設けられている。ま
た前記フィールド絶縁膜２で囲まれた前記各活性領域に
は、前記ワード線WL、前記ゲート電極７、８前記接地線
SLに対して自己整合的に、Ｎ型のソース領域９及びドレ
イン領域10が形成されている。そして前記ワード線WL、
前記ソース領域９及び前記ドレイン領域10によりスイッ
チ用MOSFETQ3、Q4が、前記ゲート電極７、前記ドレイン
領域10及びソース領域９によりMOSFETQ1が、前記ゲート
電極８、前記ソース領域７及び前記ドレイン領域10によ
りMOSFETQ2がそれぞれ構成されている。なお前記MOSFET
Q1の前記ドレイン領域10と前記MOSFETQ4の前記ソース領
域９とは共通になっている。またこれらの前記MOSFETQ1
〜Q4はいずれもいわゆるLDD（Lightly Doped Drain）
構造を有し、前記ソース領域９及びドレイン領域10は、
前記ワード線WL及び前記ゲート電極７、８の側面に例え
ばSiO2から成る側壁11を形成する前後の２段階にわけて
前記半導体基板１中に不純物を導入することにより形成
される。
は、例えばSiO2膜のようなゲート絶縁膜４が設けられて
いる。この前記ゲート絶縁膜４及び前記フィールド絶縁
膜２の上には、例えば第１多結晶シリコン膜５と高融点
金属シリサイド膜６との二層膜、すなわちポリサイド膜
から成る所定形状のワード線WL、ゲート電極７、８及び
接地線（ソース領域）SLがそれぞれ設けられている。ま
た前記フィールド絶縁膜２で囲まれた前記各活性領域に
は、前記ワード線WL、前記ゲート電極７、８前記接地線
SLに対して自己整合的に、Ｎ型のソース領域９及びドレ
イン領域10が形成されている。そして前記ワード線WL、
前記ソース領域９及び前記ドレイン領域10によりスイッ
チ用MOSFETQ3、Q4が、前記ゲート電極７、前記ドレイン
領域10及びソース領域９によりMOSFETQ1が、前記ゲート
電極８、前記ソース領域７及び前記ドレイン領域10によ
りMOSFETQ2がそれぞれ構成されている。なお前記MOSFET
Q1の前記ドレイン領域10と前記MOSFETQ4の前記ソース領
域９とは共通になっている。またこれらの前記MOSFETQ1
〜Q4はいずれもいわゆるLDD（Lightly Doped Drain）
構造を有し、前記ソース領域９及びドレイン領域10は、
前記ワード線WL及び前記ゲート電極７、８の側面に例え
ばSiO2から成る側壁11を形成する前後の２段階にわけて
前記半導体基板１中に不純物を導入することにより形成
される。
またこれらのMOSFETQ1〜Q2の上には例えばSiO2膜のよ
うな層間絶縁膜12が設けられている。さらにこの前記層
間絶縁膜12には第１コンタクトホール16が形成されてお
り、所定形状のN+型多結晶シリコン膜から成る第１配線
層13が形成されており、その上に、第２層間絶縁膜14が
形成されている。この前記第２層間絶縁膜14には第２コ
ンタクトホール18が形成されており、さらにこの第２層
間絶縁膜14の上には、所定形状のN+型多結晶シリコン膜
から成る第２配線層15に接続された真性多結晶シリコン
膜から成る高抵抗多結晶シリコン抵抗R1、R2とが設けら
れている。前記第２配線層15、前記第２層間絶縁膜14に
設けられた第２コンタクトホール18を通じてそれぞれ前
記MOSFETQ3及びQ4のソース領域９に接続している。
うな層間絶縁膜12が設けられている。さらにこの前記層
間絶縁膜12には第１コンタクトホール16が形成されてお
り、所定形状のN+型多結晶シリコン膜から成る第１配線
層13が形成されており、その上に、第２層間絶縁膜14が
形成されている。この前記第２層間絶縁膜14には第２コ
ンタクトホール18が形成されており、さらにこの第２層
間絶縁膜14の上には、所定形状のN+型多結晶シリコン膜
から成る第２配線層15に接続された真性多結晶シリコン
膜から成る高抵抗多結晶シリコン抵抗R1、R2とが設けら
れている。前記第２配線層15、前記第２層間絶縁膜14に
設けられた第２コンタクトホール18を通じてそれぞれ前
記MOSFETQ3及びQ4のソース領域９に接続している。
従来は、前記第１コンタクトホール16により前記高抵
抗多結晶シリコン抵抗R1、R2の寸法が決められていた。
抗多結晶シリコン抵抗R1、R2の寸法が決められていた。
しかしこの様に、前記第１配線層13を介して、前記高
抵抗多結晶シリコン抵抗R1、R2を形成することにより、
前記第２コンタクトホール18まで寸法を長くすることが
可能となる。したがって、メモリーセルの寸法を長くす
ることなしに、前記高抵抗多結晶シリコン抵抗R1、R2の
長さを長くできるので高い抵抗値が得られ、しいては待
期時の消費電流の低減にもつながる。またその分、メモ
リーセルの面積を小さくできるので、集積密度の増大に
つながる。
抵抗多結晶シリコン抵抗R1、R2を形成することにより、
前記第２コンタクトホール18まで寸法を長くすることが
可能となる。したがって、メモリーセルの寸法を長くす
ることなしに、前記高抵抗多結晶シリコン抵抗R1、R2の
長さを長くできるので高い抵抗値が得られ、しいては待
期時の消費電流の低減にもつながる。またその分、メモ
リーセルの面積を小さくできるので、集積密度の増大に
つながる。
さらに本実施例におけるスタチックRAMにおいては、
前記第２配線層15、前記高抵抗多結晶シリコン抵抗R1、
R2を覆うように、例えばPSG膜のような第３層間絶縁膜1
7が設けられ、この前記層間絶縁膜17上にはデータ線DL
・▲▼が設けられている。
前記第２配線層15、前記高抵抗多結晶シリコン抵抗R1、
R2を覆うように、例えばPSG膜のような第３層間絶縁膜1
7が設けられ、この前記層間絶縁膜17上にはデータ線DL
・▲▼が設けられている。
次に上述の実施例のスタチックRAMにおける製造方法
について説明する。まず第１図（ａ）及び第１図（ｂ）
に示すようにMOSFETQ1〜Q4、ワード線WL、接地線SL（本
実施例では基板の拡散層）等を形成し、これらの上に層
間絶縁膜12を形成したあと、フォト・エッチングの工程
により、前記層間絶縁膜12に第１コンタクトホール16を
形成する。そして全面に、多結晶シリコン膜19を例えば
1000Å程度形成する。そしてリンやヒ素などの不純物を
拡散・イオン打ち込み等行ない抵抗を下げる（第２図
（ａ））。
について説明する。まず第１図（ａ）及び第１図（ｂ）
に示すようにMOSFETQ1〜Q4、ワード線WL、接地線SL（本
実施例では基板の拡散層）等を形成し、これらの上に層
間絶縁膜12を形成したあと、フォト・エッチングの工程
により、前記層間絶縁膜12に第１コンタクトホール16を
形成する。そして全面に、多結晶シリコン膜19を例えば
1000Å程度形成する。そしてリンやヒ素などの不純物を
拡散・イオン打ち込み等行ない抵抗を下げる（第２図
（ａ））。
次に第２図（ｂ）の如く、前記多結晶シリコン膜19を
所定形状にパターニングする。そして第２層間絶縁膜14
を全面に形成して、フォト・エッチングの工程により第
２コンタクトホール18を形成する。この前記第２コンタ
クトホール18は、前記第１コンタクトホール16上ではな
く、あとに述べる高抵抗多結晶シリコン抵抗R1、R2の寸
法を長くできる方向（本実施例では前記ワード線WL方
向）に位置するように形成する。
所定形状にパターニングする。そして第２層間絶縁膜14
を全面に形成して、フォト・エッチングの工程により第
２コンタクトホール18を形成する。この前記第２コンタ
クトホール18は、前記第１コンタクトホール16上ではな
く、あとに述べる高抵抗多結晶シリコン抵抗R1、R2の寸
法を長くできる方向（本実施例では前記ワード線WL方
向）に位置するように形成する。
次に第２図（ｃ）の如く、前記第２層間絶縁膜14上に
例えば膜厚500Å程度の比較的薄い真性多結晶シリコン
膜を形成する。この前記真性多結晶シリコン膜のうちの
後に形成される高抵抗多結晶シリコン抵抗に対応する部
分上にレジストマスク層を設けた状態で、リンの拡散、
イオン打込み等を行なうことによりこの前記レジストマ
スク層で覆われていない部分の多結晶シリコン膜を低抵
抗化する。
例えば膜厚500Å程度の比較的薄い真性多結晶シリコン
膜を形成する。この前記真性多結晶シリコン膜のうちの
後に形成される高抵抗多結晶シリコン抵抗に対応する部
分上にレジストマスク層を設けた状態で、リンの拡散、
イオン打込み等を行なうことによりこの前記レジストマ
スク層で覆われていない部分の多結晶シリコン膜を低抵
抗化する。
次にこの前記レジストマスク層を除去した後、これら
の前記多結晶シリコン層20を所定形状にパターニングす
ることにより前記配線層15及び高抵抗多結晶シリコン抵
抗R1及びR2（第２図（ｃ）ではR2のみ表示）を形成す
る。この後第１図（ａ）及び第１図（ｂ）に示すように
第３層間絶縁膜17、コンタクトホール21及びデータ線DL
・▲▼を形成して、目的とするスタチックRAMを完
成させる。
の前記多結晶シリコン層20を所定形状にパターニングす
ることにより前記配線層15及び高抵抗多結晶シリコン抵
抗R1及びR2（第２図（ｃ）ではR2のみ表示）を形成す
る。この後第１図（ａ）及び第１図（ｂ）に示すように
第３層間絶縁膜17、コンタクトホール21及びデータ線DL
・▲▼を形成して、目的とするスタチックRAMを完
成させる。
上述のような製造方法によれば、IDDSが小さくしかも
安定したスタチックRAMを簡単なプロセスにより製造す
ることができる。
安定したスタチックRAMを簡単なプロセスにより製造す
ることができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき、具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
に基づき、具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、前記多結晶シリコン膜13を、多結晶シリコン
の代わりに高融点金属シリサイド膜を設け、低抵抗化す
ることも可能である。
の代わりに高融点金属シリサイド膜を設け、低抵抗化す
ることも可能である。
本発明の実施例により得られる効果は以下の通りであ
る。
る。
1.配線層を１層介しコンタクトホールをずらして、抵抗
を形成することにより、メモリーセル寸法を長くするこ
となしに抵抗長を長く形成することが可能になる。その
分メモリーセル面積を小さくできるので、微細化及び集
積密度の向上が可能となる。
を形成することにより、メモリーセル寸法を長くするこ
となしに抵抗長を長く形成することが可能になる。その
分メモリーセル面積を小さくできるので、微細化及び集
積密度の向上が可能となる。
2.配線層容量が増加するので、半導体基板中にα線など
が飛び込み電位変化を引き起こす、いわゆるα線ソフト
エラーに対して強くなる。
が飛び込み電位変化を引き起こす、いわゆるα線ソフト
エラーに対して強くなる。
3.十分な抵抗値が確保できる。
本発明によれば、第１コンタクトホールを通して半導
体基板に電気的に接続され第２配線層を設置される高抵
抗領域を、第１配線層を介してかつ第１コンタクトホー
ルと第２コンタクトホールの位置をずらして位置するこ
とにより、第１配線層に高抵抗領域を設置する場合と比
較して、高抵抗領域を長く設定できるので、所望の抵抗
値が確保できる。
体基板に電気的に接続され第２配線層を設置される高抵
抗領域を、第１配線層を介してかつ第１コンタクトホー
ルと第２コンタクトホールの位置をずらして位置するこ
とにより、第１配線層に高抵抗領域を設置する場合と比
較して、高抵抗領域を長く設定できるので、所望の抵抗
値が確保できる。
さらに、高抵抗領域は、第２配線層のみに設置される
ため、抵抗値の設定がしやすく、抵抗値のばらつきを抑
制できる。
ため、抵抗値の設定がしやすく、抵抗値のばらつきを抑
制できる。
【図面の簡単な説明】 第１図（ａ）及び第１図（ｂ）はそれぞれ本発明の一実
施例を示す主要平面図及びそのＢ−Ｂ断面図。 第２図（ａ）〜第２図（ｃ）は、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、高抵抗多結晶シリコン負荷形メモリーセルの
回路構成を示す回路図。 Q1〜Q4……MOSFET R1〜R2……抵抗 １……半導体基板 ２……フィールド絶縁膜 ３……ストッパ領域 ４……ゲート絶縁膜 ５……第１多結晶シリコン膜 ６……高融点金属シリサイド膜 WL……ワード線 ７……ゲート電極 ８……ゲート電極 SL……接地線 ９……ソース領域 10……ドレイン領域 11……側壁酸化膜 12……層間絶縁膜 13……第１配線層 14……第２層間絶縁膜 15……第２配線層 16……第１コンタクトホール 17……第３層間絶縁膜 18……第２コンタクトホール DL……データ線 ▲▼……データ線 19……多結晶シリコン膜 20……ゲート電極ドレイン領域をつなぐコンタクトホー
ル 21……コンタクトホール
施例を示す主要平面図及びそのＢ−Ｂ断面図。 第２図（ａ）〜第２図（ｃ）は、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、高抵抗多結晶シリコン負荷形メモリーセルの
回路構成を示す回路図。 Q1〜Q4……MOSFET R1〜R2……抵抗 １……半導体基板 ２……フィールド絶縁膜 ３……ストッパ領域 ４……ゲート絶縁膜 ５……第１多結晶シリコン膜 ６……高融点金属シリサイド膜 WL……ワード線 ７……ゲート電極 ８……ゲート電極 SL……接地線 ９……ソース領域 10……ドレイン領域 11……側壁酸化膜 12……層間絶縁膜 13……第１配線層 14……第２層間絶縁膜 15……第２配線層 16……第１コンタクトホール 17……第３層間絶縁膜 18……第２コンタクトホール DL……データ線 ▲▼……データ線 19……多結晶シリコン膜 20……ゲート電極ドレイン領域をつなぐコンタクトホー
ル 21……コンタクトホール
Claims (2)
- 【請求項１】半導体基板上に設けられ、第１コンタクト
ホールが設けられた第１絶縁膜、前記第１コンタクトホ
ール内及び前記第１絶縁膜上に延在して設けられた第１
配線層、 前記第１配線層上に設けられ、前記第１コンタクトホー
ルと離間して前記第１コンタクトホールから第１方向の
位置に第２コンタクトホールが設けられた第２絶縁膜、 前記第２絶縁膜上に設けられ、かつ前記第２コンタクト
ホールを介して前記第１配線層と電気的に接続された、
高抵抗領域を有する第２配線層を有し、 前記第１コンタクトホールは、前記半導体基板に設けら
れたスイッチ用MOSFETのソース領域上にあり、 前記第１配線層は、低抵抗化された多結晶シリコン層で
あり、 前記第２配線層は、前記第１方向とは異なる第２方向へ
延在し、前記第２配線層の長さは、前記第１配線層の第
１方向の長さよりも長く、かつ、前記第２配線層は低抵
抗化された多結晶シリコン層と高抵抗の多結晶シリコン
層からなり、 前記高抵抗領域は、前記高抵抗の多結晶シリコン層から
構成され、かつ、前記高抵抗領域の両端は、前記第２配
線層において前記低抵抗化された多結晶シリコン層と接
続され、 前記第１方向は、前記ソース領域からみてワード線方向
であり、前記第２方向は、前記ワード線からみて前記ソ
ース領域方向であり、 前記第２配線層に設けられた前記高抵抗領域は、前記第
１配線層と前記第２配線層の接続部と離間して存在す
る、負荷型スタチックRAMを含む半導体装置。 - 【請求項２】請求項１において、 前記第２配線層の前記第２方向の端部がセルの端部まで
延在する、負荷型スタッチRAMを含む半導体装置。
Priority Applications (7)
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