KR940001252B1 - 반도체 기억장치 - Google Patents
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Abstract
내용 없음.
Description
반도체 기억장치
[도면의 간단한 설명]
제1도는 본 발명의 반도체 장치의 일 실시예를 도시하는 주요 단면도.
제2도는 종래의 반도체 장치를 도시하는 주요 단면도.
제3a도 내지 제3d도는 제1도에 도시하는 본 발명의 반도체 장치의 제조 공정을 도시한 주요 단면도.
제4a도 및 제4b도는 각각 본 발명의 반도체 기억 장치의 일 실시예를 도시하는 주요 평면도 및 그 B-B 단면도.
제5a도 내지 제5c도는 제4a도 및 제4b도에 도시하는 본 발명의 반도체 기억 장치의 제조 방법이 한 예를 고정순으로 설명하기 위한 주요 단면도.
제6도는 본 발명의 반도체 기억 장치의 변형예를 도시하는 주요 평면도.
제7도는 고저항 다결정 실리콘 부하형 메모리 셀의 회로 구성을 도시하는 회로도.
제8도는 본 발명의 반도체 장치의 실시예를 도시하는 주요 단면도.
제9도는 본 발명의 반도체 기억 장치의 다른 실시예를 도시하는 주요 단면도.
제10도는 본 발명의 반도체 기억 장치의 다른 실시예를 도시하는 주요 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 기판 102 : 불순물 확산층
103 : 제1절연막 104 : 아래 소자(예를들면 배선)
105 : 제2절연막 106 : 도체층
106' : 제2도체층 107 : 제3절연막
108 : 저저항 영역 109 : 고저항 영역
110 : 제4절연막 111 : 알루미늄 배선
112 : 제5절연막 Q1내지 Q4: MOSFET,
R1, R2: 고저항 VDD: 전원
WL : 워드선 DL : 데이타선
DL :데이타선 1 : 반도체 기판
2 : 필드 절연막 3 : 챠널 스톱퍼(stopper)
4 : 게이트 절연막 5 : 다결정 실리콘막
6 : 고융점 실리사이드막 7 : 게이트 전극
8 : 게이트 전극 9 : 소스 영역
10 : 드레인 영역 11 : 측벽 절연막
12 : 층간 절연막 13 : 도체층
14 : 제2층간 절연막 15 : 배선층
16 : 접촉홀 17 : 제3층간 절연막
18 : 다결정 실리콘막 19 : 접촉홀
20 : 진성 다결정 실리콘막 21 : 접촉홀
22 : 접촉홀
23 : 게이트 전극과 드레인 영역을 연결하는 접촉홀
24 : 제4층간 절연막 25 : 제2도체층
[발명의 상세한 설명]
[기술분야]
본 발명은 일반적으로 반도체 장치의 저항 소자 구조 및 정적(static) RAM(R andom Access Memory)에 관한 것이며, 특히 상기 저항 소자 구조에 적용하는데 유효한 기술에 관한 것이다.
[배경기술]
집적 회로 분야에 있어서, 집적도의 향상에 따라, 저항 소자 기술도 점점 중요해지고 있다.
제2도에 도시된 바와 같이 종래의 반도체 장치의 저항 소자 구조는 인 또는 붕소등의 불순물이 주입되어 배선으로 작용하는 저저항 영역(108)과, 전혀 또는 거의 불순물을 함유하지 않는 고저항 영역(109)이 소자(예를들어, 배선)(104)와 더불어 형성되어 있는데, 상기 소자는 상기 영역(108, 109) 아래에 놓여 있고 절연막은 상기 소자와 상기 영역 사이에 놓여있다.
종래의 정적 RAM의 메모리 셀은 고저항 다결정 실리콘 부하형 메모리 셀(예를들면, 일본 특허공개공보 제57-130461호)이다. 제7도에 도시하는 바와 같이, 상기 고저항 다결정 실리콘 부하형 메모리 셀은 MOSFET(Q1) 및 고저항 다결정 실리콘 저항 (고저항 영역)(R1)으로 형성되는 인버터와, MOSFET(Q2) 및 고저항 다결정 실리콘 저항 (고저항 영역)(R2)로 형성되는 인버터와의 2개의 인버터의 한편의 출력을 다른 편의 입력에 접속한 구성의 정보 기억용의 플립-플롭을 구비한다. 스위치용 MOSFET (Q3및 Q4)와 결합되어 셀외부와 정보를 송수신한다. 상기 고저항 다결정 실리콘 저항( R1, R2)의 각각의 일단에 전원(VDD)이 접속되는 반면에, 상기 스위치용 MOSFET(Q3및 Q4)의 게이트에 워드선(WL)이 접속되어 있는 반면에, 드레인에 데이타선(DL 및 DL)이 각각 접속되어 있다.
예를들어, 상기 고저항 다결정 실리콘 저항(R1및 R2)은 다음과 같이 형성된다. 제1층인 플리사이드막을 게이트로 하는 MOSFET(Q1및 Q4)가 반도체 기판위에 형성된다. 이어서, 층간(interlayer) 절연막이 형성된 후, 이 층간 절연막의 표면에 걸쳐 도핑안된, 즉 진성 다결정 실리콘막이 형성된다. 다음에, 상기 진성 다결정 실리콘막의 고저항 다결정 실리콘 저항(고저항 영역)으로 되는 부분을 포함하는 영역의 표면이 마스크층으로 피복되는데, 상기 마스크 층에 의해서 상기 다결정 실리콘막에 인이 확산되거나 이온 주입등이 행히지므로써 저저항화 된다. 다음으로, 마스크 층을 제거한 후, 다결정 실리콘 막을 소정의 형상으로 패턴화 하므로서, 인의 주입으로 인해 저저항화된 N+형 다결정 실리콘으로 형성되는 배선과, 진성 다결정 실리콘막으로 형성되는 고저항 다결정 실리콘 저항(R1, R2)를 형성한다.
그러나, 상술한 종래의 기술에서는 다음과 같은 문제점을 갖는다. 상술된 고저항 다결정 실리콘 부하형 메모리 셀을 갖는 정적 RAM에 있어서, 대기시[예비(Standby)전류] 소비 전류(IDDS)[대기시에 저항(R1또는 R2)를 통해 전원(VDD)에서 접지선으로 흐르는 전류]의 증감에 대해서 검토한다.
통상, 예를들면 256KSRAM이나 IMSRAM의 경우, 이 소비전류(IDDS)는 1㎂정도이다. 또한 전압(VDD와 VSS)사이의 전위차는 약 5V정도이다.
소비 전류(IDDS)를 저감 하기 위해서는 고저항 다결정 실리콘 저항(R1및 R2) 각각의 막두께를 얇게하면된다. 이것은 고저항 다결정 실리콘 저항(R1및 R2)의 저항치가 증가한다는 것을 의미한다. 그러나, 박막화하면 할수록 아래의 소자의 전계의 영향을 받기 쉽게 된다. 따라서, 소위 다결정 실리콘 박막 트랜지스터구조가 개발되었는데, 여기서 배선층은 소스 및 드레인 영역으로서 작용하며, 고저항 다결정 실리콘 저항(R1및 R2)은 기판으로서 작용되고 아래에 제공된 소자는 게이트 전극으로서 작용한다. 그러므로, 고저항 다결정 실리콘 저항(R1및 R2)의 저항치는 아래놓인 소자의 전계 상태에 따라 변화한다(이것을 TFT 효과라 함). 이방식은 하야시, 노구찌, 오시마에 의해 발표된, Jpn.J.Appl.Phys 23(1984) L819 24(1985) L4345에 의해 개시된 기술이다.
따라서, 종래의 기술에서는, 저항치가 안정된 높은 저항치를 갖는 박막 실리콘 저항 소자를 만들기가 어려우며, 더우기, 안정된 낮은 소비 전류(IDDS) 특성을 갖는 고저항 다결정 실리콘 부하형 정적 RAM을 만들기 어려운 문제점을 갖는다.
따라서, 본 발명의 목적은 저항치가 안정된 박막 실리콘 저항 소자를 제공하여, 소비 전류(IDDS)가 낮은 안정된 정적 RAM의 구조를 제공하는데 있다.
[발명의 개시]
본 발명의 반도체 장치는 반도체 기판위에 형성된 제1절연막과, 상기 제1절연막 위에 형성되어 정전위에 접속된 도체층과 상기 도체층 위에 형성된 제2절연막과, 상기 제2절연막 위에 형성되어 배선으로서의 저저항 영역 및 100G오옴에서 5T오옴 정도의 저항치를 갖는 저항체로서의 고저항 영역을 갖는 단결정 또는 다결정 실리콘막을 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 기판 위에 형성된 제1절연막과, 상기 제1절연막 위에 형성되어 또한 배선으로서의 저저항 영역 및 100G오옴에서 5T오옴 정도의 저항치를 갖는 저항체로서 고저항 영역을 갖는 다결정 또는 단결정의 실리콘막과, 상기 실리콘막 위에 형성된 제2절연막과, 상기 제2절연막위에 형성되어 정전위에 접속된 도체층을 갖는 것을 특징으로 한다.
또다시, 본 발명의 반도체 장치는, 100G오옴에서 5T오옴 정도의 저항치를 갖는 고저항 다결정 실리콘 저항이 배선층에 접속되어 있는 고저항 다결정 실리콘 부하형 메모리 셀을 갖는 반도체 기억 장치에 있어서, 상기 고저항의 다결정 실리콘 저항의 위편 또는 아래편의 어느 한편, 혹은 위편 및 아래편의 양편에 각각 절연막을 거쳐서 형성되어, 또한 정전위에 접속된 도체층을 구비하는 것을 특징으로 한다.
이에 의해, 본 발명은 고저항 영역을 구성하는 다결정 실리콘 등으로 형성되는 저항 소자는, 자신의 위 또는 아래에 설치된 능동 및 수동 소자의 전계의 영향을 받지 않는다. 따라서, 매우 안정되고 신뢰성이 높은 반도체 장치를 얻을 수 있음과 동시에, 낮게 안정된 소비 전류(IDDS) 특성을 갖는 반도체 기억 장치가 얻어지는 효과를 갖는 것이다.
[발명을 실시하기 위한 가장 좋은 형태]
본 실시예중에서 상술하는 고저항이란 값은 100G오옴 이상을 지시하고, 그 범위는 대개 100G(giga)오옴에 5T(tera)오옴을 가르키는 것이다. 통상 256 KS RAM이다. IMSRAM은 전원(VDD)과의 전위차는 5V이다. 대기시 소비 전류(IDDS)는 1㎂ 정도로 되는 것이 바람직하다. 그 때문에 256 KS RAM에 있어서 고저항의 다결정 실리콘 등으로 형성되는 저항의 저항치는 500G오옴에서 1T오옴이 바람직하고, IMSRAM에 있어서 상기 저항의 저항치는 4T오옴에서 5T오옴이 바람직하다. 동일하게 64 KS RAM에 있어서 그 저항의 저항치는 100G오옴에서 300G오옴이 바람직하다.
제1도는 본 발명의 일 실시예에 있어서 반도체 장치의 단면도이다. (101)은 기판, (102)는 기판의 불순물 확산층, (103)은 아래의 소자와 기판을 분리하는 제1절연막, (104)는 아래의 소자, 즉 본 실시예에서는 배선, (105)는 제2절연막, (106)은 다결정 실리콘으로 형성되는 도체층, (107)은 제3절연막, (108)은 저항 소자의 저저항 영역(배선), (109)는 저항 소자의 저항체인 고저항 영역, (110)은 제4절연막, (111)은 다른 소자와 저항 소자를 접속하는 알루미늄 배선이다. 또한, 불순물 확산층(102)이 접지되어 있는 것으로 한다.
본 발명은 제3a도 내지 d도에 도시하는 제조 공정을 토대로 상세히 서술될 것이다.
먼저 제3a도와 같이, 기판(101) 위에 제1절연막(103)을 거쳐서 배선(104)이 형성된다. 제1절연막(103) 및 배선(104) 위에 제2절연막(105)이 형성된다. 또한, 기판(101)은 접지되어 있는 것으로 한다.
다음에 제3b도와 같이, 기판(101)과 접지하기 위해, 접촉홀이 관통된다. 이 관통 부분 이외에 레지스트가 형성된다. 다음에, 희석 불산액에 몰입되어, 제1절연막(103) 및 제2절연막(105)을 선택적 에칭으로 제거한다. 그래서, 레지스트를 제거하여, 접촉 저항을 낮추기 위해, 불순물 이온을 주입한다. 기판(101)과 같은 도전형의 불순물, 예를들면, 기판(101)이 N형이면 인이나 비소, P형이면 붕소 등을 집어넣어 불순물 확산층(102)을 형성한다. 이 경우 가속 에너지 60Kev, 도즈량(proper dose)은 6×1015㎝-2이 적당할 것이다. 그후에 도체층(106)을 형성하기 위해, 제1다결정 실리콘 층을 4000Å형성한다. 통상 모노시란(monosilane) 가스를 620℃에서 열분해시켜, 제2절연막(105) 위에 제1다결정 실리콘층으로 형성되는 도체층(106)을 침착시킨다. 그다음 도체화하기 위해서, 제1불순물 이온을 주입한다. 이 불순물도, 앞서에서와 같이, 기판(101)과 같은 도전형으로 된다. 충분히 저항치가 내려가도록, 도즈량은 5×1015㎝-2이상 주입하는 것이 바람직하다. 그래서, 도체층(106)의 불필요한 부분을 포토 엣칭법에 의해 제거한다.
다음에 제3c도와 같이, 도체층(106) 위에 화학 기상 성장법에 의해 2000Å의 실리콘 산화막(제3절연막)(107))을 형성한다. 그래서 저항 소자를 형성하기 위해, 제 2다결정 실리콘층을 상기와 같은 방법으로 형성한다. 막두께는 필요한 저항치를 맞추어서 형성한다. 통상 아무런 불순물을 주입하지 아니한 제2다결정 실리콘층을 고저항 영역(109)으로 하여 사용한다. 이 경우, 다소의 불순물을 도입하여도 고저항 영역이 얻어지는 것이다. 그래서 그 고저항 영역(109) 위에 레지스트를 형성하여, 그것을 마스크로하여 저저항 영역(108)을 형성하기 위해서 제2불순물 이온을 주입한다. 이 경우, 인을 도즈량 4×1015㎝-2에너지 30Kev등의 불순물 이온을 주입하는 것이 적당할 것이다. 그래서 레지스트를 제거하여, 저항 소자로서 불필요한 부분을 포토 에칭 공정에 의해 제거한다.
그래서 제3d도와 같이, 제4절연막(110)을, 상기 제3절연막(107)과 같은 방법으로 3000Å 형성한다. 그래서 불순물을 활성화하기 위해서, 950℃에 20분쯤 질소 대기중에서 어닐링 처리(annealing)한다. 마지막으로, 다른 소저의 접속을 취하기 위해서 알루미늄 배선(111)을 형성한다. 포토에칭의 공정에 의해 저저항영역(108) 위의 제4절연막(110)의 일부에 접촉홀을 형성하고, 알루미늄층(111)을 스퍼터링(sputter ing)법에 의해 1㎛ 형성한다. 그래서 알루미늄층(111)의 불필요한 부분을 포토에칭 공정에 의해 제거하여, 제3d도와 같이, 본 실시예의 저항 소자가 완성된다. 본 실시예에서는, 상기 기판(101)이 접지되어 있는 경우이나, 상기 기판(101)에 접지되어 있는 기판과 다른 도전형의 불순물 확산층이 형성되어 있으며, 그것과 접속한 경우라도 좋다. 또한 도체층(106)이 집적 외부 접지 단자와 접속하여도 좋다. 즉, 도체층(106)은 VDD나 VSS등의 일정한 전위에 접속되어 있으면 되는 것이다. 또한 본 실시예에서는 다결정 실리콘 저항 소자의 경우에 대해서 상술하였으나, 다결정 실리콘을 레이저 어닐링 처리하여 단결정화한 단결정 실리콘 저항 소자라도 된다. 또한 본 실시예에서는, 도체층이 접지된 경우이나, 도체층이 일정 전압에 접속된 경우라도 저항치는 안정된다.
또다시. 본 실시예에서는 도체층(106)으로서 불순물을 주입한 다결정 실리콘층을 사용하였으나, 알루미늄이나 이밖에 몰리브텐(Mo), 티탄늄(Ti), 텅스텐(W) 등의 고융점 금속이나, 그들의 규화물인 고융점 금속 실리사이드, 예를들면, MoSi2, TiSi2, WSi2등을 사용하여도 상관없는 것이다. 즉, 실리콘, 금속에 한정되지 않고 도체면 아무것이든 상관 없는 것이다. 즉, 다른 실시예에서도 같은 것을 말할 수 있는 것이다.
또한, 제8도와 같이, 고저항 영역위에 절연막(110)을 거쳐서 정전압화한 제2도체층(106')을 형성하므로서, 고저항 영역위에 소자의 전계의 영향을 받지 않게 되며, 보다 안정된 저항 소자로 된다.
또한, 저항 소자의 위 및 아래에 각각 절연막을 거쳐서 도체층을 설치하여도 되는 것이다. 또한, 고저항영역 아래 또는 위의 모든것에, 도체층이 있을 필요는 없다. 제4 a도는, 본 발명을 반도체 기억 장치에 적용한 경우의 실시예에 있어서 평면도로서, 제4 b도는, 제4a도의 b-b'에 있어서의 단면도이다.
또한, 실시예의 전도면에 있어서, 동일한 기능을 갖는 것에는 동일한 부호를 붙여, 그 반복되는 설명은 생략한다. 또한 본 실시예에 의한 정적 RAM의 메모리 셀은 제 7도에 도시하는 바와 같이 회로 구성되어 있다.
본 실시예에 의한 정적 RAM에 있어서는, 예를들면, P형 실리콘 기판과 같은 반도체 기판(1)의 표면에 예를들면, SiO2막과 같은 필드 절연막(2)이 설치되어, 이 필드 절연막(2)에 의해 소자 분리가 행해진다. 이 필드 절연막(2)의 아래편에는, P형의 채널 스톱퍼 영역(3)이 설치되어, 기생채널의 발생이 방지되고 있다.
필드 절연막(2)에서 포위된 각 활성 영역 표면에는, 예를들면, SiO2막과 같은 게이트 절연막(4)이 설치되어 있다. 이 게이트 절연막(4) 및 필드 절연막(2) 외에는, 예를들면, 다결정 실리콘막(5)과 Mo, Ti, W등에 Si를 포함시킨 고융점 금속 실리사이드막(6)과의 2층막, 즉 폴리사이드막으로 형성되는, 소정의 형상의 워드선(WL), 게이트 전극(7,8) 및 접지선(소스선) SL이 각각 설치되어 있다. 또한 필드 절연막(2)으로 포위된 각 활성 영역에는, 워드선(WL), 게이트 전극(7,8), 접지선(SL)에 대해서 자기 정합적으로, N형의 소스 영역(9) 및 드레인 영역(10)이 형성되어 있다. 그래서, 워드선(WL), 소스 영역(9) 및 드레인영역(10)에 의해 스위치용 MOSFET(Q3, Q4)가, 게이트 전극(7), 드레인 영역(10) 및 소스 영역(9)에 의해 MOSFET(Q1)가, 게이트 전극(8), 소스 영역(9) 및 드레인 영역(10)에 의해 MOSFET(Q3)가 각각 구성되어 있다 . 또한 MOSFET(Q1)의 드레인 영역(10)과 MOSFET(Q4)의 소스 영역(9)은 공통으로 되어 있다. 또한, 이들의 MOSFET(Q1내지 Q4)는 어느것이나 말하자면 LDD(Lightly Doped Drain) 구조를 구비하고, 소스 영역(9) 및 드레인 영역(10)은, 워드선(WL) 및 게이트 전극(7,8)의 측면에 예를들면, SiO2로 형성되는 측벽 절연막(11)을 형성하는 앞 공정과 뒤 공정의 2단계로 나누어서 반도체 기판(1)중에 불순물을 도입하므로서 형성된다.
또한 이들의 MOSFET(Q1내지 Q4)의 위에는 예를들면, SiO2막과 같은 층간 절연막(12)이 설치되어 있다. 더욱, 이 위에는 게이트 전극(7) 및 (8)의 전계를 실드(s hield)하기 위해서 접지 또는 일정 전위에 접속된 고농도에 불순물이 주입된 다결정 실리콘 막으로 형성되는 도체층(13)이 설치되어 있다. 예를들면, 이 도체층(13)은 VDD나 VSS등에 접속되는 것이다. 또다시, 이 도체층(13) 위에는 예를들면, SiO2막과 같은 제2층간 절연막(14)이 설치되어 있다. 또다시 이 제2층간 절연막(14) 위에는, 소정 형상의 N+형 다결정 실리콘 막으로 형성 되는 배선층(15)과, 이 배선층(15)에 접속된 진성 다결정 실리콘 막으로 형성되는 고저항 다결정 실리콘 저항(R1, R2)이 설치되어 있다. 배선층(15)은 층간 절연막(12) 및 제2층간 절연막(14) 및 게이트 절연막(4)에 설치된 접촉홀(16)을 통해 각각, MOSFET(Q1내지 Q4)의 소스 영역(9)으로 접촉하고 있다.
이와 같이 고저항 다결정 실리콘 저항(R1내지 R2) 아래에 제2층간 절연막(14)을 거쳐서 고농도로 불순물을 주입한 다결정 실리콘막(13)을 형성하므로서, MOSFET (Q1내지 Q4)의 게이트 전극(7 및 8)으로부터의 전계의 영향을 받지 않게된다. 따라서, 고저항 다결정 실리콘 저항(R1및 R2)의 막두께를 얇게 하여도, TFT 효과가 발생하지 아니하므로, 안정된 높은 저항치가 얻어져, 나아가서는 소비 전류(IDDS) 저감으로 연결된다.
또다시, 이제까지는 충분한 저항치를 얻기 위해 고저항 다결정 실리콘 저항(R1, R2)이 설치되어 있다. 배선층(15)은, 층간 절연막(12) 및 제2층간 절연막(14) 및 게이트 절연막(4)에 설치된 접촉홀(16)을 통해서 각각, MOSFET(Q3및 Q4) 소스 영역(9)에 접촉하고 있다.
이와 같이 고저항 다결정 실리콘 저항(R1및 R2) 아래에 제2층간 절연막(14)을 거쳐서 고농도로 불순물을 주입한 다결정 실리콘막(13)을 형성하므로서, MOSFET(Q1및 Q2)의 게이트 전극(7 및 8)으로부터의 전계의 영향을 받지 않게된다. 따라서, 고저항 다결정 실리콘 저항(R1내지 R2)의 막두께를 얇게 하여도, TFT 효과가 발생하지 않으므로, 안정된 높은 저항치가 얻어져, 나아가서는 소비 전류(IDDS) 저감에 연결된다.
또다시, 이제까지는 충분한 저항치를 얻기 위해 고저항 다결정 실리콘 저항(R1및 R2)의 길이를 4㎛ 내지 5㎛으로 할 필요가 있었으나, 본 실시예에 의하면, 상기 고저항 다결정 실리콘 저항(R1및 R2)의 박막화에 의한 저항치의 증대에 의해, 이들의 고저항 다결정 실리콘 저항(R1및 R2)의 길이를 예를들면, 2㎛ 내지 4㎛로 저감할 수가 있다. 따라서, 메모리 셀의 면적을 적게할 수가 있으므로, 집적 밀도의 증대를 도모할 수가 있다.
또다시 본 실시예에 의한 정적 RAM에 있어서는, 배선층(15), 고저항 다결정 실리콘 저항(R1및 R2)을 피복하도록, 예를들면, PSG막과 같은 제3층간 절연막(17)이 설치되고, 이 제3층간 절연막(17) 위에 알루미늄막 또는 알루미늄 합금막으로 형성되는 데이타선(DL, DL)이 설치되어 있다.
여기에서, 고저항 다결정 실리콘 저항(R1및 R2)에는 전혀 불순물을 도입하지 않거나, 다소 불순물을 도입하여도, 고저항치 면에서는 상관이 없는 것이다.
다음에 상술한 실시예에 의한 정적 RAM의 제조 방법에 대해서는 설명한다. 먼저 제4a도 및 제4b도에 도시하는 바와 같이 MOSFET(Q1내지 Q4) 워드선(WL), 접지선(SL)(본 실시예에서는 기판의 확산층) 등을 형성하며, 이들 위에 층간 절연막(12)을 형성한후, 다결정 실리콘막(18)을 예를들면 1000Å 정도 형성한다. 그래서 인이나 붕소등의 불순물을 확산 또는 고농도, 예를들면, 5×1015㎝-2이상의 이온 등을 주입하여, 이 다결정 실리콘막(18)을 도체화한다(제5a도).
다음에, 제5b도와 같이, 다결정 실리콘막(18)을 소정의 형상으로 패턴화하여 도체층(13)으로 한다. 또한 이 도체층(13)은 접지 또는 결정 전위에 접속되도록 배선이 되어 있는 것으로 한다.
그래서, 제2층간 절연막(14)을 전면에 형성하여, 접촉홀(19)을 형성한다. 그래서 제2층간 절연막(14)위에 예를들면, 막두께 500Å 정도의 비교적 얇은 진성 다결정 실리콘막(20)을 형성한다.
다음으로 제5c도와 같이, 이 진성 다결정 실리콘막(20)중의 뒤에 형성되는 고저항 다결정 실리콘 저항에 대응하는 부분 위에 레지스트 또는 SiO2등으로 형성되는 마스크층(도시 아니함)을 설치한 상태에서, 인의 확산 또는 이온을 주입하므로서 이 레지스터 마스크층에서 피복되지 아니한 부분의 다결정 실리콘막(20)을 저저항으로 하여, 배선층(15)으로 한다.
다음에 이 레지스트 마스크 층을 제거한후, 이들의 다결정 실리콘막(20)을 소정의 형상으로 패턴화하므로서 배선층(15) 및 고저항 다결정 실리콘 저항(R1및 R2)( 제5c도)에서는 R2만이 표시된다. 이후 제4a도 및 제4b도에 도시하는 바와 같이 제3층간 절연막(17), 접촉홀(21) 및 데이타선(DL, DL)을 형성하여, 목적으로 하는 정적 RAM을 완성시킨다.
또한, 본 실시예에서도 고저항 영역으로 하여 실질적으로 불순물을 도입하지 않거나, 또는 다소 도입한 다결정 실리콘을 사용하였으나, 이것은 다결정 실리콘을 레이저 어닐링처리하여 단결정화 한 단결정 실리콘을 고저항 영역으로 하여 사용하여도 상관없는 것이다.
상술하는 바와 같은 제조 방법에 의하면, 소비 전류(IDDS)가 적고, 더욱이 안정된 정적 RAM을 간단한 공정에 의해 제조할 수가 있다.
이상으로, 본 발명자에 의해 행해진 발명을, 상기 실시예에 의거하여, 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에 있어서, 각종으로 변형할 수 있는 것은 물론이다.
예를들면, 배선층(15)을, 다결정 실리콘 대신에 알루미늄이나 Mo, Ti, W 등의 고융점 금속막이나, MoSi2, TiSi2, WSi2등의 고융점 금속 실리사이드막을 설치해, 저저항화하여, 도체화할 수도 있다.
또한, 제6도에 도시하는 바와 같이 MOSFET(Q1내지 Q2)의 소스와, 고농도에 불순물을 주입한 다결정 실리콘(15)을 접촉홀(22)을 거쳐서 접속하여, 메모리 셀의 접지선(SL)으로 하여도 된다. 이 경우, 종래 기판으로 만들고 있던 메모리 셀용 접지선( SC)이 불필요해지기 때문에, 메모리 셀의 크기가 적어져 미세화가 가능하다.
또한, 고저항 다결정 실리콘 저항(R1및 R2) 아래에 제2층간 절연막(14)을 거쳐서 도체층(13)이 형성되어 있으나, 고저항 다결정 실리콘 저항(R1및 R2)의 아래 모두에 있을 필요는 없다.
또한, 제9도와 같이, 고저항 다결정 실리콘 저항(R1및 R2) 위에 제4절연막(24)을 거쳐서 정전압의 제2도체층(25)을 형성하므로서, 상기 데이타(DL, DL)로부터의 전계의 영향을 받지 아니하게 되므로, 보다 저항치를 안정화시킬 수가 있게 된다.
또다시, 제10도에 도시하는 바와 같이, 고저항 다결정 실리콘 저항(R2)상에만 제2층간 절연막(14)을 거쳐서 도체층(13)이 제공되더라도 동일한 효과를 갖는 것이다 .
이상 기술한 바와 같이 본 발명에 의하면, 실리콘 저항 소자의 고저항 영역의 아래 또는 위 혹은 상하에, 절연막을 거쳐서 접지 또는 정전 위에 접속된 도체층을 형성하므로서 아래 또는 위의 소자의 전계의 영향을 받지 아니한다. 따라서 하기에 열거하는 대표적인 효과가 얻어진다.
(1) 아래 이외의 소자 전계의 영향을 전혀 받지 아니하는 안정된 저항치를 갖는 저항 소자를 만들 수가 있다.
(2) 실리콘 저항 소자의 막두께를 변화시켜도 아래외의 전계의 영향을 받지 아니하므로, 각종의 저항치를 갖는 저항 소자를 만들 수가 있다.
(3) 낮게 안정된 소비 전류(IDDS) 특성을 갖는 정적 RAM을 만들 수가 있으며, 미세화도 가능하다.
Claims (9)
- 정적 기억 장치의 메모리 셀을 구성하기 위하여 반도체 기판상에 형성된 반도체 기억 장치에 있어서, 제1 및 제2드라이버 MOS 트랜지스터 각각의 소스 및 드레인 영역이 상기 기판에 형성되어 있는 상기 제1 및 제2드라이버 MOS 트랜지스터와, 상기 제1 및 제2드라이버 MOS 트랜지스터 각각의 소스 및 드레인 영역이 상기 기판에 형성되어 있는 제1 및 제2전송 MOS 트랜지스터와, 제1 및 제2부하 저항과, 상기 기판상에 형성된 제1게이트 절연층과, 상기 게이트 절연층상에 형성되며, 상기 제1 및 제2드라이버 MOS 트랜지스터용인 제1 및 제2게이트로서 패턴닝되고 상기 제1 및 제2전송 MOS 트랜지스터 소스 영역에 각각, 접속되는 제1도전형 다결정 실리콘층과, 상기 제1다결정 실리콘층상의 형성된 제2절연층과, 상기 제2절연층상에 형성된 제2도전형 다결정 실리콘 또는 금속층과, 상기 제2도전층상에 형성된 제3절연층과, 상기 제3절연층상에 형성되고 저저항 영역내에 형성된 각 스트립(strips)의 엔드 섹션(end sections)과 이격되어 배치된 한쌍의 병렬 다결정 스트립으로 패턴팅되는 제3진성 다결정 실리콘층에서, 상기 엔드 섹션의 제1엔드가 상기 전송 MOS 트랜지스터 소스 영역에 접속되고 상기 엔드 섹션의 제2엔드가 제1동작전위에 접속되는 상기 제3진성 다결정 실리콘층을 구비하고, 상기 각각의 스트립에서의 상기 저저항 엔드섹션들은 자신들 사이에 상기 제1 및 제2부하 저항을 각각 구비하는 중앙 섹션을 규정시키고, 상기 제2도전층의 경계 범위는 제1방향에선 상기 제1 및 제2부하 저항 스트립의 길이로 실제 제한되고 제2방향에선 서로 이격되어 있는 상기 제1 및 제2부하 저항 스트립의 폭으로 실제 제한되는데, 여기서 상기 제2도전층위에 놓이는 상기 제1 및 제2부하 저항 스트립의 경계 범위는 상기 제2도전층의 경계 범위내에 있고 상기 제1 및 제2드라이버 MOS 트랜지스터 위에 놓이는 상기 제2도전층은 상기 제1 및 제2드라이버 MOS 트랜지스터 드레인 및 소스 영역이 상기 제2도전층 경계 범위 아래와 위에서 측방으로 확장되기 때문에 상기 제1 및 제2드라이버 MOS 트랜지스터의 경계 범위와 일치하지 않고, 상기 제2도전층은 전원 또는 접지에 접속되고 상기 제1 및 제2부하 저항 스트립에 대한 실드로서 작용하여 상기 부하 저항 스트립이 상기 제1 및 제2드라이버 MOS 트랜지스터의 동작으로부터 설립된 전계 효과로부터 보호되는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 및 제2병렬 부하 저항 스트립상에 형성된 제4절연층과, 상기 제4절연층상에 형성된 제4도전형 다결정 실리콘 또는 금속층과, 상기 제4도전층상에 형성된 제5절연층과, 상기 제5절연층상에 이격되어 형성된 병렬 도통 데이타선을 더 구비하고, 상기 제4도전층의 경계 범위는 상기 제2도전층의 형태와 실제로 동일하고, 상기 제1 및 제2부하 저항 스트립위에 놓이는 상기 제4도전층은 상기 제1 및 제2부하 저항 스트립의 경계 범위와 실제로 동일하고 상기 도통 데이타선 밑에 놓여 있고, 상기 제4도전층은 전원 또는 접지에 접속되는 상기 제1 및 제2부하 저항 스트립에 대한 실드로서 작용하여 상기 스트립이 상기 도통 데이타선의 동작으로부터 설립된 전계효과로부터 보호되는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 및 제2드라이버 MOS 트랜지스터 소스 영역이 접촉홀을 거치고 상기 제1, 제2 및 제3절연층과 상기 제1 및 제2도전층을 거쳐서 상기 제1 및 제2부하 저항 스트립의 상기 제2 엔드 각각에 수직적으로 접속되는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 및 제2부하 저항 스트립이 약 2㎛ 내지 4㎛ 범위의 길이를 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 및 제2부하 저항 스트립이 100GΩ 내지 5TΩ 범위의 값을 것을 특징으로 하는 반도체 기억 장치.
- 정적 기억 장치의 기억 셀을 구성하기 위하여 반도체 기판상에 형성된 반도체 기억 장치에 있어서, 상기 기판상에 형성된 다수의 능동 및 수동 소자와, 상기 능동 또는 수동 소자상에 형성된 제1절연층과, 상기 능동 또는 수동 소자상에 형성된 제1 및 제2부하 저항과, 상기 제1절연층상에 형성된 제1도전형 다결정 실리콘 또는 금속층과, 상기 제1도전층상에 형성된 제2절연층과, 상기 제2절연층상에 형성되고 저저항 영역내에 형성된 각 스트립의 엔드 섹션과 이격되어 배치된 한쌍의 다결정 스트립으로 패턴닝된 제2다결정 실리콘층을 구비하고, 상기 각각의 스트립에서와 상기 저저항 엔드 섹션은 자신들 사이에 상기 제1 및 제2부하 저항을 각각 구비하는 중앙 섹션을 규정시키고, 상기 제1도전층의 경계 범위는 제1방향에선 상기 제1 및 제2부하 저항 스트립의 길이로 실제 제한되고 제2방향에선 서로 이격되어 있는 상기 제1 및 제2부하 저항의 폭을 실제 제한되는데, 여기서 상기 제1도전층 위에 놓이는 상기 제1 및 제2부하 저항 스트립의 경계 범위는 상기 제1도전층의 경계 범위내에 있고 상기 능동 또는 수동 소자중 어느 한 소자위에 놓이는 상기 제1도전층은 상기 밑에 높이는 능동 또는 수동 소자 부분이 상기 제1도전층 경계 범위 아래 및 위에서 측방에서 확장하기 때문에 상기 제1도전층 밑에 놓이는 상기 능동 또는 수동 소자의 경계 범위와 일치하지 않고, 상기 제1도전층은 전원 또는 접지에 접속되고 상기 제1 및 제2부하 저항에 대한 실드로서 작용하여 상기 부하 저항 스트립이 상기 밑에 놓이는 능동 또는 수동 소자의 동작으로부터 설립된 전계효과로부터 보호되는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서, 상기 제1 및 제2부하 저항 스트립상에 형성된 제3절연층과, 상기 제3절연층상에 형성된 제3도전형 다결정 실리콘 또는 금속층과, 상기 제3도전층상에 형성된 제4절연층과, 상기 제4절연층상에 형성된 제2능동 또는 수동 소자를 더 구비하고, 상기 제3도전층의 경계 범위는 상기 제1도전층의 형태와 실제로 동일하고, 상기 제3도전층은 제1 및 제2부하 저항 스트립 위에 놓이며, 상기 제1 및 제2부하 저항 스트립의 경계 범위와 실제로 일치하고 상기 제2능동 또는 수동 소자 밑에 놓이고, 상기 제3도전층은 전원 또는 접지에 접속되고 상기 제1 및 제2부하 저항 스트립에 대한 실드로서 작용하여, 상기 스트립이 상기 제2능동 또는 수동 소자의 동작으로부터 설립된 전계 효과로부터 보호되는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서, 상기 제1 및 제2부하 저항 스트립은 약 2㎛ 내지 4㎛의 범위의 길이를 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서, 상기 제1 및 제2부하 저항 스트립은 1000GΩ 내지 5STΩ 범위의 값을 갖는 것을 특징으로 하는 반도체 기억 장치.
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