JPH10177163A - 液晶表示パネル及びその製造方法 - Google Patents
液晶表示パネル及びその製造方法Info
- Publication number
- JPH10177163A JPH10177163A JP32928797A JP32928797A JPH10177163A JP H10177163 A JPH10177163 A JP H10177163A JP 32928797 A JP32928797 A JP 32928797A JP 32928797 A JP32928797 A JP 32928797A JP H10177163 A JPH10177163 A JP H10177163A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- electrode
- lower electrode
- forming
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 開口率をの低下を防止しながら、製造工程を
増やすことなく高精細な表示パネルを提供する。 【解決手段】 薄膜トランジスタのソース・ドレイン・
チャネルとなるシリコン層のドレイン領域下に接続層が
形成されてなり、接続層からなる第１電極と、ゲート電
極と同時に形成された第２電極との間に誘電体膜を形成
することにより、電荷蓄積容量を形成する。
増やすことなく高精細な表示パネルを提供する。 【解決手段】 薄膜トランジスタのソース・ドレイン・
チャネルとなるシリコン層のドレイン領域下に接続層が
形成されてなり、接続層からなる第１電極と、ゲート電
極と同時に形成された第２電極との間に誘電体膜を形成
することにより、電荷蓄積容量を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジス夕
（Thin Film Transistor、以下、ＴＦＴという。）ア
レイによって構成される液晶表示パネル及びその製造方
法に関し、特に、その表示体の表示密度やコントラスト
等の表示性能の向上を達成するための技術に関する。
（Thin Film Transistor、以下、ＴＦＴという。）ア
レイによって構成される液晶表示パネル及びその製造方
法に関し、特に、その表示体の表示密度やコントラスト
等の表示性能の向上を達成するための技術に関する。
【０００２】
【従来の技術】ＴＦＴアレイによるアクティブマトリク
ス液晶表示パネルは、ＴＦＴの大きなＯＮ／ＯＦＦ抵抗
比に起因して走査線数の増大が可能かつ電荷蓄積用のコ
ンデンサが不要である点、及びＴＦＴアレイの大面積
化、量産化が容易である点が着目されたことから、従来
から盛んに研究開発が行われている。
ス液晶表示パネルは、ＴＦＴの大きなＯＮ／ＯＦＦ抵抗
比に起因して走査線数の増大が可能かつ電荷蓄積用のコ
ンデンサが不要である点、及びＴＦＴアレイの大面積
化、量産化が容易である点が着目されたことから、従来
から盛んに研究開発が行われている。
【０００３】この液晶表示パネルは、走査信号を伝達す
るゲート線と画像信号を供給するデータ線がそれぞれ水
平方向と垂直方向に格子状に配置され、これらの格子に
よって区画された各画素領域内に、電位供給スイッチと
して用いられるＴＦＴと、液晶に電位を付与する画素電
極とが形成される。液晶はこの画素電極とこれに対向す
る共通電極との間に設置される。
るゲート線と画像信号を供給するデータ線がそれぞれ水
平方向と垂直方向に格子状に配置され、これらの格子に
よって区画された各画素領域内に、電位供給スイッチと
して用いられるＴＦＴと、液晶に電位を付与する画素電
極とが形成される。液晶はこの画素電極とこれに対向す
る共通電極との間に設置される。
【０００４】ここに、ＴＦＴのゲート電極はゲート線
に、ソースはデータ線に、ドレインは画素電極に、それ
ぞれ接続されており、ゲート線から入力された走査信号
に基づいてＴＦＴがオン状態になると、データ線から画
像信号が導入されて画素電極に所定の電位を付与し、共
通電極との間に電位差を生じさせて液晶を駆動する。
に、ソースはデータ線に、ドレインは画素電極に、それ
ぞれ接続されており、ゲート線から入力された走査信号
に基づいてＴＦＴがオン状態になると、データ線から画
像信号が導入されて画素電極に所定の電位を付与し、共
通電極との間に電位差を生じさせて液晶を駆動する。
【０００５】ところが、上記液晶パネルは近年益々高精
細化されてきており、各画素領域の面積が微細化するこ
とによって画素領域の表示容量が減少し、オフ抵抗の高
いＴＦＴの微量なリーク電流であってもそのゲート線に
おける非選択期間（ｌフィールド期間）内に表示電圧の
低下を引き起こし、液晶パネルにおけるコントラスト等
の表示性能の劣化やＳ／Ｎ比の悪化を招来していた。
細化されてきており、各画素領域の面積が微細化するこ
とによって画素領域の表示容量が減少し、オフ抵抗の高
いＴＦＴの微量なリーク電流であってもそのゲート線に
おける非選択期間（ｌフィールド期間）内に表示電圧の
低下を引き起こし、液晶パネルにおけるコントラスト等
の表示性能の劣化やＳ／Ｎ比の悪化を招来していた。
【０００６】この問題は、電荷蓄積容量を各画素領域に
形成することによって解決するものであるが、ＴＦＴア
レイによる液晶表示パネルにあっては、例えばシリコン
基板の表面側に形成した導電層と該基板の表面上に形成
した絶縁膜及び導電層とから簡単に電荷蓄積容量を作込
むことのできるＭＯＳ−ＦＥＴアレイの場合とは異な
り、ガラス基板等の絶縁体上にＴＦＴを形成することか
ら、容易に電荷蓄積容量を形成することができない。こ
のため、各画素領域にＴＦＴと同一構造のＭＯＳ構造を
形成し、これに高バイアスを印加して真性シリコン層の
表面を導電化することによりＭＯＳ容量を形成し、これ
を電荷蓄積容量として用いていた。
形成することによって解決するものであるが、ＴＦＴア
レイによる液晶表示パネルにあっては、例えばシリコン
基板の表面側に形成した導電層と該基板の表面上に形成
した絶縁膜及び導電層とから簡単に電荷蓄積容量を作込
むことのできるＭＯＳ−ＦＥＴアレイの場合とは異な
り、ガラス基板等の絶縁体上にＴＦＴを形成することか
ら、容易に電荷蓄積容量を形成することができない。こ
のため、各画素領域にＴＦＴと同一構造のＭＯＳ構造を
形成し、これに高バイアスを印加して真性シリコン層の
表面を導電化することによりＭＯＳ容量を形成し、これ
を電荷蓄積容量として用いていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記液
晶パネルにおいては、ＭＯＳ容量を形成するために常時
２０Ｖ程度の高電圧を印加する必要があり、この高電界
の発生に起因して絶縁破壊等による信頼性の低下やリー
ク電流の増大を招き、折角形成した電荷蓄積容量の効果
を減殺するという問題があった。
晶パネルにおいては、ＭＯＳ容量を形成するために常時
２０Ｖ程度の高電圧を印加する必要があり、この高電界
の発生に起因して絶縁破壊等による信頼性の低下やリー
ク電流の増大を招き、折角形成した電荷蓄積容量の効果
を減殺するという問題があった。
【０００８】また、この電荷蓄積容量の形成は、特に透
過型の表示体として用いられるＴＦＴアレイ液晶表示に
あっては、液晶表示体の開口率（全パネル面積に対する
光の透過可能な面積の比）の低下をもたらし、表示性能
の低下に直結する。しかも、この開口率はＭＯＳ容量の
形成に必要な高電圧供給ラインの形成によって更に低下
することもあって、表示体の高精細化による各画素領域
の面積縮小との狭間で、液晶表示パネルの開発上の大き
な障害となっていた。
過型の表示体として用いられるＴＦＴアレイ液晶表示に
あっては、液晶表示体の開口率（全パネル面積に対する
光の透過可能な面積の比）の低下をもたらし、表示性能
の低下に直結する。しかも、この開口率はＭＯＳ容量の
形成に必要な高電圧供給ラインの形成によって更に低下
することもあって、表示体の高精細化による各画素領域
の面積縮小との狭間で、液晶表示パネルの開発上の大き
な障害となっていた。
【０００９】そこで、本発明は上記問題点を解決するも
のであり、その課題は、ＴＦＴの製造工程を利用しつ
つ、高電圧供給が不要且つ小面積大容量の電荷蓄積容量
を形成するとともにその多層構造化を図ることによっ
て、開口率の保持と信号保持特性の向上とを両立させ、
高精細表示体の表示性能を向上させることにある。
のであり、その課題は、ＴＦＴの製造工程を利用しつ
つ、高電圧供給が不要且つ小面積大容量の電荷蓄積容量
を形成するとともにその多層構造化を図ることによっ
て、開口率の保持と信号保持特性の向上とを両立させ、
高精細表示体の表示性能を向上させることにある。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに、データ線に導電接続するソース及びゲート線に導
電接続するゲートを備えた薄膜トランジス夕と、薄膜ト
ランジスタのドレインに導電接続する画素電極と、ドレ
イン電位を付与された下部電極、他電位を付与された上
部電極、及びこれらの間に形成された誘電絶縁膜を備え
た電荷蓄積容量とからなる画素領域を有する液晶表示パ
ネルにおいて、本発明が講じた手段は、上部電極には、
そのゲート線に隣接する隣接ゲート線、即ち、前段又は
後段の走査線の電位を付与するものである。
めに、データ線に導電接続するソース及びゲート線に導
電接続するゲートを備えた薄膜トランジス夕と、薄膜ト
ランジスタのドレインに導電接続する画素電極と、ドレ
イン電位を付与された下部電極、他電位を付与された上
部電極、及びこれらの間に形成された誘電絶縁膜を備え
た電荷蓄積容量とからなる画素領域を有する液晶表示パ
ネルにおいて、本発明が講じた手段は、上部電極には、
そのゲート線に隣接する隣接ゲート線、即ち、前段又は
後段の走査線の電位を付与するものである。
【００１１】ここに、上部電極を隣接ゲート線自体と
し、下部電極を誘電絶縁膜を介して上部電極の直下に形
成して、その下部電極自身にドレイン電位を付与すべき
接続部を設ける場合があり、この接続部はドレイン又は
画素電極に接続される。
し、下部電極を誘電絶縁膜を介して上部電極の直下に形
成して、その下部電極自身にドレイン電位を付与すべき
接続部を設ける場合があり、この接続部はドレイン又は
画素電極に接続される。
【００１２】下部電極の接続部をドレインに接続する場
合には、データ線若しくはこれに隣接するデータ線の下
方に形成することが望ましい。
合には、データ線若しくはこれに隣接するデータ線の下
方に形成することが望ましい。
【００１３】これらの手段において、下部電極を導電性
多結晶シリコン層で形成する場合があり、また、金属層
で形成する場合もある。
多結晶シリコン層で形成する場合があり、また、金属層
で形成する場合もある。
【００１４】次に、液晶表示パネルの製造方法として
は、薄膜トランジスタの活性層及び下部電極を形成する
工程と、次に、薄膜トランジスタのゲート絶縁膜及び誘
電絶縁膜を同時に形成する工程と、更に、ゲートと上部
電極を同時に形成する工程と、この後、ゲートをマスク
として活性層を導電化しソース及びドレインを形成する
工程と、を設けるものである。ここに、薄膜トランジス
タの活性層及び下部電極を形成する工程は、活性層を真
性多結晶シリコンで、下部電極を導電性多結晶シリコン
でそれぞれ形成する場合があり、この場合、真性多結晶
シリコン層を形成し、その後、真性多結晶シリコン層の
一部を導電化して下部電極を形成し、残りを活性層とす
ることが望ましい。また、活性層を真性多結晶シリコン
で、下部電極を金属層でそれぞれ形成する場合もある。
は、薄膜トランジスタの活性層及び下部電極を形成する
工程と、次に、薄膜トランジスタのゲート絶縁膜及び誘
電絶縁膜を同時に形成する工程と、更に、ゲートと上部
電極を同時に形成する工程と、この後、ゲートをマスク
として活性層を導電化しソース及びドレインを形成する
工程と、を設けるものである。ここに、薄膜トランジス
タの活性層及び下部電極を形成する工程は、活性層を真
性多結晶シリコンで、下部電極を導電性多結晶シリコン
でそれぞれ形成する場合があり、この場合、真性多結晶
シリコン層を形成し、その後、真性多結晶シリコン層の
一部を導電化して下部電極を形成し、残りを活性層とす
ることが望ましい。また、活性層を真性多結晶シリコン
で、下部電極を金属層でそれぞれ形成する場合もある。
【００１５】更に、上記手段においては、活性層と下部
電極とを離間させて形成し、ゲートをマスクとして活性
層を導電化しソース及びドレインを形成した後に、ドレ
インの露出部及び下部電極の露出部上に画素電極を導電
接触状態に形成するものである。
電極とを離間させて形成し、ゲートをマスクとして活性
層を導電化しソース及びドレインを形成した後に、ドレ
インの露出部及び下部電極の露出部上に画素電極を導電
接触状態に形成するものである。
【００１６】以上の各手段では、薄膜トランジスタのゲ
ート絶縁膜及び誘電絶縁膜を同時に形成する工程を熱酸
化法によって行うことが好ましい。
ート絶縁膜及び誘電絶縁膜を同時に形成する工程を熱酸
化法によって行うことが好ましい。
【００１７】
【作用】かかる手段によれば、下部電極を備えた電荷蓄
積容量を形成するので、この下部電極に付与されるドレ
イン電位に対し上部電極に任意の電位を付与して電荷蓄
積を行うことが可能となる。ここで電荷蓄積容量の所属
する画素領域においてゲート電位にパルス信号が導入さ
れる選択期間は、隣接画素領域にとっては非選択期間で
あり、隣接ゲート線には基準電位が与えられている。従
って、上部電極に隣接ゲート線の電位を付与することに
よって、上部電極と下部電極との聞に電荷が蓄積され、
当該画素領域における非選択期間中の液晶印加電圧の保
持特性を向上させることができる。
積容量を形成するので、この下部電極に付与されるドレ
イン電位に対し上部電極に任意の電位を付与して電荷蓄
積を行うことが可能となる。ここで電荷蓄積容量の所属
する画素領域においてゲート電位にパルス信号が導入さ
れる選択期間は、隣接画素領域にとっては非選択期間で
あり、隣接ゲート線には基準電位が与えられている。従
って、上部電極に隣接ゲート線の電位を付与することに
よって、上部電極と下部電極との聞に電荷が蓄積され、
当該画素領域における非選択期間中の液晶印加電圧の保
持特性を向上させることができる。
【００１８】この電荷蓄積容量の上部電極は隣接ゲート
線によって電位が付与されるので、何ら別個の電位供給
ラインを設置する必要がなく、液晶パネルの開ロ率の向
上に寄与する。
線によって電位が付与されるので、何ら別個の電位供給
ラインを設置する必要がなく、液晶パネルの開ロ率の向
上に寄与する。
【００１９】その上部電極を隣接ゲート線自体とし、こ
の直下に誘電絶縁膜及び下部電極を形成する場合には電
荷蓄積容量の形成面を新たに画素領域内に形成する必要
がないので、開口率の低下を防止することができる。但
し、この場合下部電極にＴＦＴのドレイン電位を付与す
るための接続部を形成する必要が生じるが、この接続部
をデー夕線の下方に形成することによって、接続部占有
面積に基づく開口率の低下を抑制できる。
の直下に誘電絶縁膜及び下部電極を形成する場合には電
荷蓄積容量の形成面を新たに画素領域内に形成する必要
がないので、開口率の低下を防止することができる。但
し、この場合下部電極にＴＦＴのドレイン電位を付与す
るための接続部を形成する必要が生じるが、この接続部
をデー夕線の下方に形成することによって、接続部占有
面積に基づく開口率の低下を抑制できる。
【００２０】更に、この接続部を画素電極に導電接続す
る場合には、画素電極に対しドレイン電位が付与されて
いることから、下部電極は間接的にＴＦＴのドレインと
接続されることとなる。この場合画素電極は画素領域上
の全面に形成されるので、接続部の占有面積を殆どなく
すことが可能である。
る場合には、画素電極に対しドレイン電位が付与されて
いることから、下部電極は間接的にＴＦＴのドレインと
接続されることとなる。この場合画素電極は画素領域上
の全面に形成されるので、接続部の占有面積を殆どなく
すことが可能である。
【００２１】次に、液晶表示パネルの製造方法として
は、薄膜トランジスタの活性層及び下部電極を形成した
後に、薄膜トランジスタのゲート絶縁膜及び誘電絶縁膜
を同時に形成することによって、電荷蓄積容量の誘電絶
縁膜をＴＦＴのゲート絶縁膜と同厚かつ同品質で形成で
きる。通常、ゲート絶縁膜は層間絶縁膜等に比して極め
て薄くしかも高品質に形成する必要があるので、これと
同時に形成すると、誘電絶縁膜独自の形成工程が不要に
なるのは勿論、膜厚が薄いことによって容量値が大きく
なり、しかもその高品質によりリーク電流を低減するこ
とができる。
は、薄膜トランジスタの活性層及び下部電極を形成した
後に、薄膜トランジスタのゲート絶縁膜及び誘電絶縁膜
を同時に形成することによって、電荷蓄積容量の誘電絶
縁膜をＴＦＴのゲート絶縁膜と同厚かつ同品質で形成で
きる。通常、ゲート絶縁膜は層間絶縁膜等に比して極め
て薄くしかも高品質に形成する必要があるので、これと
同時に形成すると、誘電絶縁膜独自の形成工程が不要に
なるのは勿論、膜厚が薄いことによって容量値が大きく
なり、しかもその高品質によりリーク電流を低減するこ
とができる。
【００２２】本製造方法は上記の手段によって、ＴＦＴ
アレイからなる液晶表示パネル内に最小限の製造工程で
適切に電荷蓄積容量を作り込むことを可能とするもので
あり、特に、導電性多結晶シリコンでなる下部電極及び
真性多結晶シリコンでなる活性層を予め離間させて形成
し、これらの露出部上に画素電極を導電接触状態に形成
する場合には、下部電極から活性層へ向かう導電型不純
物の横拡散が構造的に発生しえないので、ＴＦＴのチャ
ネル領域への不純物侵入によるオフ抵抗値の上昇を防止
することができる。この方法は、ゲート絶縁膜を熱酸化
法で行う場合にその加熱に基づく熱拡散を防止する意味
で特に顕著な効果を奏するものである。
アレイからなる液晶表示パネル内に最小限の製造工程で
適切に電荷蓄積容量を作り込むことを可能とするもので
あり、特に、導電性多結晶シリコンでなる下部電極及び
真性多結晶シリコンでなる活性層を予め離間させて形成
し、これらの露出部上に画素電極を導電接触状態に形成
する場合には、下部電極から活性層へ向かう導電型不純
物の横拡散が構造的に発生しえないので、ＴＦＴのチャ
ネル領域への不純物侵入によるオフ抵抗値の上昇を防止
することができる。この方法は、ゲート絶縁膜を熱酸化
法で行う場合にその加熱に基づく熱拡散を防止する意味
で特に顕著な効果を奏するものである。
【００２３】
【発明の実施の形態】次に、添付図面を参照して本発明
の実施例を説明する。
の実施例を説明する。
【００２４】図１は本発明に係る液晶表示パネルの第ｌ
実施例の平面図、図２は図１のII−II線に沿って切断し
た状態を示す断面図、図３は図１のIII−III線に沿って
切断した状態を示す断面図である。この実施例は、図１
に示すように、垂直方向のデータ線４ａ，４ｂ，・・・
と水平方向に伸びたゲート線６ａ，６ｂ，・・・とが格
子状に配線され、両者の間に５０μｍ×５５μｍの寸法
で各画素領域２ａａ，２ａｂ，・・・が形成されてい
る。
実施例の平面図、図２は図１のII−II線に沿って切断し
た状態を示す断面図、図３は図１のIII−III線に沿って
切断した状態を示す断面図である。この実施例は、図１
に示すように、垂直方向のデータ線４ａ，４ｂ，・・・
と水平方向に伸びたゲート線６ａ，６ｂ，・・・とが格
子状に配線され、両者の間に５０μｍ×５５μｍの寸法
で各画素領域２ａａ，２ａｂ，・・・が形成されてい
る。
【００２５】以下に画素領域２ａａを例にとってその内
部構造を説明する。この画素領域２ａａ内には、ゲート
線６ａから引き出されたゲート電極８、デー夕線４ａに
接続されたソース１０、及びドレインｌ２からなるＴＦ
Ｔが形成されており、このドレインｌ２に接続層ｌ６を
介して下部電極ｌ８が接続され、その上方に前段のゲー
ト線６ｂが重なって形成されている。また、これらの構
造の上方には画素領域２ａａのほぼ全面に亘ってＩＴＯ
からなる透明電極２０が形成されており、この透明電極
２０も開ロ部を通してＴＦＴのドレインｌ２に接続され
ている。
部構造を説明する。この画素領域２ａａ内には、ゲート
線６ａから引き出されたゲート電極８、デー夕線４ａに
接続されたソース１０、及びドレインｌ２からなるＴＦ
Ｔが形成されており、このドレインｌ２に接続層ｌ６を
介して下部電極ｌ８が接続され、その上方に前段のゲー
ト線６ｂが重なって形成されている。また、これらの構
造の上方には画素領域２ａａのほぼ全面に亘ってＩＴＯ
からなる透明電極２０が形成されており、この透明電極
２０も開ロ部を通してＴＦＴのドレインｌ２に接続され
ている。
【００２６】ＴＦＴの構造断面は、図２に示すようにな
っており、液晶パネル全体を支持する透明なガラス基板
ｌの表面上に多結晶シリコン層が被着され、ゲート電極
８直下の真性のチャネル領域ｌ４を除いてソース１０及
びドレインｌ２にｎ型の導電型不純物としてリンが導入
されている。この上に厚さｌ０００〜ｌ５００Åのゲー
ト酸化膜２２が形成されており、更に、ゲート電極８が
導電性の多結晶シリコンで形成されている。これらの上
には厚さ０．５〜１．０μｍの層間絶縁膜２４が堆積さ
れ、この層間絶縁膜２４を開口してソース１０に接続す
るデータ線４ａとドレインｌ２に接続する透明電極２０
が形成されている。ここで、ドレインｌ２の下層には導
電性多結晶シリコンで形成された接続層ｌ６が接触す
る。
っており、液晶パネル全体を支持する透明なガラス基板
ｌの表面上に多結晶シリコン層が被着され、ゲート電極
８直下の真性のチャネル領域ｌ４を除いてソース１０及
びドレインｌ２にｎ型の導電型不純物としてリンが導入
されている。この上に厚さｌ０００〜ｌ５００Åのゲー
ト酸化膜２２が形成されており、更に、ゲート電極８が
導電性の多結晶シリコンで形成されている。これらの上
には厚さ０．５〜１．０μｍの層間絶縁膜２４が堆積さ
れ、この層間絶縁膜２４を開口してソース１０に接続す
るデータ線４ａとドレインｌ２に接続する透明電極２０
が形成されている。ここで、ドレインｌ２の下層には導
電性多結晶シリコンで形成された接続層ｌ６が接触す
る。
【００２７】これに対し、ゲート線６ｂ下に作られた電
荷蓄積容量の形成領域の断面は、図３に示すようになっ
ている。ガラス基板ｌ上に導電型多結晶シリコン層で形
成された矩形状の下部電極ｌ８の上には、ＴＦＴのゲー
ト酸化膜２２と同時に形成された誘電絶縁膜２６があ
り、この上にゲート線６ｂが下部電極ｌ８の延長方向と
同じ方向に形成されている。これらの上には層間絶縁膜
２４を介して透明電極２０の一部が存在する。
荷蓄積容量の形成領域の断面は、図３に示すようになっ
ている。ガラス基板ｌ上に導電型多結晶シリコン層で形
成された矩形状の下部電極ｌ８の上には、ＴＦＴのゲー
ト酸化膜２２と同時に形成された誘電絶縁膜２６があ
り、この上にゲート線６ｂが下部電極ｌ８の延長方向と
同じ方向に形成されている。これらの上には層間絶縁膜
２４を介して透明電極２０の一部が存在する。
【００２８】この液晶表示パネルは、導電性多結晶シリ
コンで形成した下部電極ｌ８と上部電極とを備えた電荷
蓄積容量を有しているので、非選択期間における液晶バ
イアス電圧の保持能力が高く、その表示特性の向上が達
成される。ここに、本実施例における各画素領域の液晶
自体の容量値はｌ４〜３５×１０-15Ｆであり、電荷蓄
積容量の値は３００×１０１０-15Ｆ以上である。
コンで形成した下部電極ｌ８と上部電極とを備えた電荷
蓄積容量を有しているので、非選択期間における液晶バ
イアス電圧の保持能力が高く、その表示特性の向上が達
成される。ここに、本実施例における各画素領域の液晶
自体の容量値はｌ４〜３５×１０-15Ｆであり、電荷蓄
積容量の値は３００×１０１０-15Ｆ以上である。
【００２９】また、本実施例は透過型（各画素領域上の
液晶の透過率をデータ線に導入される画像信号に基づい
て変化させ、バックライト光の透過量の分布によって画
像を形成表示する。）の液晶表示パネルであるが、電荷
蓄積容量の電位供給配線が不要であり、しかもその上部
電極はゲート線６ａ自体で構成しているので電荷蓄積容
量による透過面積の減少がないことから、電荷蓄積容量
の形成されていない液晶パネルに比して接続層ｌ６の形
成のみが開口率の低下をもたらす。したがって、この実
施例では全表示面積に対する開口率を３６．２％に止め
ることができた。
液晶の透過率をデータ線に導入される画像信号に基づい
て変化させ、バックライト光の透過量の分布によって画
像を形成表示する。）の液晶表示パネルであるが、電荷
蓄積容量の電位供給配線が不要であり、しかもその上部
電極はゲート線６ａ自体で構成しているので電荷蓄積容
量による透過面積の減少がないことから、電荷蓄積容量
の形成されていない液晶パネルに比して接続層ｌ６の形
成のみが開口率の低下をもたらす。したがって、この実
施例では全表示面積に対する開口率を３６．２％に止め
ることができた。
【００３０】次に、図４及び図５を参照して本発明に係
る液晶表示パネルの第２実施例を説明する。この実施例
は第ｌ実施例とほぼ同様であり、同一部分には同一符号
を付し、その説明は省略する。
る液晶表示パネルの第２実施例を説明する。この実施例
は第ｌ実施例とほぼ同様であり、同一部分には同一符号
を付し、その説明は省略する。
【００３１】この液晶表示パネルの平面構造は、図４に
示すように、ドレインｌ２と下部電極ｌ８とを接続する
接続層ｌ６の一部が隣接するデータ線４ｂの下方に形成
されており、第ｌ実施例よりも液晶パネルの開口率が向
上している。なお、図５に示すように、このデータ線４
ｂの下方に形成された接続層ｌ６の部分とデータ線４ｂ
との間には、誘電絶縁膜２６よりも充分に厚い層間絶縁
膜２４が形成されているので、接続層ｌ６とデー夕線４
ｂとの間の容量は電荷蓄積容量に殆ど影響を与えない。
示すように、ドレインｌ２と下部電極ｌ８とを接続する
接続層ｌ６の一部が隣接するデータ線４ｂの下方に形成
されており、第ｌ実施例よりも液晶パネルの開口率が向
上している。なお、図５に示すように、このデータ線４
ｂの下方に形成された接続層ｌ６の部分とデータ線４ｂ
との間には、誘電絶縁膜２６よりも充分に厚い層間絶縁
膜２４が形成されているので、接続層ｌ６とデー夕線４
ｂとの間の容量は電荷蓄積容量に殆ど影響を与えない。
【００３２】上記接続層ｌ６とドレインｌ２との接続部
分は図４のドレインｌ２から下部電極ｌ８までの経路上
のどの部分にも形成することができる。
分は図４のドレインｌ２から下部電極ｌ８までの経路上
のどの部分にも形成することができる。
【００３３】上記第ｌ及び第２実施例以外の異なった実
施例を、ＴＦＴ構造部と電荷蓄積容量部との断面を模式
的示す図６から図８までを参照して説明する。まず、図
６は、下部電極ｌ８及び接続層ｌ６の代わりに金属電極
３８を形成するものであり、Ａｌ又は高融点金属を材料
とすることができる。また、図７は、ＴＦＴのドレイン
ｌ２から接続層ｌ６、下部電極ｌ８までを一体の多結晶
シリコン層４０で形成したものである。更に、図８に
は、接続層ｌ６を形成することなく、ＴＦＴのドレイン
ｌ２と導電接触する透明電極２０に下部電極４２を直接
接続した例を示している。この例によれば、下部電極４
２を上部電極たるゲート線６ｂの直下から若干張り出し
た部分を形成するだけでよいので、接続部を極めて小面
積のものとすることが可能であり、開口率の低下をほぼ
完全に除去することができる。
施例を、ＴＦＴ構造部と電荷蓄積容量部との断面を模式
的示す図６から図８までを参照して説明する。まず、図
６は、下部電極ｌ８及び接続層ｌ６の代わりに金属電極
３８を形成するものであり、Ａｌ又は高融点金属を材料
とすることができる。また、図７は、ＴＦＴのドレイン
ｌ２から接続層ｌ６、下部電極ｌ８までを一体の多結晶
シリコン層４０で形成したものである。更に、図８に
は、接続層ｌ６を形成することなく、ＴＦＴのドレイン
ｌ２と導電接触する透明電極２０に下部電極４２を直接
接続した例を示している。この例によれば、下部電極４
２を上部電極たるゲート線６ｂの直下から若干張り出し
た部分を形成するだけでよいので、接続部を極めて小面
積のものとすることが可能であり、開口率の低下をほぼ
完全に除去することができる。
【００３４】なお、図４及び図５に示す実施例、及び図
６に示す実施例においては、ドレインｌ２が、それぞれ
接続層３６及び下部電極ｌ８上、金属電極３８上の全面
若しくは一部を覆う構造となっていてもよい。
６に示す実施例においては、ドレインｌ２が、それぞれ
接続層３６及び下部電極ｌ８上、金属電極３８上の全面
若しくは一部を覆う構造となっていてもよい。
【００３５】次に、本発明に係る液晶パネルの製造方法
の実施例を説明する。
の実施例を説明する。
【００３６】この製造方法の第ｌ実施例を説明するため
の工程断面図を図９に示す。先ず、図９（ａ）に示すよ
うに、ガラス基板ｌの表面上にＣＶＤ法によりリンをド
ープした多結晶シリコン層を堆積して下部電極ｌ８を形
成する。次に、図９（ｂ）に示すように、真性の多結晶
シリコン層ｌ０３を下部電極ｌ８のうち接続層ｌ６の部
分に接触するように堆積し、更に図９（ｃ）に示すよう
に、これらの上を同じくＣＶＤ法によるシリコン酸化膜
ｌ０４で被覆する。ここで、多結晶シリコン層ｌ０３が
下部電極ｌ８の全部又は一部を覆うように形成すること
もできる。この後、図９（ｄ）に示すように、ＴＦＴの
ゲート電極８と電荷蓄積容量の上部電極ｌ０５をリンド
ープの多結晶シリコンをＣＶＤ法により形成し、ゲート
電極８をマスクとしてセルフアラインによりリン又は砒
素イオンを注入し、ＴＦＴのソース１０及びドレインｌ
２を形成する。その後図９（ｅ）に示すように、ＣＶＤ
法により層間絶縁膜２４を全面上に堆積形成し、図９
（ｆ）に示すように、この層間絶縁膜２４のドレインｌ
２の上方位置に開口部を設けて画素領域のほぼ全面にＩ
ＴＯからなる透明電極２０をスパッタリング法により形
成する。最後に図９（ｇ）に示すように、層問絶縁膜２
４の開口部を通してＴＦＴのソース１０に接続するデー
タ線４ａをＡｌで被着する。
の工程断面図を図９に示す。先ず、図９（ａ）に示すよ
うに、ガラス基板ｌの表面上にＣＶＤ法によりリンをド
ープした多結晶シリコン層を堆積して下部電極ｌ８を形
成する。次に、図９（ｂ）に示すように、真性の多結晶
シリコン層ｌ０３を下部電極ｌ８のうち接続層ｌ６の部
分に接触するように堆積し、更に図９（ｃ）に示すよう
に、これらの上を同じくＣＶＤ法によるシリコン酸化膜
ｌ０４で被覆する。ここで、多結晶シリコン層ｌ０３が
下部電極ｌ８の全部又は一部を覆うように形成すること
もできる。この後、図９（ｄ）に示すように、ＴＦＴの
ゲート電極８と電荷蓄積容量の上部電極ｌ０５をリンド
ープの多結晶シリコンをＣＶＤ法により形成し、ゲート
電極８をマスクとしてセルフアラインによりリン又は砒
素イオンを注入し、ＴＦＴのソース１０及びドレインｌ
２を形成する。その後図９（ｅ）に示すように、ＣＶＤ
法により層間絶縁膜２４を全面上に堆積形成し、図９
（ｆ）に示すように、この層間絶縁膜２４のドレインｌ
２の上方位置に開口部を設けて画素領域のほぼ全面にＩ
ＴＯからなる透明電極２０をスパッタリング法により形
成する。最後に図９（ｇ）に示すように、層問絶縁膜２
４の開口部を通してＴＦＴのソース１０に接続するデー
タ線４ａをＡｌで被着する。
【００３７】この製造方法において、前記下部電極ｌ８
は、電荷蓄積容量の画素領域内の作成位置によって様々
な平面形状をとることができる。また、上部電極ｌ０５
も、その下部電極ｌ８の平面形状に応じて種々の形状を
とることができるが、特に、先に説明した液晶パネルの
実施例のように、上部電極ｌ０５をゲート線６ｂ自体と
してもよい。
は、電荷蓄積容量の画素領域内の作成位置によって様々
な平面形状をとることができる。また、上部電極ｌ０５
も、その下部電極ｌ８の平面形状に応じて種々の形状を
とることができるが、特に、先に説明した液晶パネルの
実施例のように、上部電極ｌ０５をゲート線６ｂ自体と
してもよい。
【００３８】この実施例では、ゲート酸化膜２２と誘電
絶縁膜２６を同時に形成し、ゲート電極８と上部電極ｌ
０５を同時に形成するので、工程数の増加を最小限に抑
制することができる。また、誘電絶縁膜２６は必然的に
薄いゲート酸化膜と同厚になるので、電荷蓄積容量の容
量値を占有面積に比して大きくすることができる。
絶縁膜２６を同時に形成し、ゲート電極８と上部電極ｌ
０５を同時に形成するので、工程数の増加を最小限に抑
制することができる。また、誘電絶縁膜２６は必然的に
薄いゲート酸化膜と同厚になるので、電荷蓄積容量の容
量値を占有面積に比して大きくすることができる。
【００３９】次に、液晶パネルの製造方法の第２実施例
を図１０を参照して説明する。この実施例では、まず、
図１０（ａ）に示すように、ガラス基板ｌ上に真性多結
晶シリコン層１０６を形成し、図９（ｂ）に示すよう
に、この上にＣＶＤ法によりシリコン酸化膜ｌ０７を堆
積した後、このうちの一部をレジスト層ｌ０８で被覆し
てリンイオンの注入を施し、真性多結晶シリコン層ｌ０
６の一部を下部電極ｌ８とする。この後、図９（ｃ）に
示すように、第ｌ実施例と同様にゲート電極８及び上部
電極ｌ０５を形成し、更に第ｌ実施例と同様にイオン注
入を行ってソース１０、ドレインｌ２を形成する。ここ
で、シリコン酸化層ｌ０７を熱酸化法によって形成する
ことも可能であり、この場合には、ＴＦＴのドレイン予
定領域とチャネル予定領域との境界と、下部電極ｌ８の
ドレイン予定領域側の先端部との間隔ｄは、加熱にとも
なう横拡散を防止するために少なくとも１０μｍ以上を
取る必要がある。この工程以後は、第ｌ実施同様に、層
間絶縁膜２４、透明電極２０及びデータ線４ａを形成す
ることによって、液晶パネルが完成する。
を図１０を参照して説明する。この実施例では、まず、
図１０（ａ）に示すように、ガラス基板ｌ上に真性多結
晶シリコン層１０６を形成し、図９（ｂ）に示すよう
に、この上にＣＶＤ法によりシリコン酸化膜ｌ０７を堆
積した後、このうちの一部をレジスト層ｌ０８で被覆し
てリンイオンの注入を施し、真性多結晶シリコン層ｌ０
６の一部を下部電極ｌ８とする。この後、図９（ｃ）に
示すように、第ｌ実施例と同様にゲート電極８及び上部
電極ｌ０５を形成し、更に第ｌ実施例と同様にイオン注
入を行ってソース１０、ドレインｌ２を形成する。ここ
で、シリコン酸化層ｌ０７を熱酸化法によって形成する
ことも可能であり、この場合には、ＴＦＴのドレイン予
定領域とチャネル予定領域との境界と、下部電極ｌ８の
ドレイン予定領域側の先端部との間隔ｄは、加熱にとも
なう横拡散を防止するために少なくとも１０μｍ以上を
取る必要がある。この工程以後は、第ｌ実施同様に、層
間絶縁膜２４、透明電極２０及びデータ線４ａを形成す
ることによって、液晶パネルが完成する。
【００４０】この実施例は、予め一体の真性多結晶シリ
コン層ｌ０６を形成し、後にこれを下部電極とＴＦＴの
活性層の双方に形成することに特徴を有するものであ
り、工程数は変わらないものの、第ｌ実施例のような下
部電極ｌ８とドレインｌ２の接続部分の段差を生じな
い。
コン層ｌ０６を形成し、後にこれを下部電極とＴＦＴの
活性層の双方に形成することに特徴を有するものであ
り、工程数は変わらないものの、第ｌ実施例のような下
部電極ｌ８とドレインｌ２の接続部分の段差を生じな
い。
【００４１】最後に、第ｌｌ図を参照して本発明に係る
製造方法の第３実施例を説明する。この実施例では、ま
ず、第ｌｌ図（ａ）に示すように、ガラス基板ｌの表面
上に予め相互に離間させた真性多結晶シリコン層ｌ０７
と導電性多結晶シリコン層ｌ０８を形成する。この形成
方法は、真性多結晶シリコン層をＣＶＤ法で２つ分離し
て形成し、片方のみにリンを導入しても良いし、或い
は、ＣＶＤ法で別々に非ドープ層とドープ層とを形成す
るものでも良い。次に、第ｌｌ図（ｂ）に示すように、
熱酸化法によってこれらの表面にゲート酸化膜２２と誘
電絶縁膜２６を形成し、誘電絶縁膜２６の下にある導電
性多結晶シリコン層を下部電極４２とする。更に、第ｌ
ｌ図（ｃ）に示すように、この上にゲート電極８、上部
電極１０５を形成し、ゲート電極８をマスクとしてリン
を注入してＴＦＴのソース１０、ドレインｌ２を形成す
る。この後層間絶縁膜２４を堆積した後に、第ｌｌ図
（ｄ）に示すように、ドレインｌ２の露出部ｌ２ａ、下
部電極４２の露出部４２ａを形成するように層間絶縁膜
２４をエッチング除去し、この開口部分をも含めて透明
電極２０を被着して両露出部ｌ２ａ，４２ａに導電接触
状態に形成する。
製造方法の第３実施例を説明する。この実施例では、ま
ず、第ｌｌ図（ａ）に示すように、ガラス基板ｌの表面
上に予め相互に離間させた真性多結晶シリコン層ｌ０７
と導電性多結晶シリコン層ｌ０８を形成する。この形成
方法は、真性多結晶シリコン層をＣＶＤ法で２つ分離し
て形成し、片方のみにリンを導入しても良いし、或い
は、ＣＶＤ法で別々に非ドープ層とドープ層とを形成す
るものでも良い。次に、第ｌｌ図（ｂ）に示すように、
熱酸化法によってこれらの表面にゲート酸化膜２２と誘
電絶縁膜２６を形成し、誘電絶縁膜２６の下にある導電
性多結晶シリコン層を下部電極４２とする。更に、第ｌ
ｌ図（ｃ）に示すように、この上にゲート電極８、上部
電極１０５を形成し、ゲート電極８をマスクとしてリン
を注入してＴＦＴのソース１０、ドレインｌ２を形成す
る。この後層間絶縁膜２４を堆積した後に、第ｌｌ図
（ｄ）に示すように、ドレインｌ２の露出部ｌ２ａ、下
部電極４２の露出部４２ａを形成するように層間絶縁膜
２４をエッチング除去し、この開口部分をも含めて透明
電極２０を被着して両露出部ｌ２ａ，４２ａに導電接触
状態に形成する。
【００４２】この実施例では、熱酸化による加熱が行わ
れても、ＴＦＴの活性層と下部電極４２とが完全に分離
して形成されていることから、下部電極からＴＦＴ活性
層への横拡散が発生しないので、橿拡散によるＴＦＴ特
性の悪化（特にオフ抵抗値の減少）を考慮することなく
工程設計を行うことができる。したがって、熱酸化法を
採用し、しかも、高温処理が可能となることによってゲ
ート酸化膜２２及び誘電絶縁膜２６の膜質の向上を図る
ことができるので、液晶パネルのリーク電流が低減され
ることもあって、表示特性の更なる向上に寄与すること
ができる。
れても、ＴＦＴの活性層と下部電極４２とが完全に分離
して形成されていることから、下部電極からＴＦＴ活性
層への横拡散が発生しないので、橿拡散によるＴＦＴ特
性の悪化（特にオフ抵抗値の減少）を考慮することなく
工程設計を行うことができる。したがって、熱酸化法を
採用し、しかも、高温処理が可能となることによってゲ
ート酸化膜２２及び誘電絶縁膜２６の膜質の向上を図る
ことができるので、液晶パネルのリーク電流が低減され
ることもあって、表示特性の更なる向上に寄与すること
ができる。
【００４３】上記液晶パネル又はその製造方法の各実施
例においては、ゲート電極、ゲート線、及びデータ線を
ポリサイド構造としてもよく、或いは、これらの形成工
程においてサリサイド技術を採用することもできる。ま
た、ゲート電極とゲート線を別工程で形成することも可
能であり、特に、ゲート電極を多結晶シリコン又はポリ
サイドで、ゲート線を高融点金属シリサイドで、それぞ
れ形成することもできる。
例においては、ゲート電極、ゲート線、及びデータ線を
ポリサイド構造としてもよく、或いは、これらの形成工
程においてサリサイド技術を採用することもできる。ま
た、ゲート電極とゲート線を別工程で形成することも可
能であり、特に、ゲート電極を多結晶シリコン又はポリ
サイドで、ゲート線を高融点金属シリサイドで、それぞ
れ形成することもできる。
【００４４】
【発明の効果】以上説明したように、本発明は、ＴＦＴ
アレイを備えた液晶表示パネルとしては、隣接ゲート線
電位の付与された上部電極を備えた電荷蓄積容量を持
ち、特に、隣接ゲート線自体を上部電極にすることに特
徴を有し、また、製造方法としては、下部電極形成後に
誘電絶縁膜をゲート絶縁膜と同時に形成しかつ上部電極
をゲート電極と同時に形成することに特徴を有するの
で、以下の効果を奏するものである。
アレイを備えた液晶表示パネルとしては、隣接ゲート線
電位の付与された上部電極を備えた電荷蓄積容量を持
ち、特に、隣接ゲート線自体を上部電極にすることに特
徴を有し、また、製造方法としては、下部電極形成後に
誘電絶縁膜をゲート絶縁膜と同時に形成しかつ上部電極
をゲート電極と同時に形成することに特徴を有するの
で、以下の効果を奏するものである。
【００４５】下部電極を形成したことによって、ＴＦ
Ｔアレイを備えた液晶パネルであっても、高電圧の印加
なしに電荷蓄積容量を動作させることが可能であり、更
に、隣接ゲート線の電位を付与することで電位供給配線
の付加が不要となるので、開口率の低下を抑制しつつリ
ーク電流の少ない電荷蓄積容量を高い信頼性を以て機能
させることが可能であり、高精細表示パネルの表示特性
の向上を図ることができる。
Ｔアレイを備えた液晶パネルであっても、高電圧の印加
なしに電荷蓄積容量を動作させることが可能であり、更
に、隣接ゲート線の電位を付与することで電位供給配線
の付加が不要となるので、開口率の低下を抑制しつつリ
ーク電流の少ない電荷蓄積容量を高い信頼性を以て機能
させることが可能であり、高精細表示パネルの表示特性
の向上を図ることができる。
【００４６】上部電極を隣接ゲート線自体とした場合
には、電荷蓄積容量の占有面積による開口率の低下を回
避することができる。
には、電荷蓄積容量の占有面積による開口率の低下を回
避することができる。
【００４７】下部電極にＴＦＴドレイン電位を付与す
るための接続部を設ける場合には、この接続部をデータ
線下に配置することによって接続部による開口率の低下
を抑制することができる。
るための接続部を設ける場合には、この接続部をデータ
線下に配置することによって接続部による開口率の低下
を抑制することができる。
【００４８】下部電極を画素電極に直接接続する場合
には、接続部の占有面積をほとんど不要とすることが可
能であり、開口率の低下をほぼ完全に防止することがで
きる。
には、接続部の占有面積をほとんど不要とすることが可
能であり、開口率の低下をほぼ完全に防止することがで
きる。
【００４９】下部電極形成後にゲート絶縁膜と誘電絶
縁膜を同時に形成し、更にゲート電極と上部電極とを同
時に形成する場合には、少ない工程数によって、ＴＦＴ
アレイを備えた液晶表示パネルに電荷蓄積容量を作り込
むことができる。この製造方法によって形成された液晶
パネル内の電荷蓄積容量は、高電位の付与を必要としな
いので液晶駆動の信頼性を高めることができる。
縁膜を同時に形成し、更にゲート電極と上部電極とを同
時に形成する場合には、少ない工程数によって、ＴＦＴ
アレイを備えた液晶表示パネルに電荷蓄積容量を作り込
むことができる。この製造方法によって形成された液晶
パネル内の電荷蓄積容量は、高電位の付与を必要としな
いので液晶駆動の信頼性を高めることができる。
【００５０】電荷蓄積容量の下部電極を予めＴＦＴの
活性層とは分離して形成し、画素電極をＴＦＴのドレイ
ンと下部電極の露出部上に接触するように形成する場合
には、加熱工程による下部電極からＴＦＴ活性層への横
拡散を完全に遮断することができるので、ＴＦＴ特性の
悪化を防止することができるとともに、工程設計が容易
となり、特に熱拡散法によってゲート絶縁膜及び誘電絶
縁膜を形成する場合には、高温処理が可能となるので高
品質の絶縁膜が得られ、表示特性の更なる向上を期すこ
とができる。
活性層とは分離して形成し、画素電極をＴＦＴのドレイ
ンと下部電極の露出部上に接触するように形成する場合
には、加熱工程による下部電極からＴＦＴ活性層への横
拡散を完全に遮断することができるので、ＴＦＴ特性の
悪化を防止することができるとともに、工程設計が容易
となり、特に熱拡散法によってゲート絶縁膜及び誘電絶
縁膜を形成する場合には、高温処理が可能となるので高
品質の絶縁膜が得られ、表示特性の更なる向上を期すこ
とができる。
【図ｌ】本発明に係る液晶表示パネルの第ｌ実施例の構
造を示す平面図である。
造を示す平面図である。
【図２】図１のII−II線に沿って切断した状態を示す断
面図である。
面図である。
【図３】図１のIII−III線に沿って切断した状態を示す
断面図である。
断面図である。
【図４】本発明に係る液晶表示パネルの第２実施例の構
造を示す平面図である。
造を示す平面図である。
【図５】図４のＶ−Ｖ線に沿って切断した状態を示す断
面図である。
面図である。
【図６】本発明に係る液晶表示パネルのそれぞれ異なる
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図７】本発明に係る液晶表示パネルのそれぞれ異なる
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図８】本発明に係る液晶表示パネルのそれぞれ異なる
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図９】（ａ）乃至（ｇ）は本発明に係る液晶表示パネ
ルの製造方法の第ｌ実施例を示す工程断面図である。
ルの製造方法の第ｌ実施例を示す工程断面図である。
【図１０】（ａ）乃至（ｄ）は本発明に係る液晶表示パ
ネルの製逢方法の第２実施例を示す工程断面図である。
ネルの製逢方法の第２実施例を示す工程断面図である。
【図ｌｌ】（ａ）乃至（ｄ）は本発明に係る液晶表示パ
ネルの製造方法の第３実施例を示す工程断面図である。
ネルの製造方法の第３実施例を示す工程断面図である。
ｌ・・・ガラス基板 ２ａａ・・・画素領域 ４ａ，４ｂ・・・データ線 ６ａ，６ｂ・・・ゲート線 ８・・・ゲート電極 １０・・・ソース ｌ２・・・ドレイン ｌ４・・・チャネル領域 ｌ６，３６・・・接続層 ｌ８，４２・・・下部電極 ２０・・・透明電極 ２２・・・ゲート酸化膜 ２４・・・層間絶縁膜 ２６・・・誘電絶縁膜 ３８・・・金属電極 ４０，ｌ０９・・・導電性多結晶シリコン層 ｌ０３，ｌ０６，ｌ０７・・・真性多結晶シリコン層 ｌ０４・・・シリコン酸化層 ｌ０５・・・上部電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジス夕
（Thin Film Transistor、以下、ＴＦＴという。）ア
レイによって構成される液晶表示パネルに関し、特に、
その表示体の表示密度やコントラスト等の表示性能の向
上を達成するための技術に関する。
（Thin Film Transistor、以下、ＴＦＴという。）ア
レイによって構成される液晶表示パネルに関し、特に、
その表示体の表示密度やコントラスト等の表示性能の向
上を達成するための技術に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の液晶パネルは、基板上に形成されたトラ
ンジスタのソース・ドレイン領域となる半導体層と、前
記半導体層上に形成されたゲート絶縁膜と、前記ゲート
絶縁膜上に形成されたゲート電極と、前記半導体層のド
レイン領域の下層に形成されて且つ前記ドレイン領域に
接続された導電層と、前記ドレイン領域に接続された画
素電極とを有し、前記電荷蓄積容量は前記導電層からな
る第１電極と、前記ゲート絶縁膜と同時に形成された誘
電体膜と、前記ゲート電極と同時に形成された第２電極
とからなることを特徴とする。本発明は、基板上にデー
タ線と、前記データ線に交差するゲート線と、前記デー
タ線とゲート線に接続されたトランジスタと、前記トラ
ンジスタに電気的に接続される電荷蓄積容量とを有する
液晶表示パネルの製造方法において、前記基板上に前記
電荷蓄積容量の第１電極となる導電層を形成するする工
程と、前記第１電極に重なるように前記トランジスタの
ソース・ドレインとなる半導体層を形成する工程と、前
記ゲート絶縁膜と前記電荷蓄積容量の誘電体膜となる第
１絶縁膜とを同一材料で形成する工程と、前記ゲート電
極と前記電荷蓄積容量の第２電極とを同一材料で形成す
る工程と、前記ゲート電極及び第２電極上に第２絶縁膜
を形成する工程と、前記第２絶縁膜に形成されたコンタ
クトホールを介して、前記ドレインと接続されるように
画素電極を形成する工程とを有することを特徴とする。
めに、本発明の液晶パネルは、基板上に形成されたトラ
ンジスタのソース・ドレイン領域となる半導体層と、前
記半導体層上に形成されたゲート絶縁膜と、前記ゲート
絶縁膜上に形成されたゲート電極と、前記半導体層のド
レイン領域の下層に形成されて且つ前記ドレイン領域に
接続された導電層と、前記ドレイン領域に接続された画
素電極とを有し、前記電荷蓄積容量は前記導電層からな
る第１電極と、前記ゲート絶縁膜と同時に形成された誘
電体膜と、前記ゲート電極と同時に形成された第２電極
とからなることを特徴とする。本発明は、基板上にデー
タ線と、前記データ線に交差するゲート線と、前記デー
タ線とゲート線に接続されたトランジスタと、前記トラ
ンジスタに電気的に接続される電荷蓄積容量とを有する
液晶表示パネルの製造方法において、前記基板上に前記
電荷蓄積容量の第１電極となる導電層を形成するする工
程と、前記第１電極に重なるように前記トランジスタの
ソース・ドレインとなる半導体層を形成する工程と、前
記ゲート絶縁膜と前記電荷蓄積容量の誘電体膜となる第
１絶縁膜とを同一材料で形成する工程と、前記ゲート電
極と前記電荷蓄積容量の第２電極とを同一材料で形成す
る工程と、前記ゲート電極及び第２電極上に第２絶縁膜
を形成する工程と、前記第２絶縁膜に形成されたコンタ
クトホールを介して、前記ドレインと接続されるように
画素電極を形成する工程とを有することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】上記第ｌ及び第２実施例以外の異なった実
施例を、ＴＦＴ構造部と電荷蓄積容量部との断面を模式
的示す図６及び参考例を図７から図８までを参照して説
明する。まず、図６は、下部電極ｌ８及び接続層ｌ６の
代わりに金属電極３８を形成するものであり、Ａｌ又は
高融点金属を材料とすることができる。また、図７は、
ＴＦＴのドレインｌ２から接続層ｌ６、下部電極ｌ８ま
でを一体の多結晶シリコン層４０で形成したものであ
る。更に、図８には、接続層ｌ６を形成することなく、
ＴＦＴのドレインｌ２と導電接触する透明電極２０に下
部電極４２を直接接続した例を示している。この例によ
れば、下部電極４２を上部電極たるゲート線６ｂの直下
から若干張り出した部分を形成するだけでよいので、接
続部を極めて小面積のものとすることが可能であり、開
口率の低下をほぼ完全に除去することができる。
施例を、ＴＦＴ構造部と電荷蓄積容量部との断面を模式
的示す図６及び参考例を図７から図８までを参照して説
明する。まず、図６は、下部電極ｌ８及び接続層ｌ６の
代わりに金属電極３８を形成するものであり、Ａｌ又は
高融点金属を材料とすることができる。また、図７は、
ＴＦＴのドレインｌ２から接続層ｌ６、下部電極ｌ８ま
でを一体の多結晶シリコン層４０で形成したものであ
る。更に、図８には、接続層ｌ６を形成することなく、
ＴＦＴのドレインｌ２と導電接触する透明電極２０に下
部電極４２を直接接続した例を示している。この例によ
れば、下部電極４２を上部電極たるゲート線６ｂの直下
から若干張り出した部分を形成するだけでよいので、接
続部を極めて小面積のものとすることが可能であり、開
口率の低下をほぼ完全に除去することができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】次に、液晶パネルの製造方法の第参考例を
図１０を参照して説明する。この参考例では、まず、図
１０（ａ）に示すように、ガラス基板ｌ上に真性多結晶
シリコン層１０６を形成し、図９（ｂ）に示すように、
この上にＣＶＤ法によりシリコン酸化膜ｌ０７を堆積し
た後、このうちの一部をレジスト層ｌ０８で被覆してリ
ンイオンの注入を施し、真性多結晶シリコン層ｌ０６の
一部を下部電極ｌ８とする。この後、図９（ｃ）に示す
ように、第ｌ実施例と同様にゲート電極８及び上部電極
ｌ０５を形成し、更に第ｌ実施例と同様にイオン注入を
行ってソース１０、ドレインｌ２を形成する。ここで、
シリコン酸化層ｌ０７を熱酸化法によって形成すること
も可能であり、この場合には、ＴＦＴのドレイン予定領
域とチャネル予定領域との境界と、下部電極ｌ８のドレ
イン予定領域側の先端部との間隔ｄは、加熱にともなう
横拡散を防止するために少なくとも１０μｍ以上を取る
必要がある。この工程以後は、第ｌ実施同様に、層間絶
縁膜２４、透明電極２０及びデータ線４ａを形成するこ
とによって、液晶パネルが完成する。
図１０を参照して説明する。この参考例では、まず、図
１０（ａ）に示すように、ガラス基板ｌ上に真性多結晶
シリコン層１０６を形成し、図９（ｂ）に示すように、
この上にＣＶＤ法によりシリコン酸化膜ｌ０７を堆積し
た後、このうちの一部をレジスト層ｌ０８で被覆してリ
ンイオンの注入を施し、真性多結晶シリコン層ｌ０６の
一部を下部電極ｌ８とする。この後、図９（ｃ）に示す
ように、第ｌ実施例と同様にゲート電極８及び上部電極
ｌ０５を形成し、更に第ｌ実施例と同様にイオン注入を
行ってソース１０、ドレインｌ２を形成する。ここで、
シリコン酸化層ｌ０７を熱酸化法によって形成すること
も可能であり、この場合には、ＴＦＴのドレイン予定領
域とチャネル予定領域との境界と、下部電極ｌ８のドレ
イン予定領域側の先端部との間隔ｄは、加熱にともなう
横拡散を防止するために少なくとも１０μｍ以上を取る
必要がある。この工程以後は、第ｌ実施同様に、層間絶
縁膜２４、透明電極２０及びデータ線４ａを形成するこ
とによって、液晶パネルが完成する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】この参考例は、予め一体の真性多結晶シリ
コン層ｌ０６を形成し、後にこれを下部電極とＴＦＴの
活性層の双方に形成することに特徴を有するものであ
り、工程数は変わらないものの、第ｌ実施例のような下
部電極ｌ８とドレインｌ２の接続部分の段差を生じな
い。
コン層ｌ０６を形成し、後にこれを下部電極とＴＦＴの
活性層の双方に形成することに特徴を有するものであ
り、工程数は変わらないものの、第ｌ実施例のような下
部電極ｌ８とドレインｌ２の接続部分の段差を生じな
い。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】最後に、第ｌｌ図を参照して本発明に係る
製造方法の第２参考施例を説明する。この参考例では、
まず、第ｌｌ図（ａ）に示すように、ガラス基板ｌの表
面上に予め相互に離間させた真性多結晶シリコン層ｌ０
７と導電性多結晶シリコン層ｌ０８を形成する。この形
成方法は、真性多結晶シリコン層をＣＶＤ法で２つ分離
して形成し、片方のみにリンを導入しても良いし、或い
は、ＣＶＤ法で別々に非ドープ層とドープ層とを形成す
るものでも良い。次に、第ｌｌ図（ｂ）に示すように、
熱酸化法によってこれらの表面にゲート酸化膜２２と誘
電絶縁膜２６を形成し、誘電絶縁膜２６の下にある導電
性多結晶シリコン層を下部電極４２とする。更に、第ｌ
ｌ図（ｃ）に示すように、この上にゲート電極８、上部
電極１０５を形成し、ゲート電極８をマスクとしてリン
を注入してＴＦＴのソース１０、ドレインｌ２を形成す
る。この後層間絶縁膜２４を堆積した後に、第ｌｌ図
（ｄ）に示すように、ドレインｌ２の露出部ｌ２ａ、下
部電極４２の露出部４２ａを形成するように層間絶縁膜
２４をエッチング除去し、この開口部分をも含めて透明
電極２０を被着して両露出部ｌ２ａ，４２ａに導電接触
状態に形成する。
製造方法の第２参考施例を説明する。この参考例では、
まず、第ｌｌ図（ａ）に示すように、ガラス基板ｌの表
面上に予め相互に離間させた真性多結晶シリコン層ｌ０
７と導電性多結晶シリコン層ｌ０８を形成する。この形
成方法は、真性多結晶シリコン層をＣＶＤ法で２つ分離
して形成し、片方のみにリンを導入しても良いし、或い
は、ＣＶＤ法で別々に非ドープ層とドープ層とを形成す
るものでも良い。次に、第ｌｌ図（ｂ）に示すように、
熱酸化法によってこれらの表面にゲート酸化膜２２と誘
電絶縁膜２６を形成し、誘電絶縁膜２６の下にある導電
性多結晶シリコン層を下部電極４２とする。更に、第ｌ
ｌ図（ｃ）に示すように、この上にゲート電極８、上部
電極１０５を形成し、ゲート電極８をマスクとしてリン
を注入してＴＦＴのソース１０、ドレインｌ２を形成す
る。この後層間絶縁膜２４を堆積した後に、第ｌｌ図
（ｄ）に示すように、ドレインｌ２の露出部ｌ２ａ、下
部電極４２の露出部４２ａを形成するように層間絶縁膜
２４をエッチング除去し、この開口部分をも含めて透明
電極２０を被着して両露出部ｌ２ａ，４２ａに導電接触
状態に形成する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】この参考例では、熱酸化による加熱が行わ
れても、ＴＦＴの活性層と下部電極４２とが完全に分離
して形成されていることから、下部電極からＴＦＴ活性
層への横拡散が発生しないので、橿拡散によるＴＦＴ特
性の悪化（特にオフ抵抗値の減少）を考慮することなく
工程設計を行うことができる。したがって、熱酸化法を
採用し、しかも、高温処理が可能となることによってゲ
ート酸化膜２２及び誘電絶縁膜２６の膜質の向上を図る
ことができるので、液晶パネルのリーク電流が低減され
ることもあって、表示特性の更なる向上に寄与すること
ができる。
れても、ＴＦＴの活性層と下部電極４２とが完全に分離
して形成されていることから、下部電極からＴＦＴ活性
層への横拡散が発生しないので、橿拡散によるＴＦＴ特
性の悪化（特にオフ抵抗値の減少）を考慮することなく
工程設計を行うことができる。したがって、熱酸化法を
採用し、しかも、高温処理が可能となることによってゲ
ート酸化膜２２及び誘電絶縁膜２６の膜質の向上を図る
ことができるので、液晶パネルのリーク電流が低減され
ることもあって、表示特性の更なる向上に寄与すること
ができる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】
【発明の効果】以上説明したように、本発明はトランジ
スタを備えた液晶表示パネルとして、下部電極形成後に
ゲート絶縁膜と誘電絶縁膜とを同時に形成し、更にゲー
ト電極と上部電極とを同時に形成する場合には、少ない
工程数によって、トランジスタを備えた液晶表示パネル
に電荷蓄積容量を作り込むことができる。
スタを備えた液晶表示パネルとして、下部電極形成後に
ゲート絶縁膜と誘電絶縁膜とを同時に形成し、更にゲー
ト電極と上部電極とを同時に形成する場合には、少ない
工程数によって、トランジスタを備えた液晶表示パネル
に電荷蓄積容量を作り込むことができる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図ｌ】本発明に係る液晶表示パネルの第ｌ実施例の構
造を示す平面図である。
造を示す平面図である。
【図２】図１のII−II線に沿って切断した状態を示す断
面図である。
面図である。
【図３】図１のIII−III線に沿って切断した状態を示す
断面図である。
断面図である。
【図４】本発明に係る液晶表示パネルの第２実施例の構
造を示す平面図である。
造を示す平面図である。
【図５】図４のＶ−Ｖ線に沿って切断した状態を示す断
面図である。
面図である。
【図６】本発明に係る液晶表示パネルのそれぞれ異なる
実施例を示す概略断面図である。
実施例を示す概略断面図である。
【図７】本発明に係る液晶表示パネルの参考例を示す概
略断面図である。
略断面図である。
【図８】本発明に係る液晶表示パネルの参考例を示す概
略断面図である。
略断面図である。
【図９】（ａ）乃至（ｇ）は本発明に係る液晶表示パネ
ルの製造方法の第ｌ実施例を示す工程断面図である。
ルの製造方法の第ｌ実施例を示す工程断面図である。
【図１０】（ａ）乃至（ｄ）は本発明に係る液晶表示パ
ネルの製逢方法の参考例を示す工程断面図である。
ネルの製逢方法の参考例を示す工程断面図である。
【図ｌｌ】（ａ）乃至（ｄ）は本発明に係る液晶表示パ
ネルの製造方法の第参考例を示す工程断面図である。
ネルの製造方法の第参考例を示す工程断面図である。
【符号の説明】 ｌ・・・ガラス基板 ２ａａ・・・画素領域 ４ａ，４ｂ・・・データ線 ６ａ，６ｂ・・・ゲート線 ８・・・ゲート電極 １０・・・ソース ｌ２・・・ドレイン ｌ４・・・チャネル領域 ｌ６，３６・・・接続層 ｌ８，４２・・・下部電極 ２０・・・透明電極 ２２・・・ゲート酸化膜 ２４・・・層間絶縁膜 ２６・・・誘電絶縁膜 ３８・・・金属電極 ４０，ｌ０９・・・導電性多結晶シリコン層 ｌ０３，ｌ０６，ｌ０７・・・真性多結晶シリコン層 ｌ０４・・・シリコン酸化層 ｌ０５・・・上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１６Ｖ
Claims (12)
- 【請求項１】デー夕線に導電接続するソース及びゲート
線に導電接続するゲートを備えた薄膜トランジスタと、
該薄膜トランジス夕のドレインに導電接続する画素電極
と、該ドレイン電位を付与された下部電極、他電位を付
与された上部電極、及びこれらの問に形成された誘電絶
縁膜を備えた電荷蓄積容量と、からなる画素領域を有す
る液晶表示パネルにおいて、前記上部電極には、前記ゲ
ート線に隣接する隣接ゲート線の電位が付与されている
ことを特徴とする液晶表示パネル。 - 【請求項２】請求項第ｌ項に記載の液晶表示パネルにお
いて、前記上部電極は隣接ゲート線自体であり、前記下
部電極は、前記誘電絶縁膜を介して前記上部電極の直下
に形成され、自身に前記ドレイン電位を付与すべき接続
部を備えていることを特徴とする液晶表示パネル。 - 【請求項３】請求項第２項に記載の液晶表示パネルにお
いて、前記接続部は、前記ドレインに接続され、少なく
ともその一部が前記デー夕線若しくはこれに隣接するデ
ータ線の下方に形成されていることを特徴とする液晶表
示パネル。 - 【請求項４】請求項第２項に記載の液晶表示パネルにお
いて、前記接続部は前記画素電極に接続されていること
を特徴とする液晶表示パネル。 - 【請求項５】請求項第ｌ項から第４項までの何れかｌ項
に記載の液晶表示パネルにおいて、前記下部電極は導電
性多結晶シリコン層で形成されていることを特徴とする
液晶表示パネル。 - 【請求項６】請求項第ｌ項から第４項までの何れかｌ項
に記載の液晶表示パネルにおいて、前記下部電極は金属
層で形成されていることを特徴とする液晶表示パネル。 - 【請求項７】データ線に導電接続するソース及びゲート
線に導電接続するゲートを備えた薄膜トランジスタと、
該薄膜トランジス夕のドレインに導電接続する画素電極
と、該ドレイン電位を付与された下部電極、他電位を付
与された上部電極、及びこれらの間に形成された誘電絶
縁膜を備えた電荷蓄積容量と、からなる画素領域を有す
る液晶表示パネルの製造方法において、前記薄膜トラン
ジスタの活性層及び前記下部電極を形成する工程と、次
に、前記薄膜トランジスタのゲート絶縁膜及び前記誘電
絶縁膜を同時に形成する工程と、更に、前記ゲートと前
記上部電極を同時に形成する工程と、この後、前記ゲー
トをマスクとして前記活性層を導電化し前記ソース及び
ドレインを形成する工程と、を有することを特徴とする
液晶パネルの製造方法。 - 【請求項８】請求項第７項に記載の液晶表示パネルの製
造方法において、前記薄膜トランジスタの活性層及び前
記下部電極を形成する工程は、前記活性層を真性多結晶
シリコンで、前記下部電極を導電性多結晶シリコンで、
それぞれ形成する工程であることを特徴とする液晶パネ
ルの製造方法。 - 【請求項９】請求項第７項に記載の液晶表示パネルの製
造方法において、前記薄膜トランジスタの活性層及び前
記下部電極を形成する工程は、前記活性層を真性多結晶
シリコンで、前記下部電極を金属層で、それぞれ形成す
る工程であることを特徴とする液晶パネルの製造方法。 - 【請求項１０】請求項第８項に記載の液晶表示パネルの
製造方法において、前記薄膜トランジスタの活性層及び
前記下部電極を形成する工程は、真性多結晶シリコン層
を形成する段階と、この後、該真性多結晶シリコン層の
一部を導電化して前記下部電極を形成し残りを前記活性
層とする段階と、を有することを特徴とする液晶パネル
の製造方法。 - 【請求項１１】請求項第７項から第９項までの何れかｌ
項に記載の液晶表示パネルの製造方法において、前記薄
膜トランジスタの活性層及び前記下部電極を形成する工
程では、前記活性層と前記下部電極とを離間させて形成
し、前記ゲートをマスクとして前記活性層を導電化し前
記ソース及びドレインを形成する工程の後に、前記ドレ
インの露出部及び前記下部電極の露出部上に画素電極を
導電接触状態に形成することを特徴とする液晶表示パネ
ルの製造方法。 - 【請求項１２】請求項第７項から第ｌｌ項までの何れか
ｌ項に記載の液晶パネルの製造方法において、前記薄膜
トランジスタのゲート絶縁膜及び前記誘電絶縁膜を同時
に形成する工程は、熱酸化法によって行うことを特徴と
する液晶パネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32928797A JP3024620B2 (ja) | 1990-04-11 | 1997-11-28 | 液晶パネルの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-96003 | 1990-04-11 | ||
| JP9600390 | 1990-04-11 | ||
| JP32928797A JP3024620B2 (ja) | 1990-04-11 | 1997-11-28 | 液晶パネルの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33778090A Division JP3286843B2 (ja) | 1990-04-11 | 1990-11-30 | 液晶パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10177163A true JPH10177163A (ja) | 1998-06-30 |
| JP3024620B2 JP3024620B2 (ja) | 2000-03-21 |
Family
ID=26437169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32928797A Expired - Fee Related JP3024620B2 (ja) | 1990-04-11 | 1997-11-28 | 液晶パネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024620B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10319624A (ja) * | 1997-05-19 | 1998-12-04 | Fuji Xerox Co Ltd | 静電荷像現像用トナー及びその製造方法ならびに静電荷像現像剤及び画像形成方法 |
| EP1020920A2 (en) * | 1999-01-11 | 2000-07-19 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a driver TFT and a pixel TFT on a common substrate and manufacturing method thereof |
| JP2000227611A (ja) * | 1999-02-05 | 2000-08-15 | Nec Corp | 液晶表示装置とその製造方法 |
| JP2007133364A (ja) * | 2005-11-09 | 2007-05-31 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板とその製造方法 |
| JP2007133365A (ja) * | 2005-11-09 | 2007-05-31 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
| US7683977B2 (en) | 2006-08-04 | 2010-03-23 | Mitsubishi Electric Corporation | Display device and method of manufacturing the display device |
| US7754541B2 (en) | 2006-12-07 | 2010-07-13 | Mitsubishi Electric Corporation | Display device and method of producing the same |
| JP2011258979A (ja) * | 2011-08-24 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8129721B2 (en) | 1999-04-12 | 2012-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2012168548A (ja) * | 1999-04-27 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| US8704305B2 (en) | 2003-10-16 | 2014-04-22 | Samsung Display Co., Ltd. | Thin film transistor |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| JP2017142537A (ja) * | 2017-05-11 | 2017-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| JP2018113370A (ja) * | 2017-01-12 | 2018-07-19 | 株式会社Ｊｏｌｅｄ | 半導体装置、表示装置および電子機器 |
| CN108829049A (zh) * | 2018-05-23 | 2018-11-16 | 彩虹集团有限公司 | 一种液晶玻璃基板制造实时监控投料速度和投料量的方法 |
| JP2019216285A (ja) * | 2010-01-22 | 2019-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1997
- 1997-11-28 JP JP32928797A patent/JP3024620B2/ja not_active Expired - Fee Related
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10319624A (ja) * | 1997-05-19 | 1998-12-04 | Fuji Xerox Co Ltd | 静電荷像現像用トナー及びその製造方法ならびに静電荷像現像剤及び画像形成方法 |
| EP1020920A2 (en) * | 1999-01-11 | 2000-07-19 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a driver TFT and a pixel TFT on a common substrate and manufacturing method thereof |
| US7473968B2 (en) | 1999-01-11 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a thin film transistor and a storage capacitor |
| EP1020920B1 (en) * | 1999-01-11 | 2010-06-02 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a driver TFT and a pixel TFT on a common substrate |
| JP2000227611A (ja) * | 1999-02-05 | 2000-08-15 | Nec Corp | 液晶表示装置とその製造方法 |
| US6894734B1 (en) | 1999-02-05 | 2005-05-17 | Nec Lcd Technologies, Ltd. | Liquid-crystal display device and method for production thereof |
| US8129721B2 (en) | 1999-04-12 | 2012-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8866143B2 (en) | 1999-04-12 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US9837451B2 (en) | 1999-04-27 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9293483B2 (en) | 1999-04-27 | 2016-03-22 | Semiconductor Energy Laboratory Co. Ltd. | Electronic device and electronic apparatus |
| US8994711B2 (en) | 1999-04-27 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| JP2012168548A (ja) * | 1999-04-27 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| US9666601B2 (en) | 2000-12-11 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US10665610B2 (en) | 2000-12-11 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US9059216B2 (en) | 2000-12-11 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and manufacturing method thereof |
| US8704305B2 (en) | 2003-10-16 | 2014-04-22 | Samsung Display Co., Ltd. | Thin film transistor |
| JP2007133365A (ja) * | 2005-11-09 | 2007-05-31 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
| JP4567635B2 (ja) * | 2005-11-09 | 2010-10-20 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置用アレイ基板及びその製造方法 |
| US8462281B2 (en) | 2005-11-09 | 2013-06-11 | Lg Display Co., Ltd. | Array substrate for liquid crystal display device with storage electrodes on the semiconductor layer and method of fabricating the same |
| JP2007133364A (ja) * | 2005-11-09 | 2007-05-31 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板とその製造方法 |
| JP4567634B2 (ja) * | 2005-11-09 | 2010-10-20 | エルジー ディスプレイ カンパニー リミテッド | 液晶表示装置用アレイ基板とその製造方法 |
| US7683977B2 (en) | 2006-08-04 | 2010-03-23 | Mitsubishi Electric Corporation | Display device and method of manufacturing the display device |
| US7754541B2 (en) | 2006-12-07 | 2010-07-13 | Mitsubishi Electric Corporation | Display device and method of producing the same |
| JP2019216285A (ja) * | 2010-01-22 | 2019-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2011258979A (ja) * | 2011-08-24 | 2011-12-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2018113370A (ja) * | 2017-01-12 | 2018-07-19 | 株式会社Ｊｏｌｅｄ | 半導体装置、表示装置および電子機器 |
| JP2017142537A (ja) * | 2017-05-11 | 2017-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| CN108829049A (zh) * | 2018-05-23 | 2018-11-16 | 彩虹集团有限公司 | 一种液晶玻璃基板制造实时监控投料速度和投料量的方法 |
| CN108829049B (zh) * | 2018-05-23 | 2019-12-06 | 彩虹集团有限公司 | 一种液晶玻璃基板制造实时监控投料速度和投料量的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3024620B2 (ja) | 2000-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0544229B1 (en) | Thin film transistor device for driving circuit and matrix circuit | |
| US5717224A (en) | Semiconductor device having an insulated gate field effect thin film transistor | |
| US5552615A (en) | Active matrix assembly with double layer metallization over drain contact region | |
| US6037608A (en) | Liquid crystal display device with crossover insulation | |
| US8026116B2 (en) | Display device and method of manufacturing the same | |
| US6262438B1 (en) | Active matrix type display circuit and method of manufacturing the same | |
| US5159477A (en) | Active matrix display device having additional capacitors connected to switching elements and additional capacitor common line | |
| JP3024620B2 (ja) | 液晶パネルの製造方法 | |
| KR20050001252A (ko) | 횡전계방식 액정표시장치 및 그 제조방법 | |
| JP3338481B2 (ja) | 液晶表示装置 | |
| US5670795A (en) | Thin-film transistor array for display | |
| JPH06194689A (ja) | アクティブマトリックス基板とその製造方法 | |
| JP3657371B2 (ja) | アクティブマトリクス型表示装置 | |
| US5677547A (en) | Thin film transistor and display device including same | |
| EP0721213B1 (en) | Array with metal scan lines controlling semiconductor gate lines | |
| JP3286843B2 (ja) | 液晶パネル | |
| JP3092570B2 (ja) | 液晶表示パネルの製造方法 | |
| JPH06167722A (ja) | アクティブマトリクス基板及びその製造方法 | |
| JPH10133233A (ja) | アクティブマトリクス型表示回路およびその作製方法 | |
| JPH10153801A (ja) | 液晶パネルの製造方法 | |
| JP2898509B2 (ja) | アクティブマトリックス基板及びその製造方法 | |
| JP3647384B2 (ja) | 薄膜半導体素子およびその製造方法並びに表示パネル | |
| JP3433192B2 (ja) | 半導体装置の製造方法及び表示装置 | |
| CN101097370B (zh) | 液晶显示器及其制造方法 | |
| JPH07146489A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991221 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |