JPH07146489A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH07146489A JPH07146489A JP29624293A JP29624293A JPH07146489A JP H07146489 A JPH07146489 A JP H07146489A JP 29624293 A JP29624293 A JP 29624293A JP 29624293 A JP29624293 A JP 29624293A JP H07146489 A JPH07146489 A JP H07146489A
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- JP
- Japan
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- tft
- gate
- liquid crystal
- capacitance
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 工程数を増加させることなくデータバスとゲ
ートバスを電気的に絶縁するための層間絶縁膜の膜厚を
蓄積容量とは関係なく適宜変更することができ、開口率
を下げることなくデータバスとゲートバス間の寄生容量
を低減することができ、歩留りを向上させることができ
る。 【構成】 第１の絶縁性基板上に第１の薄膜トランジス
タ、画素電極、ゲートバス及びデータバスが設けられ、
該第１の薄膜トランジスタのドレイン及びソースのいず
れか一方が該データバスに、他の一方が該画素電極に接
続され、第２の絶縁性基板上に導電層が形成され、該第
１，第２の絶縁性基板間に液晶が封入されてなる液晶表
示装置において、該ゲートバスと次段の画素部との間に
第２の薄膜トランジスタを接続してなる。
ートバスを電気的に絶縁するための層間絶縁膜の膜厚を
蓄積容量とは関係なく適宜変更することができ、開口率
を下げることなくデータバスとゲートバス間の寄生容量
を低減することができ、歩留りを向上させることができ
る。 【構成】 第１の絶縁性基板上に第１の薄膜トランジス
タ、画素電極、ゲートバス及びデータバスが設けられ、
該第１の薄膜トランジスタのドレイン及びソースのいず
れか一方が該データバスに、他の一方が該画素電極に接
続され、第２の絶縁性基板上に導電層が形成され、該第
１，第２の絶縁性基板間に液晶が封入されてなる液晶表
示装置において、該ゲートバスと次段の画素部との間に
第２の薄膜トランジスタを接続してなる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に係り、
詳しくは、画素対応に薄膜トランジスタを設け、この薄
膜トランジスタのスイッチング作用を用いて液晶セルへ
の電圧書き込みと保持動作を行うアクティブマトリクス
型液晶表示装置に適用することができ、特に、工程数を
増加させることなくデータバスとゲートバスを電気的に
絶縁するための層間絶縁膜の膜厚を、積容量とは関係な
く適宜変更することができ、開口率を下げることなくデ
ータバスとゲートバス間の寄生容量を低減することがで
きる液晶表示装置に関する。
詳しくは、画素対応に薄膜トランジスタを設け、この薄
膜トランジスタのスイッチング作用を用いて液晶セルへ
の電圧書き込みと保持動作を行うアクティブマトリクス
型液晶表示装置に適用することができ、特に、工程数を
増加させることなくデータバスとゲートバスを電気的に
絶縁するための層間絶縁膜の膜厚を、積容量とは関係な
く適宜変更することができ、開口率を下げることなくデ
ータバスとゲートバス間の寄生容量を低減することがで
きる液晶表示装置に関する。
【０００２】近年、画素対応に薄膜トランジスタを用い
たアクティブマトリクス型液晶表示装置は、薄膜トラン
ジスタのスイッチング作用を用いて液晶セルへの電圧書
き込みと保持動作を行うことができるという利点を有し
ており、この薄膜トランジスタを用いたアクティブマト
リクス型液晶表示装置は、１０インチクラスまで既に実
用化されてきているが、更に大型テレビやパソコンのデ
ィスプレイとして需要が見込まれており、より画像品質
の向上が期待されている。
たアクティブマトリクス型液晶表示装置は、薄膜トラン
ジスタのスイッチング作用を用いて液晶セルへの電圧書
き込みと保持動作を行うことができるという利点を有し
ており、この薄膜トランジスタを用いたアクティブマト
リクス型液晶表示装置は、１０インチクラスまで既に実
用化されてきているが、更に大型テレビやパソコンのデ
ィスプレイとして需要が見込まれており、より画像品質
の向上が期待されている。
【０００３】
【従来の技術】図７は従来の画素部の等価回路を示す図
であり、ここでは、２画素分を表示する場合を例示して
いる。各ＴＦＴ１０１ａ，１０１ｂのソース１０２ａ，
１０２ｂは液晶セル容量１０３ａ，１０３ｂに接続され
るとともに、ドレイン１０４ａ，１０４ｂはデータバス
１０５に接続され、ゲート１０６ａ，１０６ｂはゲート
バス１０７に接続され、更に、上段のＴＦＴ１０１ａの
ゲート１０６ａと下段（次段）のＴＦＴ１０１ｂのソー
ス１０２ｂ間には、蓄積容量１０８が接続されている。
この蓄積容量１０８は、ＴＦＴ１０１ａ，１０１ｂをＯ
ＦＦした際のＤＣレベルシフト（液晶セル容量１０３
ａ，１０３ｂに書き込まれた電圧の変動）を軽減した
り、ＴＦＴ１０１ａ，１０１ｂをＯＦＦした後の液晶セ
ル容量の電圧保持特性を向上させたりするために付加し
ている。
であり、ここでは、２画素分を表示する場合を例示して
いる。各ＴＦＴ１０１ａ，１０１ｂのソース１０２ａ，
１０２ｂは液晶セル容量１０３ａ，１０３ｂに接続され
るとともに、ドレイン１０４ａ，１０４ｂはデータバス
１０５に接続され、ゲート１０６ａ，１０６ｂはゲート
バス１０７に接続され、更に、上段のＴＦＴ１０１ａの
ゲート１０６ａと下段（次段）のＴＦＴ１０１ｂのソー
ス１０２ｂ間には、蓄積容量１０８が接続されている。
この蓄積容量１０８は、ＴＦＴ１０１ａ，１０１ｂをＯ
ＦＦした際のＤＣレベルシフト（液晶セル容量１０３
ａ，１０３ｂに書き込まれた電圧の変動）を軽減した
り、ＴＦＴ１０１ａ，１０１ｂをＯＦＦした後の液晶セ
ル容量の電圧保持特性を向上させたりするために付加し
ている。
【０００４】次に、図８は図７に示す等価回路の画素部
パターンを示す図である。蓄積容量１０８は、ゲートバ
ス１０７と画素電極１０９の重なり部に形成される容量
により構成されるため、ゲートバス１０７部は、図８に
示すように、画素電極１０９の周りを覆うような形で配
置される。なお、図８において、１１０はコンタクトホ
ールである。
パターンを示す図である。蓄積容量１０８は、ゲートバ
ス１０７と画素電極１０９の重なり部に形成される容量
により構成されるため、ゲートバス１０７部は、図８に
示すように、画素電極１０９の周りを覆うような形で配
置される。なお、図８において、１１０はコンタクトホ
ールである。
【０００５】次に、図９は図８に示すＡ１−Ａ２面の構
造を示す断面図である。図９に示すように、画素電極１
０９とゲートバス１０７間に層間絶縁膜１１１を挟んで
おり、ここで蓄積容量１０８が形成され、データバス１
０５とゲートバス１０７間にも層間絶縁膜１１１を挟ん
でいるので、ここで容量１１２が形成されるが、これは
両バス１０５，１０７間の寄生容量となるため、その容
量値は小さい方がよく、また、両バス１０５，１０７間
の短絡を防ぐためにも層間絶縁膜１１１の膜厚は厚くし
た方がよい。このように、容量１１２の容量値を小さく
するとともに、両バス１０５，１０７の短絡を防ぐため
に層間絶縁膜１１１の膜厚を厚くすると、ゲートバス１
０７と画素電極１０９間の層間絶縁膜１１１の膜厚も厚
くなるため、ゲートバス１０７と画素電極１０９間の蓄
積容量１０８の値も小さくなるため、この蓄積容量１０
８の容量形成のために必要な重なり面積を大きくしなけ
ればならず、図８に示す如く、画素電極１０９の周りの
ゲートバス１０７で覆われる部分の占有面積が増えてし
まい、結局開口率が低下してしまうという問題が生じ
る。
造を示す断面図である。図９に示すように、画素電極１
０９とゲートバス１０７間に層間絶縁膜１１１を挟んで
おり、ここで蓄積容量１０８が形成され、データバス１
０５とゲートバス１０７間にも層間絶縁膜１１１を挟ん
でいるので、ここで容量１１２が形成されるが、これは
両バス１０５，１０７間の寄生容量となるため、その容
量値は小さい方がよく、また、両バス１０５，１０７間
の短絡を防ぐためにも層間絶縁膜１１１の膜厚は厚くし
た方がよい。このように、容量１１２の容量値を小さく
するとともに、両バス１０５，１０７の短絡を防ぐため
に層間絶縁膜１１１の膜厚を厚くすると、ゲートバス１
０７と画素電極１０９間の層間絶縁膜１１１の膜厚も厚
くなるため、ゲートバス１０７と画素電極１０９間の蓄
積容量１０８の値も小さくなるため、この蓄積容量１０
８の容量形成のために必要な重なり面積を大きくしなけ
ればならず、図８に示す如く、画素電極１０９の周りの
ゲートバス１０７で覆われる部分の占有面積が増えてし
まい、結局開口率が低下してしまうという問題が生じ
る。
【０００６】上記問題を解決する従来の画素部パターン
には、図１０に示す如く構造のものが挙げられる。ここ
では、図８と蓄積容量１０８の構造が大きく異なる。図
１０の蓄積容量１０８部で示すように、上段のＴＦＴ１
０１ａのゲートバス１０７が下側にも伸び、ポリシリコ
ン２００ｂと重なっている。このポリシリコン２００ｂ
は、上段のＴＦＴ１０１ａのポリシリコン２００ａと同
じく画素電極１０９と接続するための開口部１１３が設
けられている。
には、図１０に示す如く構造のものが挙げられる。ここ
では、図８と蓄積容量１０８の構造が大きく異なる。図
１０の蓄積容量１０８部で示すように、上段のＴＦＴ１
０１ａのゲートバス１０７が下側にも伸び、ポリシリコ
ン２００ｂと重なっている。このポリシリコン２００ｂ
は、上段のＴＦＴ１０１ａのポリシリコン２００ａと同
じく画素電極１０９と接続するための開口部１１３が設
けられている。
【０００７】次に、図１１は図１０に示すＢ１−Ｂ２面
（駆動用ＴＦＴ）及びＣ１−Ｃ２面（蓄積容量部）の構
造を示す断面図であり、図１１（ａ）は図１０のＢ１−
Ｂ２面の構造断面図、図１１（ｂ）は図１０のＣ１−Ｃ
２面の構造断面図である。図１１（ｂ）に示す蓄積容量
１０８部は、ゲートメタル２０１、ゲート絶縁膜２０２
及びポリシリコン２００ｂにイオン注入を行った３層で
構成されており、このゲート絶縁膜２０２は、図１１
（ａ）に示す駆動用ＴＦＴ１０１ａにおけるゲート絶縁
膜２０２と同一の材質で同時に形成される。図１０のゲ
ートバス１０７とデータバス１０５が交差している箇所
の構造は、図９の左側と同一である。この図１０，１１
に示す構造の液晶表示装置では、データバス１０５とゲ
ートバス１０７間の寄生容量１１２を減らすために層間
絶縁膜１１１を厚くしても蓄積容量１０８に関係なく、
各々独自に容量値を所望の値に設定することができると
いう利点を有する。
（駆動用ＴＦＴ）及びＣ１−Ｃ２面（蓄積容量部）の構
造を示す断面図であり、図１１（ａ）は図１０のＢ１−
Ｂ２面の構造断面図、図１１（ｂ）は図１０のＣ１−Ｃ
２面の構造断面図である。図１１（ｂ）に示す蓄積容量
１０８部は、ゲートメタル２０１、ゲート絶縁膜２０２
及びポリシリコン２００ｂにイオン注入を行った３層で
構成されており、このゲート絶縁膜２０２は、図１１
（ａ）に示す駆動用ＴＦＴ１０１ａにおけるゲート絶縁
膜２０２と同一の材質で同時に形成される。図１０のゲ
ートバス１０７とデータバス１０５が交差している箇所
の構造は、図９の左側と同一である。この図１０，１１
に示す構造の液晶表示装置では、データバス１０５とゲ
ートバス１０７間の寄生容量１１２を減らすために層間
絶縁膜１１１を厚くしても蓄積容量１０８に関係なく、
各々独自に容量値を所望の値に設定することができると
いう利点を有する。
【０００８】次に、図１２は図１０，１１に示す画素部
パターンの製造方法を示す図であり、ここでは、図１
０，１１に示すＢ１−Ｂ２面及びＣ１−Ｃ２面の製造方
法を示している。まず、図１２（ａ）に示すように、基
板３００上にポリシリコン２００ａ，２００ｂを成膜し
てパターニングする。ここで、ポリシリコン２００ａ
は、駆動用ＴＦＴ１０１ａの半導体層であり、ポリシリ
コン２００ｂは、蓄積容量１０８部の半導体層である。
次に、図１２（ｂ）に示すように、駆動用ＴＦＴ１０１
ａのポリシリコン２００ａ上のみにレジスト３０１をパ
ターニングし、このパターニングしたレジスト３０１を
マスクとしてＰ（リン）等のＮ型不純物を蓄積容量１０
８部のポリシリコン２００ｂ内にイオン注入して、ポリ
シリコン２００ｂをＮ型半導体層にする。次に、図１２
（ｃ）に示すように、レジスト３０１を除去し、ゲート
絶縁膜２０２及びゲートメタル２０１を成膜し、ゲート
メタル２０１をパターニングする。
パターンの製造方法を示す図であり、ここでは、図１
０，１１に示すＢ１−Ｂ２面及びＣ１−Ｃ２面の製造方
法を示している。まず、図１２（ａ）に示すように、基
板３００上にポリシリコン２００ａ，２００ｂを成膜し
てパターニングする。ここで、ポリシリコン２００ａ
は、駆動用ＴＦＴ１０１ａの半導体層であり、ポリシリ
コン２００ｂは、蓄積容量１０８部の半導体層である。
次に、図１２（ｂ）に示すように、駆動用ＴＦＴ１０１
ａのポリシリコン２００ａ上のみにレジスト３０１をパ
ターニングし、このパターニングしたレジスト３０１を
マスクとしてＰ（リン）等のＮ型不純物を蓄積容量１０
８部のポリシリコン２００ｂ内にイオン注入して、ポリ
シリコン２００ｂをＮ型半導体層にする。次に、図１２
（ｃ）に示すように、レジスト３０１を除去し、ゲート
絶縁膜２０２及びゲートメタル２０１を成膜し、ゲート
メタル２０１をパターニングする。
【０００９】次に、ゲートメタル２０１をマスクとして
ゲート絶縁膜２０２をエッチングした後、２回目のＰ等
のＮ型不純物を駆動用ＴＦＴ１０１ａの２００ａ内にイ
オン注入して駆動用ＴＦＴ１０１ａのソース、ドレイン
部を形成する。このようにマスクとしてレジストを用い
ないでゲートメタル２０１をマスクとする方法は、セル
フアラインと呼ばれる公知の技術である。そして、層間
絶縁膜１１１を成膜し、駆動用ＴＦＴ１０１ａ及び蓄積
容量１０８部分のコンタクトホール１１０の穴あけを行
った後、データバス１０５用のメタル成膜及びパターニ
ング、画素電極１０９の成膜及びパターニング等を行う
ことにより、図１０，１１に示すような画素部パターン
構造を得ることができる。
ゲート絶縁膜２０２をエッチングした後、２回目のＰ等
のＮ型不純物を駆動用ＴＦＴ１０１ａの２００ａ内にイ
オン注入して駆動用ＴＦＴ１０１ａのソース、ドレイン
部を形成する。このようにマスクとしてレジストを用い
ないでゲートメタル２０１をマスクとする方法は、セル
フアラインと呼ばれる公知の技術である。そして、層間
絶縁膜１１１を成膜し、駆動用ＴＦＴ１０１ａ及び蓄積
容量１０８部分のコンタクトホール１１０の穴あけを行
った後、データバス１０５用のメタル成膜及びパターニ
ング、画素電極１０９の成膜及びパターニング等を行う
ことにより、図１０，１１に示すような画素部パターン
構造を得ることができる。
【００１０】
【発明が解決しようとする課題】上記した図１０〜１２
に示す従来の液晶表示装置では、開口率を下げることな
く、データバス１０５とゲートバス１０７間の寄生容量
を低減できるという利点を有するが、レジストを用いな
いでゲートメタル２０１をマスクとするセルフアライン
技術を用いたので、蓄積容量１０８部の下側電極として
のＮ型半導体層２００ｂと駆動用ＴＦＴ１０１ａ部のド
レイン，ソース用のＮ型半導体層２００ａには別々にイ
オン注入を行わなければならず、工程数が増加するとい
う問題があった。
に示す従来の液晶表示装置では、開口率を下げることな
く、データバス１０５とゲートバス１０７間の寄生容量
を低減できるという利点を有するが、レジストを用いな
いでゲートメタル２０１をマスクとするセルフアライン
技術を用いたので、蓄積容量１０８部の下側電極として
のＮ型半導体層２００ｂと駆動用ＴＦＴ１０１ａ部のド
レイン，ソース用のＮ型半導体層２００ａには別々にイ
オン注入を行わなければならず、工程数が増加するとい
う問題があった。
【００１１】そこで、駆動用ＴＦＴ１０１ａ部のゲート
メタル２０１と蓄積容量１０８部のゲートメタル２０１
を別々の工程にすれば、イオン注入は１回にすることが
できると考えられるが、ゲートメタル工程が増加して、
結局工程数が増加してしまうという問題があった。この
ようにプロセスが複雑になる状況は、特に基板の周辺部
に駆動回路を内蔵したＣＭＯＳ駆動のプロセスの場合は
なお更顕著になる。その場合、上記した図１０〜１２に
示す液晶表示装置では、少なくとも図１２に示す２回の
イオン注入＋Ｐチャネル型ＴＦＴ形成のためのイオン注
入１回の計３回の不純物注入が必要である。
メタル２０１と蓄積容量１０８部のゲートメタル２０１
を別々の工程にすれば、イオン注入は１回にすることが
できると考えられるが、ゲートメタル工程が増加して、
結局工程数が増加してしまうという問題があった。この
ようにプロセスが複雑になる状況は、特に基板の周辺部
に駆動回路を内蔵したＣＭＯＳ駆動のプロセスの場合は
なお更顕著になる。その場合、上記した図１０〜１２に
示す液晶表示装置では、少なくとも図１２に示す２回の
イオン注入＋Ｐチャネル型ＴＦＴ形成のためのイオン注
入１回の計３回の不純物注入が必要である。
【００１２】そこで、本発明は、工程数を増加させるこ
となくデータバスとゲートバスを電気的に絶縁するため
の層間絶縁膜の膜厚を蓄積容量とは関係なく適宜変更す
ることができ、開口率を下げることなくデータバスとゲ
ートバス間の寄生容量を低減することができ、歩留りを
向上させることができる液晶表示装置を提供することを
目的とする。
となくデータバスとゲートバスを電気的に絶縁するため
の層間絶縁膜の膜厚を蓄積容量とは関係なく適宜変更す
ることができ、開口率を下げることなくデータバスとゲ
ートバス間の寄生容量を低減することができ、歩留りを
向上させることができる液晶表示装置を提供することを
目的とする。
【００１３】
【課題を解決するための手段】本発明による液晶表示装
置は上記目的達成のため、第１の絶縁性基板上に第１の
薄膜トランジスタ、画素電極、ゲートバス及びデータバ
スが設けられ、該第１の薄膜トランジスタのドレイン及
びソースのいずれか一方が該データバスに、他の一方が
該画素電極に接続され、第２の絶縁性基板上に導電層が
形成され、該第１，第２の絶縁性基板間に液晶が封入さ
れてなる液晶表示装置において、該ゲートバスと次段の
画素部との間に第２の薄膜トランジスタが接続されてな
り、かつドレイン電極及びソース電極は共通に接続され
てなることを特徴とするものである。
置は上記目的達成のため、第１の絶縁性基板上に第１の
薄膜トランジスタ、画素電極、ゲートバス及びデータバ
スが設けられ、該第１の薄膜トランジスタのドレイン及
びソースのいずれか一方が該データバスに、他の一方が
該画素電極に接続され、第２の絶縁性基板上に導電層が
形成され、該第１，第２の絶縁性基板間に液晶が封入さ
れてなる液晶表示装置において、該ゲートバスと次段の
画素部との間に第２の薄膜トランジスタが接続されてな
り、かつドレイン電極及びソース電極は共通に接続され
てなることを特徴とするものである。
【００１４】本発明においては、前記第２の薄膜トラン
ジスタをＰチャネル型で構成してもよく、この場合、後
述する実施例の如く、本発明の効果を効率良く得ること
ができる。また、前記第２の薄膜トランジスタのドレイ
ン電極及びソース電極のいずれか一方を回路的に接続し
てなるように構成してもよい。この場合、使用しない端
子部を削除し、その分画素電極を広げることで、開口率
を向上させることができる。
ジスタをＰチャネル型で構成してもよく、この場合、後
述する実施例の如く、本発明の効果を効率良く得ること
ができる。また、前記第２の薄膜トランジスタのドレイ
ン電極及びソース電極のいずれか一方を回路的に接続し
てなるように構成してもよい。この場合、使用しない端
子部を削除し、その分画素電極を広げることで、開口率
を向上させることができる。
【００１５】
【作用】本発明者等は、鋭意検討した結果、通常の駆動
のために用いるＴＦＴとは別にＴＦＴを設けることで蓄
積容量としての機能を持たせることに着目し、第１の絶
縁性基板上に第１の薄膜トランジスタ、画素電極、ゲー
トバス及びデータバスが設けられ、該第１の薄膜トラン
ジスタのドレイン及びソースのいずれか一方が該データ
バスに、他の一方が該画素電極に接続され、第２の絶縁
性基板上に導電層が形成され、該第１，第２の絶縁性基
板間に液晶が封入されてなる液晶表示装置において、該
ゲートバスと次段の画素部との間に第２の薄膜トランジ
スタが接続されてなるように構成したところ、特にＣＭ
ＯＳ工程においてデータバス間、ゲートバス間の寄生容
量を小さくするか、あるいは断線を防ぐために層間絶縁
膜を厚くしても、開口率を下げることなく蓄積容量を形
成することができ、かつプロセスの増加を伴わない構造
を実現することができた。
のために用いるＴＦＴとは別にＴＦＴを設けることで蓄
積容量としての機能を持たせることに着目し、第１の絶
縁性基板上に第１の薄膜トランジスタ、画素電極、ゲー
トバス及びデータバスが設けられ、該第１の薄膜トラン
ジスタのドレイン及びソースのいずれか一方が該データ
バスに、他の一方が該画素電極に接続され、第２の絶縁
性基板上に導電層が形成され、該第１，第２の絶縁性基
板間に液晶が封入されてなる液晶表示装置において、該
ゲートバスと次段の画素部との間に第２の薄膜トランジ
スタが接続されてなるように構成したところ、特にＣＭ
ＯＳ工程においてデータバス間、ゲートバス間の寄生容
量を小さくするか、あるいは断線を防ぐために層間絶縁
膜を厚くしても、開口率を下げることなく蓄積容量を形
成することができ、かつプロセスの増加を伴わない構造
を実現することができた。
【００１６】具体的には、その構造は、蓄積容量部に第
２の薄膜トレンジスタとしてＰチャネル型ＴＦＴを接続
し、蓄積容量としてＰチャネル型ＴＦＴのゲート容量を
用いることができるため、蓄積容量部の層間絶縁膜を回
路として用いることなくデータバス、ゲートバス間の寄
生容量を定める層間絶縁膜の厚みを、蓄積容量とは無関
係に独立に変えることができる他、新たに付加したこの
Ｐチャネル型ＴＦＴは、元々ＣＭＯＳ工程で周辺に配置
されているものと構造的に同一なので、プロセスを増加
しないようにすることができる。
２の薄膜トレンジスタとしてＰチャネル型ＴＦＴを接続
し、蓄積容量としてＰチャネル型ＴＦＴのゲート容量を
用いることができるため、蓄積容量部の層間絶縁膜を回
路として用いることなくデータバス、ゲートバス間の寄
生容量を定める層間絶縁膜の厚みを、蓄積容量とは無関
係に独立に変えることができる他、新たに付加したこの
Ｐチャネル型ＴＦＴは、元々ＣＭＯＳ工程で周辺に配置
されているものと構造的に同一なので、プロセスを増加
しないようにすることができる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例の液晶表示装置における
画素部パターンの構造を示す平面図である。本実施例で
は、蓄積容量部Ａには、駆動用ＴＦＴ１とは別に蓄積容
量用ＴＦＴ２が配置されており、駆動用ＴＦＴ１には、
ポリシリコン１ａが形成され、蓄積容量用ＴＦＴ２に
は、ポリシリコン２ａが形成されている。そして、蓄積
容量用ＴＦＴ２には、画素電極３と層間絶縁膜を通して
接続するための開口部４を設けており、蓄積容量用ＴＦ
Ｔ２と駆動用ＴＦＴ１のゲートは、ゲートバス５ａに共
通に接続されている。なお、図１において、６はデータ
バスである。
する。図１は本発明の一実施例の液晶表示装置における
画素部パターンの構造を示す平面図である。本実施例で
は、蓄積容量部Ａには、駆動用ＴＦＴ１とは別に蓄積容
量用ＴＦＴ２が配置されており、駆動用ＴＦＴ１には、
ポリシリコン１ａが形成され、蓄積容量用ＴＦＴ２に
は、ポリシリコン２ａが形成されている。そして、蓄積
容量用ＴＦＴ２には、画素電極３と層間絶縁膜を通して
接続するための開口部４を設けており、蓄積容量用ＴＦ
Ｔ２と駆動用ＴＦＴ１のゲートは、ゲートバス５ａに共
通に接続されている。なお、図１において、６はデータ
バスである。
【００１８】次に、図２は図１に示すＢ１−Ｂ２面及び
Ｃ１−Ｃ２面の構造を示す断面図であり、図２（ａ）は
図１のＢ１−Ｂ２面の構造断面図、図２（ｂ）は図１の
Ｃ１−Ｃ２面の構造断面図である。本実施例では、図２
（ｂ）に示すように、ゲートメタル１１とポリシリコン
２ａの間にゲート絶縁膜１２を形成して蓄積容量を形成
している。このゲート絶縁膜１２は、駆動用ＴＦＴ１部
のゲート絶縁膜１２と同一のプロセスで形成される膜で
ある。このため、Ｃ−Ｃ面の蓄積容量Ａは、ＴＦＴと構
造はほぼ同じであるが、ドレイン，ソース領域がＰ型半
導体になっている。なお、図２において１３，１４は各
々層間絶縁膜、コンタクトホールである。
Ｃ１−Ｃ２面の構造を示す断面図であり、図２（ａ）は
図１のＢ１−Ｂ２面の構造断面図、図２（ｂ）は図１の
Ｃ１−Ｃ２面の構造断面図である。本実施例では、図２
（ｂ）に示すように、ゲートメタル１１とポリシリコン
２ａの間にゲート絶縁膜１２を形成して蓄積容量を形成
している。このゲート絶縁膜１２は、駆動用ＴＦＴ１部
のゲート絶縁膜１２と同一のプロセスで形成される膜で
ある。このため、Ｃ−Ｃ面の蓄積容量Ａは、ＴＦＴと構
造はほぼ同じであるが、ドレイン，ソース領域がＰ型半
導体になっている。なお、図２において１３，１４は各
々層間絶縁膜、コンタクトホールである。
【００１９】次に、図３は図１，２に示す画素部パター
ンの製造方法を示す図である。まず、図３（ａ）に示す
ように、基板上２１にポリシリコン１ａ，２ａを成膜
し、パターニングした後、図３（ｂ）に示すように、ゲ
ート絶縁膜１２、ゲートメタル１１を成膜し、ゲートメ
タル１１をパターニングする。次に、図３（ｂ）に示す
ように、パターニングしたゲートメタル１１をマスクと
して、ゲート絶縁膜１２をパターニングした後、ゲート
メタル１１をマスクとしてＢ（ボロン）等のＰ型不純物
をイオン注入して駆動用ＴＦＴ１部のポリシリコン１ａ
及び蓄積容量部Ａのポリシリコン２ａ各々のドレイン，
ソース部をＰ型半導体にする。次に、図３（ｄ）に示す
ように、蓄積容量部Ａのみにレジスト２２を被せて、Ｐ
等のＮ型不純物をイオン注入して駆動用ＴＦＴ１部のポ
リシリコン１ａのドレイン，ソース部をＮ型半導体にす
る。この時、Ｎ型不純物の注入量は、上記注入したＰ型
不純物が無視できるような値に設定する。なお、このよ
うにレジストの工程を減らすために、Ｎ型とＰ型の不純
物の濃度を変えて注入する技術は、ＣＭＯＳ工程ではよ
く使われて公知である。
ンの製造方法を示す図である。まず、図３（ａ）に示す
ように、基板上２１にポリシリコン１ａ，２ａを成膜
し、パターニングした後、図３（ｂ）に示すように、ゲ
ート絶縁膜１２、ゲートメタル１１を成膜し、ゲートメ
タル１１をパターニングする。次に、図３（ｂ）に示す
ように、パターニングしたゲートメタル１１をマスクと
して、ゲート絶縁膜１２をパターニングした後、ゲート
メタル１１をマスクとしてＢ（ボロン）等のＰ型不純物
をイオン注入して駆動用ＴＦＴ１部のポリシリコン１ａ
及び蓄積容量部Ａのポリシリコン２ａ各々のドレイン，
ソース部をＰ型半導体にする。次に、図３（ｄ）に示す
ように、蓄積容量部Ａのみにレジスト２２を被せて、Ｐ
等のＮ型不純物をイオン注入して駆動用ＴＦＴ１部のポ
リシリコン１ａのドレイン，ソース部をＮ型半導体にす
る。この時、Ｎ型不純物の注入量は、上記注入したＰ型
不純物が無視できるような値に設定する。なお、このよ
うにレジストの工程を減らすために、Ｎ型とＰ型の不純
物の濃度を変えて注入する技術は、ＣＭＯＳ工程ではよ
く使われて公知である。
【００２０】そして、レジスト２２を除去し、層間絶縁
膜１３を成膜した後、コンタクトホール１４の穴あけを
行い、その後、データバス６の成膜、パターニング及び
画素電極３の成膜、パターニング等を行うことにより、
図１，２に示すような画素部パターン構造を得ることが
できる。このように、本実施例では、通常のＣＭＯＳ工
程と同一で行うことができるため、蓄積容量部Ａのため
に新たに工程を追加しないで済ませることができる。
膜１３を成膜した後、コンタクトホール１４の穴あけを
行い、その後、データバス６の成膜、パターニング及び
画素電極３の成膜、パターニング等を行うことにより、
図１，２に示すような画素部パターン構造を得ることが
できる。このように、本実施例では、通常のＣＭＯＳ工
程と同一で行うことができるため、蓄積容量部Ａのため
に新たに工程を追加しないで済ませることができる。
【００２１】次に、図４は図１に示す画素部パターンの
等価回路を示す図である。本実施例では、前述した図７
の従来型の蓄積容量の代わりにＴＦＴ２が接続されてい
る。図５（ａ），（ｂ）は図４に示すゲートバス５ａ及
びゲートバス５ｂの印加電圧波形を示す図である。実施
例では、蓄積容量Ａとして用いている蓄積容量用ＴＦＴ
２は、Ｐチャネル型とすることにより、その効果は大と
なる。図６はＰチャネル型ＴＦＴのゲートバス電圧対ゲ
ート容量特性例を示す図である。Ｐチャネル型の場合
は、ゲートバス電圧が負になる程ゲート容量は増加す
る。今、図４のＴＦＴの動作に注目すると、ＴＦＴ３が
ＯＮ状態の時（図５（ｂ）のタイミングＴ１）、ゲート
バス５ｂには、正電圧が印加され、ＴＦＴ３は、データ
バス６の電圧を液晶セル容量に書き込む。その時、ＴＦ
Ｔ１は、ＯＦＦさせるためにゲートバス５ａに、ＯＦＦ
させるに十分な電圧を加える（通常−７〜−１２Ｖ程
度）。このため、蓄積容量用ＴＦＴ２のゲートには、Ｔ
１及びＴ１以後は負の電圧が加わっているため、図６に
示すように、ゲート容量、即ち蓄積容量が大きな値とな
り、より本来の蓄積容量の目的であるＯＦＦ時（図５の
タイミングＴ２）における液晶セル容量電圧の変動を押
さえることができる他、ＯＦＦ後（Ｔ２以後）の液晶セ
ル容量の電圧保持特性も向上させることができる。
等価回路を示す図である。本実施例では、前述した図７
の従来型の蓄積容量の代わりにＴＦＴ２が接続されてい
る。図５（ａ），（ｂ）は図４に示すゲートバス５ａ及
びゲートバス５ｂの印加電圧波形を示す図である。実施
例では、蓄積容量Ａとして用いている蓄積容量用ＴＦＴ
２は、Ｐチャネル型とすることにより、その効果は大と
なる。図６はＰチャネル型ＴＦＴのゲートバス電圧対ゲ
ート容量特性例を示す図である。Ｐチャネル型の場合
は、ゲートバス電圧が負になる程ゲート容量は増加す
る。今、図４のＴＦＴの動作に注目すると、ＴＦＴ３が
ＯＮ状態の時（図５（ｂ）のタイミングＴ１）、ゲート
バス５ｂには、正電圧が印加され、ＴＦＴ３は、データ
バス６の電圧を液晶セル容量に書き込む。その時、ＴＦ
Ｔ１は、ＯＦＦさせるためにゲートバス５ａに、ＯＦＦ
させるに十分な電圧を加える（通常−７〜−１２Ｖ程
度）。このため、蓄積容量用ＴＦＴ２のゲートには、Ｔ
１及びＴ１以後は負の電圧が加わっているため、図６に
示すように、ゲート容量、即ち蓄積容量が大きな値とな
り、より本来の蓄積容量の目的であるＯＦＦ時（図５の
タイミングＴ２）における液晶セル容量電圧の変動を押
さえることができる他、ＯＦＦ後（Ｔ２以後）の液晶セ
ル容量の電圧保持特性も向上させることができる。
【００２２】なお、上記実施例では、蓄積容量用ＴＦＴ
２をドレイン及びソース共共通に接続して用いている
が、いずれか片方のみ接続しても同じ効果を得ることが
できる。この時は、用いない端子部を削除してその分画
素電極を広げれば、開口率を向上させることができる。
この場合のパターン図は図１０の従来例と同じでプロセ
スフローは図３と同じである。両者の差は、蓄積容量部
のポリシリコン層の構造にある。従来例では、図１１
（ｂ）に示すように、蓄積容量部のポリシリコン層は、
全体がＮ型層であるのに対し、本実施例では、図２
（ｂ）の蓄積容量部に示す如く、ゲートメタル直下は、
不純物を含まず、ドレイン，ソース部は、Ｐ型層となっ
ているところが異なる。
２をドレイン及びソース共共通に接続して用いている
が、いずれか片方のみ接続しても同じ効果を得ることが
できる。この時は、用いない端子部を削除してその分画
素電極を広げれば、開口率を向上させることができる。
この場合のパターン図は図１０の従来例と同じでプロセ
スフローは図３と同じである。両者の差は、蓄積容量部
のポリシリコン層の構造にある。従来例では、図１１
（ｂ）に示すように、蓄積容量部のポリシリコン層は、
全体がＮ型層であるのに対し、本実施例では、図２
（ｂ）の蓄積容量部に示す如く、ゲートメタル直下は、
不純物を含まず、ドレイン，ソース部は、Ｐ型層となっ
ているところが異なる。
【００２３】
【発明の効果】本発明によれば、工程数を増加させるこ
となくデータバスとゲートバスを電気的に絶縁するため
の層間絶縁膜の膜厚を蓄積容量とは関係なく適宜変更す
ることができ、開口率を下げることなくデータバスとゲ
ートバス間の寄生容量を低減することができ、歩留りを
向上させることができるという効果がある。
となくデータバスとゲートバスを電気的に絶縁するため
の層間絶縁膜の膜厚を蓄積容量とは関係なく適宜変更す
ることができ、開口率を下げることなくデータバスとゲ
ートバス間の寄生容量を低減することができ、歩留りを
向上させることができるという効果がある。
【図１】本発明の一実施例の液晶表示装置における画素
部パターンの構造を示す平面図である。
部パターンの構造を示す平面図である。
【図２】図１に示すＢ１−Ｂ２面及びＣ１−Ｃ２面の構
造を示す断面図である。
造を示す断面図である。
【図３】図１，２に示す画素部パターンの製造方法を示
す図である。
す図である。
【図４】図１に示す画素部パターンの等価回路を示す図
である。
である。
【図５】図４に示すゲートバス５ａ，５ｂの印加電圧波
形を示す図である。
形を示す図である。
【図６】Ｐチャネル型ＴＦＴのゲートバス電圧対ゲート
容量特性例を示す図である。
容量特性例を示す図である。
【図７】従来の液晶表示装置における画素部の等価回路
を示す図である。
を示す図である。
【図８】図７に示す等価回路の画素部パターンの構造を
示す平面図である。
示す平面図である。
【図９】図８に示すＡ１−Ａ２面の構造を示す断面図で
ある。
ある。
【図１０】従来の画素部パターンの別の一例を示す図で
ある。
ある。
【図１１】図１０に示すＢ１−Ｂ２面及びＣ１−Ｃ２面
の構造を示す断面図である。
の構造を示す断面図である。
【図１２】図１０，１１に示す画素部パターンの製造方
法を示す図である。
法を示す図である。
１ 駆動用ＴＦＴ １ａ ポリシリコン ２ 蓄積容量用ＴＦＴ ２ａ ポリシリコン ３ 画素電極 ４ 開口部 ５ａ，５ｂ ゲートバス ６ データバス １１ ゲートメタル １２ ゲート絶縁膜 １３ 層間絶縁膜 １４ コンタクトホール ２１ 基板 ２２ レジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 紀久 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 脇野 有希子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 第１の絶縁性基板上に第１の薄膜トラン
ジスタ、画素電極、ゲートバス及びデータバスが設けら
れ、該第１の薄膜トランジスタのドレイン及びソースの
いずれか一方が該データバスに、他の一方が該画素電極
に接続され、第２の絶縁性基板上に導電層が形成され、
該第１，第２の絶縁性基板間に液晶が封入されてなる液
晶表示装置において、該ゲートバスと次段の画素部との
間に第２の薄膜トランジスタが接続されてなり、かつド
レイン電極及びソース電極は共通に接続されてなること
を特徴とする液晶表示装置。 - 【請求項２】 前記第２の薄膜トランジスタは、Ｐチャ
ネル型であることを特徴とする請求項１記載の液晶表示
装置。 - 【請求項３】 前記第２の薄膜トランジスタのドレイン
電極及びソース電極のいずれか一方は、回路的に接続さ
れてなることを特徴とする請求項１，２記載の液晶表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29624293A JPH07146489A (ja) | 1993-11-26 | 1993-11-26 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29624293A JPH07146489A (ja) | 1993-11-26 | 1993-11-26 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07146489A true JPH07146489A (ja) | 1995-06-06 |
Family
ID=17831031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29624293A Withdrawn JPH07146489A (ja) | 1993-11-26 | 1993-11-26 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07146489A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003344866A (ja) * | 2002-05-24 | 2003-12-03 | Sony Corp | 表示装置及びその製造方法 |
| KR100550693B1 (ko) * | 2001-03-23 | 2006-02-08 | 세이코 엡슨 가부시키가이샤 | 전기 광학 기판 장치의 제조 방법 및 기판 장치의 제조 방법 |
| JP2007072483A (ja) * | 2006-11-27 | 2007-03-22 | Sony Corp | 表示装置及びその製造方法 |
| US8194199B2 (en) | 2004-12-02 | 2012-06-05 | Samsung Electronics Co., Ltd. | Liquid crystal display device having a ratio of liquid crystal capacitances equal to a ratio of parasitic capacitances |
-
1993
- 1993-11-26 JP JP29624293A patent/JPH07146489A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100550693B1 (ko) * | 2001-03-23 | 2006-02-08 | 세이코 엡슨 가부시키가이샤 | 전기 광학 기판 장치의 제조 방법 및 기판 장치의 제조 방법 |
| JP2003344866A (ja) * | 2002-05-24 | 2003-12-03 | Sony Corp | 表示装置及びその製造方法 |
| US8026116B2 (en) | 2002-05-24 | 2011-09-27 | Sony Corporation | Display device and method of manufacturing the same |
| US8194199B2 (en) | 2004-12-02 | 2012-06-05 | Samsung Electronics Co., Ltd. | Liquid crystal display device having a ratio of liquid crystal capacitances equal to a ratio of parasitic capacitances |
| JP2007072483A (ja) * | 2006-11-27 | 2007-03-22 | Sony Corp | 表示装置及びその製造方法 |
| JP4544242B2 (ja) * | 2006-11-27 | 2010-09-15 | ソニー株式会社 | 表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |