JPH09127551A - 半導体装置およびアクティブマトリクス基板 - Google Patents
半導体装置およびアクティブマトリクス基板Info
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- JPH09127551A JPH09127551A JP28415595A JP28415595A JPH09127551A JP H09127551 A JPH09127551 A JP H09127551A JP 28415595 A JP28415595 A JP 28415595A JP 28415595 A JP28415595 A JP 28415595A JP H09127551 A JPH09127551 A JP H09127551A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 開口率が高く、信頼性に優れた半導体装置を
提供する。 【解決手段】 ゲート配線６上に透明絶縁膜（図示せ
ず）を介して透明電極１１が形成されて、補助容量が構
成されている。透明電極１１上には上部絶縁膜が形成さ
れ、その上に透明電極１１に重ならない状態で画素電極
２３が形成されている。透明電極１１は、ゲート配線６
をマスクとして基板裏面から露光することにより、ゲー
ト配線上に自己整合的にパターニングされている。透明
絶縁膜としてゲート配線６の陽極酸化膜を用いると、工
程が簡略化できる。ゲート配線６としてＴｉ、Ｄｙ、Ｎ
ｄ、Ｆｅ、Ｃｏ、Ｇｄ等を含むＡｌ合金を用いると、配
線抵抗を低くすると共に陽極酸化膜の絶縁耐圧を高くで
きる。
提供する。 【解決手段】 ゲート配線６上に透明絶縁膜（図示せ
ず）を介して透明電極１１が形成されて、補助容量が構
成されている。透明電極１１上には上部絶縁膜が形成さ
れ、その上に透明電極１１に重ならない状態で画素電極
２３が形成されている。透明電極１１は、ゲート配線６
をマスクとして基板裏面から露光することにより、ゲー
ト配線上に自己整合的にパターニングされている。透明
絶縁膜としてゲート配線６の陽極酸化膜を用いると、工
程が簡略化できる。ゲート配線６としてＴｉ、Ｄｙ、Ｎ
ｄ、Ｆｅ、Ｃｏ、Ｇｄ等を含むＡｌ合金を用いると、配
線抵抗を低くすると共に陽極酸化膜の絶縁耐圧を高くで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置等に
用いられ、付加容量を備えた半導体装置およびアクティ
ブマトリクス基板に関する。
用いられ、付加容量を備えた半導体装置およびアクティ
ブマトリクス基板に関する。
【０００２】
【従来の技術】従来、ガラス等の透明絶縁性基板上に、
ＴＦＴ（薄膜トランジスタ）やＭＩＭ（Ｍｅｔａｌ Ｉ
ｎｓｕｌａｔｏｒ Ｍｅｔａｌ）素子等のスイッチング
素子をマトリクス状に形成し、これをスイッチング素子
として用いるアクティブマトリクス型液晶表示装置が知
られている。このアクティブマトリクス型液晶表示装置
においては、近年、その表示画面の大型化と高精細化と
が進展しつつあり、これに伴って信頼性を向上させるた
めには、各絵素毎に補助容量を形成する必要がある。
ＴＦＴ（薄膜トランジスタ）やＭＩＭ（Ｍｅｔａｌ Ｉ
ｎｓｕｌａｔｏｒ Ｍｅｔａｌ）素子等のスイッチング
素子をマトリクス状に形成し、これをスイッチング素子
として用いるアクティブマトリクス型液晶表示装置が知
られている。このアクティブマトリクス型液晶表示装置
においては、近年、その表示画面の大型化と高精細化と
が進展しつつあり、これに伴って信頼性を向上させるた
めには、各絵素毎に補助容量を形成する必要がある。
【０００３】図８および図９に、補助容量を形成したア
クティブマトリクス基板の一例を示す。透明絶縁性基板
１上に島状の半導体層３が形成され、その上にゲート絶
縁膜４としてＳｉＯ2膜が形成されている。その上にＡ
ｌを主成分とする合金やＴａ等が堆積されて、ゲート配
線６、ゲート電極５および補助容量配線２７となってい
る。半導体層３には、ゲート電極６をマスクとしてＰイ
オンまたはＢイオンが注入されてソース領域８およびド
レイン領域９となっており、ゲート電極６の下部にはイ
オンが注入されずにチャンネル領域３Ｃとなっている。
その上には、層間絶縁膜１３としてＳｉＯ2膜が形成さ
れてコンタクトホール１４、１５が設けられている。そ
の上には、Ａｌを主成分とする合金等がスパッタリング
されてソース配線１７およびドレイン電極１８が形成さ
れ、コンタクトホール１４、１５を通ってソース領域８
およびドレイン領域９に接続されている。その上にはＩ
ＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる画
素電極２３がドレイン電極９に接続して形成され、その
一部が補助容量配線２７と重なっている。この画素電極
２３と補助容量配線との重畳部が補助容量となる。
クティブマトリクス基板の一例を示す。透明絶縁性基板
１上に島状の半導体層３が形成され、その上にゲート絶
縁膜４としてＳｉＯ2膜が形成されている。その上にＡ
ｌを主成分とする合金やＴａ等が堆積されて、ゲート配
線６、ゲート電極５および補助容量配線２７となってい
る。半導体層３には、ゲート電極６をマスクとしてＰイ
オンまたはＢイオンが注入されてソース領域８およびド
レイン領域９となっており、ゲート電極６の下部にはイ
オンが注入されずにチャンネル領域３Ｃとなっている。
その上には、層間絶縁膜１３としてＳｉＯ2膜が形成さ
れてコンタクトホール１４、１５が設けられている。そ
の上には、Ａｌを主成分とする合金等がスパッタリング
されてソース配線１７およびドレイン電極１８が形成さ
れ、コンタクトホール１４、１５を通ってソース領域８
およびドレイン領域９に接続されている。その上にはＩ
ＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる画
素電極２３がドレイン電極９に接続して形成され、その
一部が補助容量配線２７と重なっている。この画素電極
２３と補助容量配線との重畳部が補助容量となる。
【０００４】上記補助容量を形成する方法としては、他
にも、様々なものが知られている。例えば、特開平４−
１７８６３４号公報には、Ｔａ等のゲート電極材料を補
助容量の下部電極として、その表面を陽極酸化すること
によりＴａ酸化膜を形成し、その上にソース配線および
ドレイン電極と同じ層で補助容量の上部電極を形成する
方法が開示されている。また、特開平３−２６９５２１
号公報には、ゲート配線に接続された補助容量電極と、
透明な画素電極とを陽極酸化膜を介して対向させる方法
が開示されている。さらに、特開平６−１６０９０１号
公報には、ＴＦＴが形成された絶縁性基板上の全面に層
間絶縁膜を設けて画素電極をゲート配線上にまで拡げ、
ゲート配線の線幅を一部拡げることにより、補助容量電
極を別に設けずに補助容量を形成する方法が開示されて
いる。
にも、様々なものが知られている。例えば、特開平４−
１７８６３４号公報には、Ｔａ等のゲート電極材料を補
助容量の下部電極として、その表面を陽極酸化すること
によりＴａ酸化膜を形成し、その上にソース配線および
ドレイン電極と同じ層で補助容量の上部電極を形成する
方法が開示されている。また、特開平３−２６９５２１
号公報には、ゲート配線に接続された補助容量電極と、
透明な画素電極とを陽極酸化膜を介して対向させる方法
が開示されている。さらに、特開平６−１６０９０１号
公報には、ＴＦＴが形成された絶縁性基板上の全面に層
間絶縁膜を設けて画素電極をゲート配線上にまで拡げ、
ゲート配線の線幅を一部拡げることにより、補助容量電
極を別に設けずに補助容量を形成する方法が開示されて
いる。
【０００５】
【発明が解決しようとする課題】上述の図８および図９
に示した構造では、ゲート配線と補助容量の下部電極と
を同一の製造工程で作製することができるが、ゲート配
線と別の部分を補助容量の下部電極としているので、そ
の分だけ開口率が低下する。また、層間絶縁膜を補助容
量の誘電体として用いているので膜厚が厚く、補助容量
の面積を大きく取る必要が生じて開口率が低下するとい
う問題がある。ゲート配線下にゲート絶縁膜を間に介し
て補助容量の下部電極を設ける方法も考えられるが、ゲ
ート配線と下部電極とのアライメントマージンを考慮す
る必要があるので、開口率の低下につながる。
に示した構造では、ゲート配線と補助容量の下部電極と
を同一の製造工程で作製することができるが、ゲート配
線と別の部分を補助容量の下部電極としているので、そ
の分だけ開口率が低下する。また、層間絶縁膜を補助容
量の誘電体として用いているので膜厚が厚く、補助容量
の面積を大きく取る必要が生じて開口率が低下するとい
う問題がある。ゲート配線下にゲート絶縁膜を間に介し
て補助容量の下部電極を設ける方法も考えられるが、ゲ
ート配線と下部電極とのアライメントマージンを考慮す
る必要があるので、開口率の低下につながる。
【０００６】上記特開平４−１７８６３４号公報では、
ゲート電極材料の陽極酸化膜を補助容量の誘電体として
いるが、ゲート配線とは別の部分に補助容量の下部電極
を形成しており、また、ソース配線およびドレイン電極
と同じ層で補助容量の上部電極を形成しているので、開
口率を向上させることが困難である。
ゲート電極材料の陽極酸化膜を補助容量の誘電体として
いるが、ゲート配線とは別の部分に補助容量の下部電極
を形成しており、また、ソース配線およびドレイン電極
と同じ層で補助容量の上部電極を形成しているので、開
口率を向上させることが困難である。
【０００７】また、上記特開平３−２６９５２１号公報
では、透明電極を補助容量の上部電極としているが、ゲ
ート配線と接続させて別に補助容量の下部電極を形成し
ており、開口率が低下する。
では、透明電極を補助容量の上部電極としているが、ゲ
ート配線と接続させて別に補助容量の下部電極を形成し
ており、開口率が低下する。
【０００８】さらに、上記特開平６−１６０９０１号公
報では、補助容量の下部電極を別に設けずにゲート配線
上に補助容量を形成しているが、画素電極をゲート配線
上まで拡げているのでアライメントマージンを考慮する
必要があり、また、ゲート配線の線幅を一部拡げている
ので開口率が低下する。
報では、補助容量の下部電極を別に設けずにゲート配線
上に補助容量を形成しているが、画素電極をゲート配線
上まで拡げているのでアライメントマージンを考慮する
必要があり、また、ゲート配線の線幅を一部拡げている
ので開口率が低下する。
【０００９】このように、上記従来の半導体装置では、
補助容量を形成すると開口率を高くすることができず、
液晶表示装置等に適用した場合に、明るい表示を得るこ
とが困難であった。
補助容量を形成すると開口率を高くすることができず、
液晶表示装置等に適用した場合に、明るい表示を得るこ
とが困難であった。
【００１０】ところで、半導体装置の配線抵抗について
は、低い方が好ましい。例えば、携帯情報端末用の６イ
ンチＶＧＡを２５６階調表示でライン線幅３μｍおよび
ライン膜厚０．５μｍと想定した場合、４相駆動法を採
用したとしても時定数は１６０ｎｓｅｃとなり、ソース
配線にかかる容量から計算すると、配線の比抵抗は約１
０μΩｃｍ以下にする必要がある。特に、アクティブマ
トリクス型液晶表示装置においては、大型化および高精
細化に伴って益々信号の遅延が無視できなくなり、配線
抵抗を低くする必要が強まってきている。
は、低い方が好ましい。例えば、携帯情報端末用の６イ
ンチＶＧＡを２５６階調表示でライン線幅３μｍおよび
ライン膜厚０．５μｍと想定した場合、４相駆動法を採
用したとしても時定数は１６０ｎｓｅｃとなり、ソース
配線にかかる容量から計算すると、配線の比抵抗は約１
０μΩｃｍ以下にする必要がある。特に、アクティブマ
トリクス型液晶表示装置においては、大型化および高精
細化に伴って益々信号の遅延が無視できなくなり、配線
抵抗を低くする必要が強まってきている。
【００１１】このような低抵抗な配線材料としては、従
来、Ａｌ系材料が主として用いられている。このＡｌ系
材料の陽極酸化膜を上記補助容量の誘電体とした場合に
は、Ａｌ2Ｏ3の誘電率はＳｉＯ2の誘電率よりも高くな
る。しかし、Ａｌ単体の陽極酸化膜やＡｌ−Ｓｉの陽極
酸化膜では耐圧が低く、リーク電流が大きいため、信頼
性が低下してしまうという問題がある。
来、Ａｌ系材料が主として用いられている。このＡｌ系
材料の陽極酸化膜を上記補助容量の誘電体とした場合に
は、Ａｌ2Ｏ3の誘電率はＳｉＯ2の誘電率よりも高くな
る。しかし、Ａｌ単体の陽極酸化膜やＡｌ−Ｓｉの陽極
酸化膜では耐圧が低く、リーク電流が大きいため、信頼
性が低下してしまうという問題がある。
【００１２】本発明は上記従来技術の課題を解決すべく
なされたものであり、開口率が高く、信頼性に優れた半
導体装置およびアクティブマトリクス基板を提供するこ
とを目的とする。
なされたものであり、開口率が高く、信頼性に優れた半
導体装置およびアクティブマトリクス基板を提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
ゲート配線上に透明絶縁膜を介して透明電極が形成さ
れ、該透明電極上に上部絶縁膜が形成され、該透明電極
は、該上部絶縁膜に開口されたコンタクトホールを通っ
て、該透明電極と重ならない状態で該上部絶縁膜上に形
成された他の電極に接続され、該ゲート配線、該透明絶
縁膜および該透明電極の重畳部が補助容量となってお
り、そのことにより上記目的が達成される。前記透明電
極が、前記ゲート配線をマスクとして基板裏面から露光
することによりパターニングされていてもよく、前記透
明絶縁膜が、前記ゲート配線の表面を陽極酸化すること
により形成されていてもよい。
ゲート配線上に透明絶縁膜を介して透明電極が形成さ
れ、該透明電極上に上部絶縁膜が形成され、該透明電極
は、該上部絶縁膜に開口されたコンタクトホールを通っ
て、該透明電極と重ならない状態で該上部絶縁膜上に形
成された他の電極に接続され、該ゲート配線、該透明絶
縁膜および該透明電極の重畳部が補助容量となってお
り、そのことにより上記目的が達成される。前記透明電
極が、前記ゲート配線をマスクとして基板裏面から露光
することによりパターニングされていてもよく、前記透
明絶縁膜が、前記ゲート配線の表面を陽極酸化すること
により形成されていてもよい。
【００１４】前記ゲート配線が、Ａｌを主成分とする金
属材料からなっていてもよく、Ａｌを主成分とする金属
材料が、Ｔｉ、Ｄｙ、Ｎｄ、Ｆｅ、ＣｏおよびＧｄの内
の少なくとも１種類を含んでいてもよい。
属材料からなっていてもよく、Ａｌを主成分とする金属
材料が、Ｔｉ、Ｄｙ、Ｎｄ、Ｆｅ、ＣｏおよびＧｄの内
の少なくとも１種類を含んでいてもよい。
【００１５】本発明のアクティブマトリクス基板は、複
数のスイッチング素子と画素電極とがマトリクス状に形
成され、該スイッチング素子を制御するゲート配線と、
該スイッチング素子にデータ信号を供給するデータ配線
とが互いに交差するように形成されたアクティブマトリ
クス基板において、該ゲート配線上に透明絶縁膜を介し
て透明電極が形成され、該透明電極上に上部絶縁膜が形
成され、該透明電極は、該上部絶縁膜に開口されたコン
タクトホールを通って、該透明電極と重ならない状態で
該上部絶縁膜上に形成された画素電極に接続され、該ゲ
ート配線、該透明絶縁膜および該透明電極の重畳部が補
助容量となっており、そのことにより上記目的が達成さ
れる。
数のスイッチング素子と画素電極とがマトリクス状に形
成され、該スイッチング素子を制御するゲート配線と、
該スイッチング素子にデータ信号を供給するデータ配線
とが互いに交差するように形成されたアクティブマトリ
クス基板において、該ゲート配線上に透明絶縁膜を介し
て透明電極が形成され、該透明電極上に上部絶縁膜が形
成され、該透明電極は、該上部絶縁膜に開口されたコン
タクトホールを通って、該透明電極と重ならない状態で
該上部絶縁膜上に形成された画素電極に接続され、該ゲ
ート配線、該透明絶縁膜および該透明電極の重畳部が補
助容量となっており、そのことにより上記目的が達成さ
れる。
【００１６】以下、本発明の作用について説明する。
【００１７】本発明にあっては、ゲート配線上に透明絶
縁膜を介して透明電極が形成されて、補助容量が構成さ
れている。ゲート配線を下部電極として補助容量が形成
されているので、他に下部電極を形成する必要が無い。
また、透明電極上に上部絶縁膜が形成され、その上に透
明電極に重ならない状態で他の電極（液晶表示装置に用
いられる場合には画素電極）が形成されている。他の電
極を補助容量を構成する上部電極としていないので、ア
ライメントマージンを考慮する必要が無い。
縁膜を介して透明電極が形成されて、補助容量が構成さ
れている。ゲート配線を下部電極として補助容量が形成
されているので、他に下部電極を形成する必要が無い。
また、透明電極上に上部絶縁膜が形成され、その上に透
明電極に重ならない状態で他の電極（液晶表示装置に用
いられる場合には画素電極）が形成されている。他の電
極を補助容量を構成する上部電極としていないので、ア
ライメントマージンを考慮する必要が無い。
【００１８】ゲート配線をマスクとして基板裏面から露
光することにより透明電極をパターニングすると、ゲー
ト配線上に自己整合的に補助容量の上部電極を形成する
ことができる。
光することにより透明電極をパターニングすると、ゲー
ト配線上に自己整合的に補助容量の上部電極を形成する
ことができる。
【００１９】ゲート配線の表面を陽極酸化した陽極酸化
膜を補助容量の誘電体として用いると、工程を簡略化で
きる。
膜を補助容量の誘電体として用いると、工程を簡略化で
きる。
【００２０】ゲート配線としてＡｌを主成分とする金属
材料を用いると、配線抵抗が低くなる。Ａｌを主成分と
し、Ｔｉ、Ｄｙ、Ｎｄ、Ｆｅ、ＣｏおよびＧｄの内の少
なくとも１種類を含む金属材料を用いると、Ａｌ単体を
用いた場合よりも陽極酸化膜の耐圧が高くなる。
材料を用いると、配線抵抗が低くなる。Ａｌを主成分と
し、Ｔｉ、Ｄｙ、Ｎｄ、Ｆｅ、ＣｏおよびＧｄの内の少
なくとも１種類を含む金属材料を用いると、Ａｌ単体を
用いた場合よりも陽極酸化膜の耐圧が高くなる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、説明する。
て、説明する。
【００２２】本発明の半導体装置は、ゲート配線上に透
明絶縁膜を介して透明電極が形成されており、ゲート配
線、透明絶縁膜および透明電極の重畳部が補助容量とな
っている。
明絶縁膜を介して透明電極が形成されており、ゲート配
線、透明絶縁膜および透明電極の重畳部が補助容量とな
っている。
【００２３】補助容量を構成する透明電極としては、Ｉ
ＴＯやその他ＺｎＯ等の透明導電膜を用いることができ
る。透明電極の形成は、誘電体も上部電極も透明である
ので、ゲート配線上に透明絶縁膜を介して透明導電膜を
堆積した後、レジストを塗布して基板裏面から光照射す
ることにより、ゲート配線と自己整合的に上部電極をパ
ターニングすることができる。なお、これに代えて、透
明導電膜を堆積後、その上にパターンマスクを別途形成
してパターニングしてもよい。
ＴＯやその他ＺｎＯ等の透明導電膜を用いることができ
る。透明電極の形成は、誘電体も上部電極も透明である
ので、ゲート配線上に透明絶縁膜を介して透明導電膜を
堆積した後、レジストを塗布して基板裏面から光照射す
ることにより、ゲート配線と自己整合的に上部電極をパ
ターニングすることができる。なお、これに代えて、透
明導電膜を堆積後、その上にパターンマスクを別途形成
してパターニングしてもよい。
【００２４】上述のように、ゲート配線をマスクとして
基板裏面から露光を行う方法としては、特開平５−５３
１３９号公報に開示されている方法があるが、この公報
では、補助容量電極であるシリサイド電極を裏面露光に
より形成して画素電極との重畳部に補助容量を形成して
おり、ゲート配線と透明絶縁膜と透明電極とから補助容
量を構成する本発明は全く異なるものである。
基板裏面から露光を行う方法としては、特開平５−５３
１３９号公報に開示されている方法があるが、この公報
では、補助容量電極であるシリサイド電極を裏面露光に
より形成して画素電極との重畳部に補助容量を形成して
おり、ゲート配線と透明絶縁膜と透明電極とから補助容
量を構成する本発明は全く異なるものである。
【００２５】補助容量を構成する透明絶縁膜は、ＳｉＯ
2等の絶縁膜を別に成膜してもよいが、ゲート配線の陽
極酸化膜を用いると、従来ゲート配線の信頼性を向上す
るために必要とされていた陽極酸化膜を補助容量の誘電
体として兼用できる。この場合、補助容量を形成するた
めに必要であったＳｉＯ2膜などの成膜工程が省略でき
るので、工程の簡略化を図ることができる。
2等の絶縁膜を別に成膜してもよいが、ゲート配線の陽
極酸化膜を用いると、従来ゲート配線の信頼性を向上す
るために必要とされていた陽極酸化膜を補助容量の誘電
体として兼用できる。この場合、補助容量を形成するた
めに必要であったＳｉＯ2膜などの成膜工程が省略でき
るので、工程の簡略化を図ることができる。
【００２６】ゲート配線としては、Ｔａ、ＡｌやＡｌ合
金、Ｗ、高融点金属シリサイド、シリサイド−シリコン
の積層構造等を用いることができる。材料によっては、
表面に陽極酸化膜を形成しなくても配線の信頼性や絶縁
性を高くすることができる。ＡｌやＡｌ合金等、Ａｌを
主成分とする金属材料を用いた場合には、配線の比抵抗
を１０μΩｃｍ以下と低くできるので好ましい。
金、Ｗ、高融点金属シリサイド、シリサイド−シリコン
の積層構造等を用いることができる。材料によっては、
表面に陽極酸化膜を形成しなくても配線の信頼性や絶縁
性を高くすることができる。ＡｌやＡｌ合金等、Ａｌを
主成分とする金属材料を用いた場合には、配線の比抵抗
を１０μΩｃｍ以下と低くできるので好ましい。
【００２７】また、ゲート配線としてＡｌを主成分とす
る金属材料を用い、陽極酸化膜を補助容量の誘電体とす
る場合、配線抵抗および陽極酸化膜の絶縁耐圧の観点か
ら、Ｔｉ、Ｄｙ、Ｎｄ、Ｆｅ、ＣｏおよびＧｄの内の少
なくとも１種類を含むＡｌ合金を用いるのが好ましい。
これらのＡｌ合金は、配線の比抵抗、陽極酸化膜の耐圧
およびヒロック耐性のいずれにおいても良好な特性を有
し、ゲート配線として適している。特に、Ａｌ−Ｔｉ
や、ＤｙおよびＮｄ等の希土類を含んだＡｌ−Ｄｙおよ
びＡｌ−Ｎｄ等のＡｌ合金が好ましい。本発明者らが実
験を行ったところ、下記表１に示すように、Ａｌ−Ｔ
ｉ、Ａｌ−ＤｙおよびＡｌ−Ｎｄの絶縁耐圧は他のＡｌ
合金よりも高いことが明らかになった。
る金属材料を用い、陽極酸化膜を補助容量の誘電体とす
る場合、配線抵抗および陽極酸化膜の絶縁耐圧の観点か
ら、Ｔｉ、Ｄｙ、Ｎｄ、Ｆｅ、ＣｏおよびＧｄの内の少
なくとも１種類を含むＡｌ合金を用いるのが好ましい。
これらのＡｌ合金は、配線の比抵抗、陽極酸化膜の耐圧
およびヒロック耐性のいずれにおいても良好な特性を有
し、ゲート配線として適している。特に、Ａｌ−Ｔｉ
や、ＤｙおよびＮｄ等の希土類を含んだＡｌ−Ｄｙおよ
びＡｌ−Ｎｄ等のＡｌ合金が好ましい。本発明者らが実
験を行ったところ、下記表１に示すように、Ａｌ−Ｔ
ｉ、Ａｌ−ＤｙおよびＡｌ−Ｎｄの絶縁耐圧は他のＡｌ
合金よりも高いことが明らかになった。
【００２８】
【表１】
【００２９】また、下記表２に示すように、Ａｌ−Ｄ
ｙ、Ａｌ−Ｎｄ、Ａｌ−Ｆｅ、Ａｌ−ＣｏおよびＡｌ−
Ｇｄの比抵抗は３００℃のアニールを行うことで半分以
下に低減できることが分かった。
ｙ、Ａｌ−Ｎｄ、Ａｌ−Ｆｅ、Ａｌ−ＣｏおよびＡｌ−
Ｇｄの比抵抗は３００℃のアニールを行うことで半分以
下に低減できることが分かった。
【００３０】
【表２】
【００３１】さらに、下記表３に示すように、純Ａｌは
ヒロック耐性が悪く、Ａｌ−ＤｙおよびＡｌ−Ｎｄは特
にヒロック耐性に優れていることが分かった。不純物添
加量の増加に伴ってヒロック耐性は増加するが、同時に
比抵抗も増加する。例えばＡｌ−Ｎｄの場合、比抵抗を
１０μΩｃｍ以下に抑えるためには、図１０に示すよう
に、Ｎｄ添加濃度を１〜６ａｔ％の範囲にするのが好ま
しい。
ヒロック耐性が悪く、Ａｌ−ＤｙおよびＡｌ−Ｎｄは特
にヒロック耐性に優れていることが分かった。不純物添
加量の増加に伴ってヒロック耐性は増加するが、同時に
比抵抗も増加する。例えばＡｌ−Ｎｄの場合、比抵抗を
１０μΩｃｍ以下に抑えるためには、図１０に示すよう
に、Ｎｄ添加濃度を１〜６ａｔ％の範囲にするのが好ま
しい。
【００３２】
【表３】
【００３３】本発明の半導体装置を液晶表示装置のアク
ティブマトリクス基板に適用する場合には、複数のスイ
ッチング素子と画素電極とをマトリクス状に形成し、ス
イッチング素子を制御するゲート配線と、スイッチング
素子にデータ信号を供給するデータ配線とが互いに交差
するように形成する。ゲート配線上には透明絶縁膜を介
して透明電極を形成して補助容量を形成する。透明電極
上には上部絶縁膜を形成し、その上に透明電極と重なら
ない状態で画素電極を形成する。透明電極は、上部絶縁
膜に開口されたコンタクトホールを通って画素電極に接
続する。
ティブマトリクス基板に適用する場合には、複数のスイ
ッチング素子と画素電極とをマトリクス状に形成し、ス
イッチング素子を制御するゲート配線と、スイッチング
素子にデータ信号を供給するデータ配線とが互いに交差
するように形成する。ゲート配線上には透明絶縁膜を介
して透明電極を形成して補助容量を形成する。透明電極
上には上部絶縁膜を形成し、その上に透明電極と重なら
ない状態で画素電極を形成する。透明電極は、上部絶縁
膜に開口されたコンタクトホールを通って画素電極に接
続する。
【００３４】以下に、本発明のより具体的な実施形態に
ついて、図面を参照しながら説明する。尚、以下の図に
おいて、同一の機能を有する部分については、従来の半
導体装置と同じ符号を用いて示している。
ついて、図面を参照しながら説明する。尚、以下の図に
おいて、同一の機能を有する部分については、従来の半
導体装置と同じ符号を用いて示している。
【００３５】（実施形態１）図１は、実施形態１のアク
ティブマトリクス基板を示す平面図である。尚、この図
においては、簡単のために補助容量の絶縁膜、層間絶縁
膜やパッシベーション膜、隣接する画素の補助容量等は
省略して示している。
ティブマトリクス基板を示す平面図である。尚、この図
においては、簡単のために補助容量の絶縁膜、層間絶縁
膜やパッシベーション膜、隣接する画素の補助容量等は
省略して示している。
【００３６】このアクティブマトリクス基板は、スイッ
チング素子であるＴＦＴ３１、補助容量３２および画素
電極２３がマトリクス状に形成され、ゲート配線６およ
びソース配線が互いに交差するように形成されている。
ＴＦＴ３１はゲート配線６およびソース配線の交差部近
傍に形成されている。ＴＦＴ３１のゲート電極にはゲー
ト配線６が接続され、そこに入力される信号によってＴ
ＦＴ３１が駆動される。ＴＦＴ３１のソース領域８には
ソース配線１７が接続され、そこからビデオ信号が入力
される。ＴＦＴ３１のドレイン領域９は、ドレイン電極
１８を介して画素電極２３と接続されている。補助容量
３２は、ゲート配線６とその上に形成された絶縁膜（図
示せず）と透明電極１１との重畳部に形成されている。
画素電極２３は、透明電極１１上方に形成されたパッシ
ベーション膜（図示せず）の上に、透明電極１１と重な
らないように形成され、補助容量接続電極１９を介して
透明電極１１と接続されている。
チング素子であるＴＦＴ３１、補助容量３２および画素
電極２３がマトリクス状に形成され、ゲート配線６およ
びソース配線が互いに交差するように形成されている。
ＴＦＴ３１はゲート配線６およびソース配線の交差部近
傍に形成されている。ＴＦＴ３１のゲート電極にはゲー
ト配線６が接続され、そこに入力される信号によってＴ
ＦＴ３１が駆動される。ＴＦＴ３１のソース領域８には
ソース配線１７が接続され、そこからビデオ信号が入力
される。ＴＦＴ３１のドレイン領域９は、ドレイン電極
１８を介して画素電極２３と接続されている。補助容量
３２は、ゲート配線６とその上に形成された絶縁膜（図
示せず）と透明電極１１との重畳部に形成されている。
画素電極２３は、透明電極１１上方に形成されたパッシ
ベーション膜（図示せず）の上に、透明電極１１と重な
らないように形成され、補助容量接続電極１９を介して
透明電極１１と接続されている。
【００３７】このアクティブマトリクス基板の製造につ
いて、図２、図３および図４を参照しながら説明する。
図２は図１の要部を示す平面図であり、図３は図１のａ
−ａ’線断面図であり、図４は図１のｂ−ｂ’線断面図
である。
いて、図２、図３および図４を参照しながら説明する。
図２は図１の要部を示す平面図であり、図３は図１のａ
−ａ’線断面図であり、図４は図１のｂ−ｂ’線断面図
である。
【００３８】まず、ガラス基板等の透明絶縁性基板１上
に、基板からの不純物拡散を防ぐためにＳｉＯ2膜を１
００ｎｍ堆積してベースコート膜２を形成し、その上に
シリコン膜を５０ｎｍ堆積して島状の半導体層３をパタ
ーン形成する。その上にＳｉＯ2膜を１００ｎｍ堆積し
てゲート絶縁膜４を形成し、さらにその上にスパッタリ
ングによりＡｌ−Ｔｉ（１ｗｔ％）を３５０ｎｍ堆積し
てゲート電極５およびゲート配線６の形状にパターン形
成する｛図２（ａ）、図３（ａ）および図４（ａ）参
照｝。
に、基板からの不純物拡散を防ぐためにＳｉＯ2膜を１
００ｎｍ堆積してベースコート膜２を形成し、その上に
シリコン膜を５０ｎｍ堆積して島状の半導体層３をパタ
ーン形成する。その上にＳｉＯ2膜を１００ｎｍ堆積し
てゲート絶縁膜４を形成し、さらにその上にスパッタリ
ングによりＡｌ−Ｔｉ（１ｗｔ％）を３５０ｎｍ堆積し
てゲート電極５およびゲート配線６の形状にパターン形
成する｛図２（ａ）、図３（ａ）および図４（ａ）参
照｝。
【００３９】次に、ゲート電極５およびゲート配線６の
信頼性および絶縁性を向上させるために、酒石酸アンモ
ニウムとエチレングリコールとの混合溶液中、電圧８０
Ｖの条件で、ゲート電極５およびゲート配線６の表面を
陽極酸化することによりＡｌ2Ｏ3からなる陽極酸化膜７
を形成する｛図３（ｂ）および図４（ｂ）参照｝。
信頼性および絶縁性を向上させるために、酒石酸アンモ
ニウムとエチレングリコールとの混合溶液中、電圧８０
Ｖの条件で、ゲート電極５およびゲート配線６の表面を
陽極酸化することによりＡｌ2Ｏ3からなる陽極酸化膜７
を形成する｛図３（ｂ）および図４（ｂ）参照｝。
【００４０】続いて、ソース領域８およびドレイン領域
９を形成するためのｎ+イオン注入を、ＰＨ3＋Ｈ2ガス
中で加速電圧８０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2で
行い、Ｘｅ−Ｃｌエキシマレーザーを用いて室温大気雰
囲気中、３５０ｍｊ／ｃｍ2のレーザー照射を行う。
尚、ｐ型領域を形成する場合には、Ｂ等のｐ型イオンを
注入する。その上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯ膜１００
ｎｍを堆積して補助容量の絶縁膜１１を形成した。この
場合、補助容量の誘電体は、陽極酸化膜１０と絶縁膜１
１の両方で構成される。さらに、その上に補助容量の上
部電極形成のためにＩＴＯ膜１１を１００ｎｍ堆積する
｛図３（ｃ）および図４（ｃ）参照｝。
９を形成するためのｎ+イオン注入を、ＰＨ3＋Ｈ2ガス
中で加速電圧８０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2で
行い、Ｘｅ−Ｃｌエキシマレーザーを用いて室温大気雰
囲気中、３５０ｍｊ／ｃｍ2のレーザー照射を行う。
尚、ｐ型領域を形成する場合には、Ｂ等のｐ型イオンを
注入する。その上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯ膜１００
ｎｍを堆積して補助容量の絶縁膜１１を形成した。この
場合、補助容量の誘電体は、陽極酸化膜１０と絶縁膜１
１の両方で構成される。さらに、その上に補助容量の上
部電極形成のためにＩＴＯ膜１１を１００ｎｍ堆積する
｛図３（ｃ）および図４（ｃ）参照｝。
【００４１】その基板の表面にボジ型レジストを塗布
し、基板裏面から光を照射する。この時、ゲート配線６
がマスクとなってレジストが露光される。続いて、ＩＴ
Ｏ上部電極１１を各素子毎に分離するために、フォトマ
スク（図示せず）を用いて基板表面から露光を行う。こ
の基板裏面からの露光と基板表面からの露光とは連続的
に行うことができ、一度に現像を行うことによりゲート
配線上にレジストパターン１２を形成する｛図３（ｄ）
および図４（ｄ）参照｝。
し、基板裏面から光を照射する。この時、ゲート配線６
がマスクとなってレジストが露光される。続いて、ＩＴ
Ｏ上部電極１１を各素子毎に分離するために、フォトマ
スク（図示せず）を用いて基板表面から露光を行う。こ
の基板裏面からの露光と基板表面からの露光とは連続的
に行うことができ、一度に現像を行うことによりゲート
配線上にレジストパターン１２を形成する｛図３（ｄ）
および図４（ｄ）参照｝。
【００４２】その後、レジストパターン１２をマスクと
してＩＴＯ膜１１をエッチングする。このエッチング
は、ＨＢｒを用いたウェットエッチング法でもドライエ
ッチング法でも行うことができ、公知の方法を用いるこ
とができる。これにより、ゲート配線６の上に重なって
自己整合的に上部電極１１を形成する｛図２（ｂ）、図
３（ｅ）および図４（ｅ）参照｝。
してＩＴＯ膜１１をエッチングする。このエッチング
は、ＨＢｒを用いたウェットエッチング法でもドライエ
ッチング法でも行うことができ、公知の方法を用いるこ
とができる。これにより、ゲート配線６の上に重なって
自己整合的に上部電極１１を形成する｛図２（ｂ）、図
３（ｅ）および図４（ｅ）参照｝。
【００４３】次に、ＣＶＤ法によりＳｉＯ2膜を５００
ｎｍ堆積して層間絶縁膜１３を形成し、ソース配線用コ
ンタクトホール１４、ドレイン電極用コンタクトホール
１５、ゲート配線用コンタクトホール（図示せず）、補
助容量用コンタクトホール１６を形成する｛図２
（ｃ）、図３（ｆ）および図４（ｆ）参照｝。
ｎｍ堆積して層間絶縁膜１３を形成し、ソース配線用コ
ンタクトホール１４、ドレイン電極用コンタクトホール
１５、ゲート配線用コンタクトホール（図示せず）、補
助容量用コンタクトホール１６を形成する｛図２
（ｃ）、図３（ｆ）および図４（ｆ）参照｝。
【００４４】続いて、スパッタリング法によりメタル配
線としてＴｉＮ１００ｎｍおよびＡｌ−Ｔｉ５００ｎｍ
をＴｉＮ１９ａが上層となるように堆積して、ソース配
線１７、ドレイン電極１８および補助容量接続電極１９
を形成する｛図２（ｄ）、図３（ｇ）および図４（ｇ）
参照｝。
線としてＴｉＮ１００ｎｍおよびＡｌ−Ｔｉ５００ｎｍ
をＴｉＮ１９ａが上層となるように堆積して、ソース配
線１７、ドレイン電極１８および補助容量接続電極１９
を形成する｛図２（ｄ）、図３（ｇ）および図４（ｇ）
参照｝。
【００４５】その後、ＳｉＮ膜を３００ｎｍおよびポリ
イミド膜を１．８μｍ堆積してパッシベーション膜２０
を形成し、ドレイン電極上コンタクトホール２１と接続
電極上コンタクトホール２２を開口する。最後に、ＩＴ
Ｏ膜を１００ｎｍ堆積して、透明電極１１と重ならない
ようにパターン形成することにより画素電極２３を形成
する｛図２（ｅ）、図３（ｈ）および図４（ｈ）参
照｝。
イミド膜を１．８μｍ堆積してパッシベーション膜２０
を形成し、ドレイン電極上コンタクトホール２１と接続
電極上コンタクトホール２２を開口する。最後に、ＩＴ
Ｏ膜を１００ｎｍ堆積して、透明電極１１と重ならない
ようにパターン形成することにより画素電極２３を形成
する｛図２（ｅ）、図３（ｈ）および図４（ｈ）参
照｝。
【００４６】このようにして得られた実施形態１のアク
ティブマトリクス基板は、ゲート配線を下部電極として
補助容量が形成されているので、別に下部電極を形成す
る必要が無く、開口率が低下しない。また、画素電極を
補助容量の上部電極としていないので、アライメントマ
ージンを考慮する必要が無い。層間絶縁膜を補助容量の
誘電体としていないので、絶縁膜を所望の厚みに形成し
て補助容量の面積を小さくすることができる。ゲート配
線をマスクとして基板裏面から露光することにより、透
明電極をパターニングしているので、ゲート配線上に自
己整合的に補助容量の上部電極を形成することができ、
さらに開口率を向上できる。ゲート配線としてＡｌ−Ｔ
ｉを用いているので、配線の比抵抗を１０μΩｃｍ以下
にして配線抵抗を低くすることができる。また、Ａｌ単
体を用いた場合よりも陽極酸化膜の絶縁耐圧を高くでき
る。
ティブマトリクス基板は、ゲート配線を下部電極として
補助容量が形成されているので、別に下部電極を形成す
る必要が無く、開口率が低下しない。また、画素電極を
補助容量の上部電極としていないので、アライメントマ
ージンを考慮する必要が無い。層間絶縁膜を補助容量の
誘電体としていないので、絶縁膜を所望の厚みに形成し
て補助容量の面積を小さくすることができる。ゲート配
線をマスクとして基板裏面から露光することにより、透
明電極をパターニングしているので、ゲート配線上に自
己整合的に補助容量の上部電極を形成することができ、
さらに開口率を向上できる。ゲート配線としてＡｌ−Ｔ
ｉを用いているので、配線の比抵抗を１０μΩｃｍ以下
にして配線抵抗を低くすることができる。また、Ａｌ単
体を用いた場合よりも陽極酸化膜の絶縁耐圧を高くでき
る。
【００４７】（実施形態２）この実施形態では、ゲート
配線の陽極酸化膜を補助容量の誘電体としてアクティブ
マトリクス基板を作製した。
配線の陽極酸化膜を補助容量の誘電体としてアクティブ
マトリクス基板を作製した。
【００４８】このアクティブマトリクス基板の製造につ
いて、図５、図６および図７を参照しながら説明する。
図５はアクティブマトリクス基板の要部を示す平面図で
あり、図６は図５（ｅ）のｃ−ｃ’線断面図であり、図
７は図５（ｅ）のｄ−ｄ’線断面図である。
いて、図５、図６および図７を参照しながら説明する。
図５はアクティブマトリクス基板の要部を示す平面図で
あり、図６は図５（ｅ）のｃ−ｃ’線断面図であり、図
７は図５（ｅ）のｄ−ｄ’線断面図である。
【００４９】まず、ガラス基板等の透明絶縁性基板１上
に、基板からの不純物拡散を防ぐためにＳｉＯ2膜を１
００ｎｍ堆積してベースコート膜２を形成し、その上に
シリコン膜を５０ｎｍ堆積して島状の半導体層３をパタ
ーン形成する。その上にＳｉＯ2膜を１００ｎｍ堆積し
てゲート絶縁膜４を形成し、さらにその上にスパッタリ
ングによりＡｌ−Ｎｄ（１ａｔ％）を３５０ｎｍ堆積し
てゲート電極２４およびゲート配線２５の形状にパター
ン形成する｛図５（ａ）、図６（ａ）および図７（ａ）
参照｝。
に、基板からの不純物拡散を防ぐためにＳｉＯ2膜を１
００ｎｍ堆積してベースコート膜２を形成し、その上に
シリコン膜を５０ｎｍ堆積して島状の半導体層３をパタ
ーン形成する。その上にＳｉＯ2膜を１００ｎｍ堆積し
てゲート絶縁膜４を形成し、さらにその上にスパッタリ
ングによりＡｌ−Ｎｄ（１ａｔ％）を３５０ｎｍ堆積し
てゲート電極２４およびゲート配線２５の形状にパター
ン形成する｛図５（ａ）、図６（ａ）および図７（ａ）
参照｝。
【００５０】次に、ゲート電極２４およびゲート配線２
５の信頼性および絶縁性を向上させると共に、補助容量
の誘電体とするために、酒石酸アンモニウムとエチレン
グリコールとの混合溶液中、電圧１００Ｖの条件で、ゲ
ート電極２４およびゲート配線２５の表面を陽極酸化す
ることによりＡｌ2Ｏ3からなる陽極酸化膜２６を形成す
る｛図６（ｂ）および図７（ｂ）参照｝。
５の信頼性および絶縁性を向上させると共に、補助容量
の誘電体とするために、酒石酸アンモニウムとエチレン
グリコールとの混合溶液中、電圧１００Ｖの条件で、ゲ
ート電極２４およびゲート配線２５の表面を陽極酸化す
ることによりＡｌ2Ｏ3からなる陽極酸化膜２６を形成す
る｛図６（ｂ）および図７（ｂ）参照｝。
【００５１】続いて、ソース領域８およびドレイン領域
９を形成するためのｎ+イオン注入を、ＰＨ3＋Ｈ2ガス
中で加速電圧８０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2で
行い、Ｘｅ−Ｃｌエキシマレーザーを用いて室温大気雰
囲気中、３５０ｍｊ／ｃｍ2のレーザー照射を行う。そ
の上に補助容量の上部電極形成のためにＩＴＯ膜１１を
１００ｎｍ堆積する｛図６（ｃ）および図７（ｃ）参
照｝。
９を形成するためのｎ+イオン注入を、ＰＨ3＋Ｈ2ガス
中で加速電圧８０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2で
行い、Ｘｅ−Ｃｌエキシマレーザーを用いて室温大気雰
囲気中、３５０ｍｊ／ｃｍ2のレーザー照射を行う。そ
の上に補助容量の上部電極形成のためにＩＴＯ膜１１を
１００ｎｍ堆積する｛図６（ｃ）および図７（ｃ）参
照｝。
【００５２】その基板の表面にボジ型レジストを塗布
し、基板裏面から光を照射する。この時、ゲート配線６
がマスクとなってレジストが露光される。続いて、ＩＴ
Ｏ上部電極１１を各素子毎に分離するために、フォトマ
スク（図示せず）を用いて基板表面から露光を行う。こ
の基板裏面からの露光と基板表面からの露光とは連続的
に行うことができ、一度に現像を行うことによりゲート
配線上にレジストパターン１２を形成する｛図６（ｄ）
および図７（ｄ）参照｝。
し、基板裏面から光を照射する。この時、ゲート配線６
がマスクとなってレジストが露光される。続いて、ＩＴ
Ｏ上部電極１１を各素子毎に分離するために、フォトマ
スク（図示せず）を用いて基板表面から露光を行う。こ
の基板裏面からの露光と基板表面からの露光とは連続的
に行うことができ、一度に現像を行うことによりゲート
配線上にレジストパターン１２を形成する｛図６（ｄ）
および図７（ｄ）参照｝。
【００５３】その後、レジストパターン１２をマスクと
してＩＴＯ膜１１をエッチングする。このエッチング
は、ＨＢｒを用いたウェットエッチング法でもドライエ
ッチング法でも行うことができ、公知の方法を用いるこ
とができる。これにより、ゲート配線２５の上に重なっ
て自己整合的に上部電極１１を形成する｛図５（ｂ）、
図６（ｅ）および図７（ｅ）参照｝。
してＩＴＯ膜１１をエッチングする。このエッチング
は、ＨＢｒを用いたウェットエッチング法でもドライエ
ッチング法でも行うことができ、公知の方法を用いるこ
とができる。これにより、ゲート配線２５の上に重なっ
て自己整合的に上部電極１１を形成する｛図５（ｂ）、
図６（ｅ）および図７（ｅ）参照｝。
【００５４】次に、ＣＶＤ法によりＳｉＯ2膜を５００
ｎｍ堆積して層間絶縁膜１３を形成し、ソース配線用コ
ンタクトホール１４、ドレイン電極用コンタクトホール
１５、ゲート配線用コンタクトホール（図示せず）、補
助容量用コンタクトホール１６を形成する｛図５
（ｃ）、図６（ｆ）および図７（ｆ）参照｝。
ｎｍ堆積して層間絶縁膜１３を形成し、ソース配線用コ
ンタクトホール１４、ドレイン電極用コンタクトホール
１５、ゲート配線用コンタクトホール（図示せず）、補
助容量用コンタクトホール１６を形成する｛図５
（ｃ）、図６（ｆ）および図７（ｆ）参照｝。
【００５５】続いて、スパッタリング法によりメタル配
線としてＴｉＮ１００ｎｍおよびＡｌ−Ｔｉ５００ｎｍ
をＴｉＮ１９ａが上層となるように堆積して、ソース配
線１７、ドレイン電極１８および補助容量接続電極１９
を形成する｛図５（ｄ）、図６（ｇ）および図７（ｇ）
参照｝。
線としてＴｉＮ１００ｎｍおよびＡｌ−Ｔｉ５００ｎｍ
をＴｉＮ１９ａが上層となるように堆積して、ソース配
線１７、ドレイン電極１８および補助容量接続電極１９
を形成する｛図５（ｄ）、図６（ｇ）および図７（ｇ）
参照｝。
【００５６】その後、ＳｉＮ膜を３００ｎｍおよびポリ
イミド膜を１．８μｍ堆積してパッシベーション膜２０
を形成し、ドレイン電極上コンタクトホール２１と接続
電極上コンタクトホール２２を開口する。最後に、ＩＴ
Ｏ膜を１００ｎｍ堆積して、透明電極１１と重ならない
ようにパターン形成することにより画素電極２３を形成
する｛図５（ｅ）、図６（ｈ）および図７（ｈ）参
照｝。
イミド膜を１．８μｍ堆積してパッシベーション膜２０
を形成し、ドレイン電極上コンタクトホール２１と接続
電極上コンタクトホール２２を開口する。最後に、ＩＴ
Ｏ膜を１００ｎｍ堆積して、透明電極１１と重ならない
ようにパターン形成することにより画素電極２３を形成
する｛図５（ｅ）、図６（ｈ）および図７（ｈ）参
照｝。
【００５７】このようにして得られた実施形態２のアク
ティブマトリクス基板は、ゲート配線を下部電極として
補助容量が形成されているので、別に下部電極を形成す
る必要が無く、開口率が低下しない。また、画素電極を
補助容量の上部電極としていないので、アライメントマ
ージンを考慮する必要が無い。層間絶縁膜を補助容量の
誘電体としていないので、絶縁膜を所望の厚みに形成し
て補助容量の面積を小さくすることができる。ゲート配
線をマスクとして基板裏面から露光することにより、透
明電極をパターニングしているので、ゲート配線上に自
己整合的に補助容量の上部電極を形成することができ、
さらに開口率を向上できる。ゲート配線としてＡｌ−Ｎ
ｄ（１ａｔ％）を用いているので、配線の比抵抗を１０
μΩｃｍ以下にして配線抵抗を低くすることができる。
また、Ａｌ単体を用いた場合よりも陽極酸化膜の絶縁耐
圧を高くできる。
ティブマトリクス基板は、ゲート配線を下部電極として
補助容量が形成されているので、別に下部電極を形成す
る必要が無く、開口率が低下しない。また、画素電極を
補助容量の上部電極としていないので、アライメントマ
ージンを考慮する必要が無い。層間絶縁膜を補助容量の
誘電体としていないので、絶縁膜を所望の厚みに形成し
て補助容量の面積を小さくすることができる。ゲート配
線をマスクとして基板裏面から露光することにより、透
明電極をパターニングしているので、ゲート配線上に自
己整合的に補助容量の上部電極を形成することができ、
さらに開口率を向上できる。ゲート配線としてＡｌ−Ｎ
ｄ（１ａｔ％）を用いているので、配線の比抵抗を１０
μΩｃｍ以下にして配線抵抗を低くすることができる。
また、Ａｌ単体を用いた場合よりも陽極酸化膜の絶縁耐
圧を高くできる。
【００５８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ゲート配線を下部電極として、その上に透明
絶縁膜を介して透明電極を形成し、これを補助容量とし
ているので、開口率を向上させることができる。誘電体
も上部電極も透明であるので、ゲート配線をマスクとし
て基板裏面から露光することにより上部電極をパターニ
ングして、ゲート配線上に自己整合的に補助容量の上部
電極を形成することができ、さらに開口率を向上でき
る。従って、従来では得られなかったような明るい表示
の液晶表示装置を実現することができる。
によれば、ゲート配線を下部電極として、その上に透明
絶縁膜を介して透明電極を形成し、これを補助容量とし
ているので、開口率を向上させることができる。誘電体
も上部電極も透明であるので、ゲート配線をマスクとし
て基板裏面から露光することにより上部電極をパターニ
ングして、ゲート配線上に自己整合的に補助容量の上部
電極を形成することができ、さらに開口率を向上でき
る。従って、従来では得られなかったような明るい表示
の液晶表示装置を実現することができる。
【００５９】ゲート配線の陽極酸化膜を補助容量の誘電
体として用いることにより、工程を簡略化して半導体装
置の歩留りを向上し、低コスト化することができる。
体として用いることにより、工程を簡略化して半導体装
置の歩留りを向上し、低コスト化することができる。
【００６０】ゲート配線の材料として、Ｔｉ、Ｄｙ、Ｎ
ｄ、Ｆｅ、ＣｏおよびＧｄの内の少なくとも１種類を含
むＡｌ合金を用いると、配線の比抵抗を小さくすると共
に、陽極酸化膜の絶縁耐圧を高くすることができるの
で、より信頼性が高く、特性が良好な半導体装置を得る
ことができる。従って、大型化・高精細化された液晶表
示装置にも十分対応することができる。
ｄ、Ｆｅ、ＣｏおよびＧｄの内の少なくとも１種類を含
むＡｌ合金を用いると、配線の比抵抗を小さくすると共
に、陽極酸化膜の絶縁耐圧を高くすることができるの
で、より信頼性が高く、特性が良好な半導体装置を得る
ことができる。従って、大型化・高精細化された液晶表
示装置にも十分対応することができる。
【図１】実施形態１のアクティブマトリクス基板の平面
図である。
図である。
【図２】実施形態１のアクティブマトリクス基板の製造
工程を示す平面図である。
工程を示す平面図である。
【図３】図１のａ−ａ’線断面におけるアクティブマト
リクス基板の製造工程を示す断面図である。
リクス基板の製造工程を示す断面図である。
【図４】図１のｂ−ｂ’線断面におけるアクティブマト
リクス基板の製造工程を示す断面図である。
リクス基板の製造工程を示す断面図である。
【図５】実施形態２のアクティブマトリクス基板の製造
工程を示す平面図である。
工程を示す平面図である。
【図６】図５（ｅ）のｃ−ｃ’線断面におけるアクティ
ブマトリクス基板の製造工程を示す断面図である。
ブマトリクス基板の製造工程を示す断面図である。
【図７】図５（ｅ）のｄ−ｄ’線断面におけるアクティ
ブマトリクス基板の製造工程を示す断面図である。
ブマトリクス基板の製造工程を示す断面図である。
【図８】従来の半導体装置の平面図である。
【図９】従来の半導体装置の断面図である。
【図１０】Ａｌ−Ｎｄの比抵抗とＮｄ濃度との関係を示
すグラフである。
すグラフである。
１ 透明絶縁性基板 ２ ベースコート膜 ３ 半導体層 ４ ゲート絶縁膜 ５、２４ ゲート電極 ６、２５ ゲート配線 ７ 陽極酸化膜 ８ ソース領域 ９ ドレイン領域 １０、２６ 補助容量の誘電体 １１ 補助容量の上部電極 １２ レジストパターン １３ 層間絶縁膜 １４ ソース配線用コンタクトホール １５ ドレイン電極用コンタクトホール １６ 補助容量用コンタクトホール １７ ソース配線 １８ ドレイン電極 １９ 補助容量接続電極 ２０ パッシベーション膜 ２１ ドレイン電極上コンタクトホール ２２ 接続電極上コンタクトホール ２３ 画素電極
Claims (6)
- 【請求項１】 ゲート配線上に透明絶縁膜を介して透明
電極が形成され、該透明電極上に上部絶縁膜が形成さ
れ、該透明電極は、該上部絶縁膜に開口されたコンタク
トホールを通って、該透明電極と重ならない状態で該上
部絶縁膜上に形成された他の電極に接続され、該ゲート
配線、該透明絶縁膜および該透明電極の重畳部が補助容
量となっている半導体装置。 - 【請求項２】 前記透明電極が、前記ゲート配線をマス
クとして基板裏面から露光することによりパターニング
されている請求項１に記載の半導体装置。 - 【請求項３】 前記透明絶縁膜が、前記ゲート配線の表
面を陽極酸化することにより形成されている請求項１ま
たは２に記載の半導体装置。 - 【請求項４】 前記ゲート配線が、Ａｌを主成分とする
金属材料からなる請求項１、２または３に記載の半導体
装置。 - 【請求項５】 前記Ａｌを主成分とする金属材料が、Ｔ
ｉ、Ｄｙ、Ｎｄ、Ｆｅ、ＣｏおよびＧｄの内の少なくと
も１種類を含む請求項１、２、３または４に記載の半導
体装置。 - 【請求項６】 複数のスイッチング素子と画素電極とが
マトリクス状に形成され、該スイッチング素子を制御す
るゲート配線と、該スイッチング素子にデータ信号を供
給するデータ配線とが互いに交差するように形成された
アクティブマトリクス基板において、 該ゲート配線上に透明絶縁膜を介して透明電極が形成さ
れ、該透明電極上に上部絶縁膜が形成され、該透明電極
は、該上部絶縁膜に開口されたコンタクトホールを通っ
て、該透明電極と重ならない状態で該上部絶縁膜上に形
成された画素電極に接続され、該ゲート配線、該透明絶
縁膜および該透明電極の重畳部が補助容量となっている
アクティブマトリクス基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28415595A JPH09127551A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置およびアクティブマトリクス基板 |
| US08/717,463 US5734177A (en) | 1995-10-31 | 1996-09-20 | Semiconductor device, active-matrix substrate and method for fabricating the same |
| KR1019960049373A KR100269095B1 (ko) | 1995-10-31 | 1996-10-29 | 반도체장치,액티브매트릭스기판및그의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28415595A JPH09127551A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置およびアクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09127551A true JPH09127551A (ja) | 1997-05-16 |
Family
ID=17674897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28415595A Withdrawn JPH09127551A (ja) | 1995-10-31 | 1995-10-31 | 半導体装置およびアクティブマトリクス基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5734177A (ja) |
| JP (1) | JPH09127551A (ja) |
| KR (1) | KR100269095B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11258632A (ja) * | 1998-03-13 | 1999-09-24 | Toshiba Corp | 表示装置用アレイ基板 |
| JPH11258633A (ja) * | 1998-03-13 | 1999-09-24 | Toshiba Corp | 表示装置用アレイ基板の製造方法 |
Families Citing this family (89)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7808694B2 (en) * | 1994-05-05 | 2010-10-05 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light |
| US7852545B2 (en) | 1994-05-05 | 2010-12-14 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light |
| US7460291B2 (en) * | 1994-05-05 | 2008-12-02 | Idc, Llc | Separable modulator |
| US7830588B2 (en) * | 1996-12-19 | 2010-11-09 | Qualcomm Mems Technologies, Inc. | Method of making a light modulating display device and associated transistor circuitry and structures thereof |
| JP3346217B2 (ja) * | 1997-04-04 | 2002-11-18 | カシオ計算機株式会社 | 配線の形成方法および表示装置の製造方法 |
| JP3980167B2 (ja) | 1998-04-07 | 2007-09-26 | 株式会社日立製作所 | Ｔｆｔ電極基板 |
| US8928967B2 (en) | 1998-04-08 | 2015-01-06 | Qualcomm Mems Technologies, Inc. | Method and device for modulating light |
| WO1999052006A2 (en) * | 1998-04-08 | 1999-10-14 | Etalon, Inc. | Interferometric modulation of radiation |
| KR100430232B1 (ko) * | 1998-12-21 | 2004-12-31 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및액정표시장치의축적캐패시터 |
| WO2003007049A1 (en) * | 1999-10-05 | 2003-01-23 | Iridigm Display Corporation | Photonic mems and structures |
| TW451447B (en) * | 1999-12-31 | 2001-08-21 | Samsung Electronics Co Ltd | Contact structures of wirings and methods for manufacturing the same, and thin film transistor array panels including the same and methods for manufacturing the same |
| US6825488B2 (en) * | 2000-01-26 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4118484B2 (ja) * | 2000-03-06 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001257350A (ja) | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4118485B2 (ja) * | 2000-03-13 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4683688B2 (ja) | 2000-03-16 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4393662B2 (ja) * | 2000-03-17 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4785229B2 (ja) | 2000-05-09 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7456911B2 (en) * | 2000-08-14 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6465297B1 (en) * | 2000-10-05 | 2002-10-15 | Motorola, Inc. | Method of manufacturing a semiconductor component having a capacitor |
| US7071037B2 (en) * | 2001-03-06 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP3946547B2 (ja) * | 2001-06-05 | 2007-07-18 | シャープ株式会社 | アクティブマトリクス基板および表示装置ならびに検出装置 |
| KR20030075046A (ko) * | 2002-03-15 | 2003-09-22 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| TWI227350B (en) * | 2003-07-18 | 2005-02-01 | Au Optronics Corp | Active elements array structure |
| US7476327B2 (en) * | 2004-05-04 | 2009-01-13 | Idc, Llc | Method of manufacture for microelectromechanical devices |
| US7208420B1 (en) | 2004-07-22 | 2007-04-24 | Lam Research Corporation | Method for selectively etching an aluminum containing layer |
| US7564612B2 (en) * | 2004-09-27 | 2009-07-21 | Idc, Llc | Photonic MEMS and structures |
| US7302157B2 (en) * | 2004-09-27 | 2007-11-27 | Idc, Llc | System and method for multi-level brightness in interferometric modulation |
| US7304784B2 (en) * | 2004-09-27 | 2007-12-04 | Idc, Llc | Reflective display device having viewable display on both sides |
| US7130104B2 (en) * | 2004-09-27 | 2006-10-31 | Idc, Llc | Methods and devices for inhibiting tilting of a mirror in an interferometric modulator |
| US7944599B2 (en) | 2004-09-27 | 2011-05-17 | Qualcomm Mems Technologies, Inc. | Electromechanical device with optical function separated from mechanical and electrical function |
| US7289259B2 (en) * | 2004-09-27 | 2007-10-30 | Idc, Llc | Conductive bus structure for interferometric modulator array |
| US7420725B2 (en) | 2004-09-27 | 2008-09-02 | Idc, Llc | Device having a conductive light absorbing mask and method for fabricating same |
| US8008736B2 (en) * | 2004-09-27 | 2011-08-30 | Qualcomm Mems Technologies, Inc. | Analog interferometric modulator device |
| US7527995B2 (en) * | 2004-09-27 | 2009-05-05 | Qualcomm Mems Technologies, Inc. | Method of making prestructure for MEMS systems |
| US7936497B2 (en) * | 2004-09-27 | 2011-05-03 | Qualcomm Mems Technologies, Inc. | MEMS device having deformable membrane characterized by mechanical persistence |
| US7630119B2 (en) * | 2004-09-27 | 2009-12-08 | Qualcomm Mems Technologies, Inc. | Apparatus and method for reducing slippage between structures in an interferometric modulator |
| US7372613B2 (en) * | 2004-09-27 | 2008-05-13 | Idc, Llc | Method and device for multistate interferometric light modulation |
| US7583429B2 (en) | 2004-09-27 | 2009-09-01 | Idc, Llc | Ornamental display device |
| US7884989B2 (en) * | 2005-05-27 | 2011-02-08 | Qualcomm Mems Technologies, Inc. | White interferometric modulators and methods for forming the same |
| JP4301227B2 (ja) * | 2005-09-15 | 2009-07-22 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器並びにコンデンサー |
| US7916980B2 (en) | 2006-01-13 | 2011-03-29 | Qualcomm Mems Technologies, Inc. | Interconnect structure for MEMS device |
| US7550810B2 (en) * | 2006-02-23 | 2009-06-23 | Qualcomm Mems Technologies, Inc. | MEMS device having a layer movable at asymmetric rates |
| US7649671B2 (en) * | 2006-06-01 | 2010-01-19 | Qualcomm Mems Technologies, Inc. | Analog interferometric modulator device with electrostatic actuation and release |
| US7835061B2 (en) * | 2006-06-28 | 2010-11-16 | Qualcomm Mems Technologies, Inc. | Support structures for free-standing electromechanical devices |
| US7527998B2 (en) * | 2006-06-30 | 2009-05-05 | Qualcomm Mems Technologies, Inc. | Method of manufacturing MEMS devices providing air gap control |
| US7684106B2 (en) * | 2006-11-02 | 2010-03-23 | Qualcomm Mems Technologies, Inc. | Compatible MEMS switch architecture |
| US8115987B2 (en) * | 2007-02-01 | 2012-02-14 | Qualcomm Mems Technologies, Inc. | Modulating the intensity of light from an interferometric reflector |
| US7742220B2 (en) * | 2007-03-28 | 2010-06-22 | Qualcomm Mems Technologies, Inc. | Microelectromechanical device and method utilizing conducting layers separated by stops |
| US7715085B2 (en) * | 2007-05-09 | 2010-05-11 | Qualcomm Mems Technologies, Inc. | Electromechanical system having a dielectric movable membrane and a mirror |
| US7643202B2 (en) * | 2007-05-09 | 2010-01-05 | Qualcomm Mems Technologies, Inc. | Microelectromechanical system having a dielectric movable membrane and a mirror |
| US7782517B2 (en) * | 2007-06-21 | 2010-08-24 | Qualcomm Mems Technologies, Inc. | Infrared and dual mode displays |
| US7630121B2 (en) * | 2007-07-02 | 2009-12-08 | Qualcomm Mems Technologies, Inc. | Electromechanical device with optical function separated from mechanical and electrical function |
| EP2183623A1 (en) * | 2007-07-31 | 2010-05-12 | Qualcomm Mems Technologies, Inc. | Devices for enhancing colour shift of interferometric modulators |
| US7773286B2 (en) * | 2007-09-14 | 2010-08-10 | Qualcomm Mems Technologies, Inc. | Periodic dimple array |
| US7847999B2 (en) | 2007-09-14 | 2010-12-07 | Qualcomm Mems Technologies, Inc. | Interferometric modulator display devices |
| US20090078316A1 (en) * | 2007-09-24 | 2009-03-26 | Qualcomm Incorporated | Interferometric photovoltaic cell |
| US8058549B2 (en) * | 2007-10-19 | 2011-11-15 | Qualcomm Mems Technologies, Inc. | Photovoltaic devices with integrated color interferometric film stacks |
| CN101828145B (zh) * | 2007-10-19 | 2012-03-21 | 高通Mems科技公司 | 具有集成光伏元件的显示器 |
| WO2009055393A1 (en) * | 2007-10-23 | 2009-04-30 | Qualcomm Mems Technologies, Inc. | Adjustably transmissive mems-based devices |
| US20090293955A1 (en) * | 2007-11-07 | 2009-12-03 | Qualcomm Incorporated | Photovoltaics with interferometric masks |
| US8941631B2 (en) * | 2007-11-16 | 2015-01-27 | Qualcomm Mems Technologies, Inc. | Simultaneous light collection and illumination on an active display |
| US7715079B2 (en) * | 2007-12-07 | 2010-05-11 | Qualcomm Mems Technologies, Inc. | MEMS devices requiring no mechanical support |
| RU2485626C2 (ru) * | 2007-12-21 | 2013-06-20 | Квалкомм Мемс Текнолоджис, Инк. | Многопереходные фотогальванические элементы |
| US8164821B2 (en) * | 2008-02-22 | 2012-04-24 | Qualcomm Mems Technologies, Inc. | Microelectromechanical device with thermal expansion balancing layer or stiffening layer |
| US7944604B2 (en) * | 2008-03-07 | 2011-05-17 | Qualcomm Mems Technologies, Inc. | Interferometric modulator in transmission mode |
| US7612933B2 (en) * | 2008-03-27 | 2009-11-03 | Qualcomm Mems Technologies, Inc. | Microelectromechanical device with spacing layer |
| US7898723B2 (en) * | 2008-04-02 | 2011-03-01 | Qualcomm Mems Technologies, Inc. | Microelectromechanical systems display element with photovoltaic structure |
| US7969638B2 (en) * | 2008-04-10 | 2011-06-28 | Qualcomm Mems Technologies, Inc. | Device having thin black mask and method of fabricating the same |
| US8023167B2 (en) * | 2008-06-25 | 2011-09-20 | Qualcomm Mems Technologies, Inc. | Backlight displays |
| US7768690B2 (en) * | 2008-06-25 | 2010-08-03 | Qualcomm Mems Technologies, Inc. | Backlight displays |
| US7746539B2 (en) * | 2008-06-25 | 2010-06-29 | Qualcomm Mems Technologies, Inc. | Method for packing a display device and the device obtained thereof |
| US7859740B2 (en) * | 2008-07-11 | 2010-12-28 | Qualcomm Mems Technologies, Inc. | Stiction mitigation with integrated mech micro-cantilevers through vertical stress gradient control |
| US7855826B2 (en) * | 2008-08-12 | 2010-12-21 | Qualcomm Mems Technologies, Inc. | Method and apparatus to reduce or eliminate stiction and image retention in interferometric modulator devices |
| US8358266B2 (en) * | 2008-09-02 | 2013-01-22 | Qualcomm Mems Technologies, Inc. | Light turning device with prismatic light turning features |
| US20100096011A1 (en) * | 2008-10-16 | 2010-04-22 | Qualcomm Mems Technologies, Inc. | High efficiency interferometric color filters for photovoltaic modules |
| US8270056B2 (en) * | 2009-03-23 | 2012-09-18 | Qualcomm Mems Technologies, Inc. | Display device with openings between sub-pixels and method of making same |
| WO2010138761A1 (en) | 2009-05-29 | 2010-12-02 | Qualcomm Mems Technologies, Inc. | Illumination devices and methods of fabrication thereof |
| US8270062B2 (en) * | 2009-09-17 | 2012-09-18 | Qualcomm Mems Technologies, Inc. | Display device with at least one movable stop element |
| US8488228B2 (en) * | 2009-09-28 | 2013-07-16 | Qualcomm Mems Technologies, Inc. | Interferometric display with interferometric reflector |
| CN102834761A (zh) | 2010-04-09 | 2012-12-19 | 高通Mems科技公司 | 机电装置的机械层及其形成方法 |
| WO2012024238A1 (en) | 2010-08-17 | 2012-02-23 | Qualcomm Mems Technologies, Inc. | Actuation and calibration of a charge neutral electrode in an interferometric display device |
| US9057872B2 (en) | 2010-08-31 | 2015-06-16 | Qualcomm Mems Technologies, Inc. | Dielectric enhanced mirror for IMOD display |
| US9134527B2 (en) | 2011-04-04 | 2015-09-15 | Qualcomm Mems Technologies, Inc. | Pixel via and methods of forming the same |
| US8963159B2 (en) | 2011-04-04 | 2015-02-24 | Qualcomm Mems Technologies, Inc. | Pixel via and methods of forming the same |
| US8659816B2 (en) | 2011-04-25 | 2014-02-25 | Qualcomm Mems Technologies, Inc. | Mechanical layer and methods of making the same |
| US8736939B2 (en) | 2011-11-04 | 2014-05-27 | Qualcomm Mems Technologies, Inc. | Matching layer thin-films for an electromechanical systems reflective display device |
| KR102365355B1 (ko) | 2021-05-14 | 2022-02-23 | 신명전력 주식회사 | 외력, 내력에 의한 수배전반 보호장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269521A (ja) * | 1990-03-20 | 1991-12-02 | Hitachi Ltd | 液晶表示装置 |
| JPH04178634A (ja) * | 1990-11-14 | 1992-06-25 | Nec Corp | 液晶ディスプレイ用ｔｆｔ基板 |
| EP0530972B1 (en) * | 1991-08-02 | 1997-11-05 | Canon Kabushiki Kaisha | Liquid crystal image display unit |
| JPH0553139A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 薄膜トランジスタ素子アレイ |
| JPH06160901A (ja) * | 1992-11-20 | 1994-06-07 | Sanyo Electric Co Ltd | 液晶表示装置 |
-
1995
- 1995-10-31 JP JP28415595A patent/JPH09127551A/ja not_active Withdrawn
-
1996
- 1996-09-20 US US08/717,463 patent/US5734177A/en not_active Expired - Fee Related
- 1996-10-29 KR KR1019960049373A patent/KR100269095B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11258632A (ja) * | 1998-03-13 | 1999-09-24 | Toshiba Corp | 表示装置用アレイ基板 |
| JPH11258633A (ja) * | 1998-03-13 | 1999-09-24 | Toshiba Corp | 表示装置用アレイ基板の製造方法 |
Also Published As
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