JPH11258632A

JPH11258632A - 表示装置用アレイ基板

Info

Publication number: JPH11258632A
Application number: JP6325198A
Authority: JP
Inventors: Masayuki Dojiro; 政幸堂城
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-13
Filing date: 1998-03-13
Publication date: 1999-09-24

Abstract

(57)【要約】【解決手段】走査線(111) と、第１絶縁膜(115),(11
7) 、半導体膜(120) 、半導体膜(120) に電気的に接続
されるソース電極(126b)及びドレイン電極(126a)とを含
む薄膜トランジスタ(112) と、ドレイン電極(126a)から
導出されて走査線(111) と略直交する信号線(110) と、
ソース電極(126b)と電気的に接続される画素電極(131)
とを備え、走査線(111) をＡｌ−Ｎｄ合金膜(1110)を膜
厚３００ｎｍ、この上にＭｏ膜(1110)を膜厚５０ｎｍ積
層して堆積させ、次に３５０℃の基板温度でＣＶＤ法に
より第１絶縁膜(115),(117) を形成させる。【効果】Ａｌ合金とＭｏ膜の積層により、Ａｌが変形
することなく、層間絶縁膜の不良は発生せず、アレイ基
板形成において歩留を低下させることはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板に関す
る。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置された光透過型のアクティブマトリクス型の液晶表示
装置を例にとり説明する。アクティブマトリクス型液晶
表示装置は、アレイ基板と対向基板との間に配向膜を介
して液晶層が保持されて成っている。アレイ基板は、ガ
ラスや石英等の透明絶縁基板上に複数本の信号線と走査
線とが格子状に配置され、各交点部分にアモルファスシ
リコン（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体
薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称す
る。）が接続されている。そしてＴＦＴのゲート電極は
走査線に、ドレイン電極は信号線にそれぞれ電気的に接
続され、さらにソース電極は画素電極を構成する透明導
電材料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接
続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】このようなアクティブマトリクス液晶表示
装置のアレイ基板の構成は、チャネル保護型のＴＦＴ構
造のアレイ基板に適用した場合を述べる。即ち、走査線
はアルミニウム（Ａｌ）で形成し、このＡｌ表層に電解
液により陽極酸化皮膜を形成した走査線及び補助容量配
線の構成となっている。

【０００６】その形成方法は、ガラス等の絶縁性基板上
に、まずスパッタ法によりＡｌを堆積し、所定の配線の
形状にパターニングする。Ａｌのパターンを陽極酸化し
ないところをレジスト等の陽極酸化マスク材で被覆し
て、所定の電圧まで印加することによりＡｌ酸化物を所
定の膜厚（例えば１００ｎｍ〜２００ｎｍ）で形成し
て、走査線、ゲート電極及び補助容量配線を形成する。
トランジスタ能動部、画素電極、信号線及びソース・ド
レイン電極を順次形成し、アクティブマトリクス液晶表
示用アレイ基板を構成する。

【０００７】

【発明が解決しようとする課題】このような液晶表示装
置の表示画面が大画面化や高精細化になるに伴い、走査
線長は長くなり、また画素の開口率を高めるために走査
線の幅が狭くなる傾向にある。これらの傾向は走査線抵
抗の高抵抗化につながり、走査線信号の波形を歪ませ、
信号の伝搬遅延を生ずることになる。これは画像の不均
一化となって現れ、画質低下を招くことになる。

【０００８】このため、走査線及び補助容量配線を低抵
抗金属材料であるＡｌで構成し、これにより配線抵抗を
低減させ、信号の伝搬遅延を小さくすることが考えられ
る。しかし、上記構造にあっては、例えばゲート絶縁膜
の形成等、３５０℃以上の基板温度が加わることがあ
り、このような熱工程によりＡｌにヒロック等の変形が
生じる。すなわち厚さ方向に一部分が盛り上がる現象で
ある。このため、絶縁膜の層間絶縁性の低下が起こり、
アレイ基板の歩留を著しく低下させることになる。

【０００９】また、Ａｌ配線の表層を陽極酸化膜で被覆
し、更にシリコン窒化膜等の絶縁膜を積層してゲート絶
縁膜を形成してアレイ基板を作製すれば、上記ヒロック
の問題はないが、陽極酸化工程（陽極酸化マスク形成工
程も含む）を必要とすること及び陽極酸化のための電圧
供給の特別な配線パターンが必要となり、ゲート配線パ
ターンが制限されることで、生産性がＡｌ単層構造の場
合と比較して低下する。

【００１０】そこで、本発明は、上記問題点に鑑み、配
線抵抗が低く、また配線の変形等に伴う層間絶縁膜の不
良が発生しないアレイ基板を提供する。

【００１１】

【課題を解決するための手段】本発明は、基板上に配置
される走査線と、この上に配置される第１絶縁膜、この
上に配置される半導体膜、前記半導体膜に電気的に接続
されるソース電極及びドレイン電極とを含む薄膜トラン
ジスタと、前記ドレイン電極から導出されて前記走査線
と略直交する信号線と、前記ソース電極と電気的に接続
される画素電極とを備えた表示装置用アレイ基板におい
て、前記走査線がアルミニウム合金と高融点金属の積層
構造をなし、前記走査線及びゲート電極に直接接するゲ
ート絶縁膜が３００℃以上の基板温度で成膜した膜より
なることを特徴とする表示装置用アレイ基板である。

【００１２】以上のような走査線の構成において、例え
ばＡｌ合金金属としてＡｌ−Ｎｄ（Ｎｄが２原子％）を
膜厚３００ｎｍ、このＡｌ合金の上に高融点金属を膜厚
５０ｎｍ積層して堆積させる。この積層膜をテーパー形
状加工して走査線を形成し、次に３５０℃の基板温度で
プラズマＣＶＤ法により、ゲート絶縁膜を形成させる。
Ａｌ合金と高融点金属の積層により、Ａｌが変形するこ
となく、層間絶縁膜の不良は発生せず、アレイ基板形成
において歩留を低下させることはない。これにより、従
来と同等もしくはそれ以下の配線抵抗が歩留低下を起こ
さずに実現できる。

【００１３】

【発明の実施の形態】以下、本発明の第１の実施例の液
晶表示装置(1) について図１から図１３に基づいて説明
する。

【００１４】この液晶表示装置(1) は、カラー表示が可
能な光透過型であって、図２に示すように、アレイ基板
(100) と対向基板(200) との間にポリイミド樹脂から成
り、互いに直交する方向に配向処理が成された配向膜(1
41),(241) を介して、ツイスト・ネマチック（ＴＮ）液
晶が保持されている。また、アレイ基板(100) と対向基
板(200) との外表面には、それぞれ偏光板(311),(313)
が貼り付けられて構成されている。

【００１５】図１は、アレイ基板(100) の概略平面図を
示すものであり、図中の下側が液晶表示装置(1) の画面
上側に位置するものであって、図中下側から上側に向か
って走査線が順次選択されるものである。

【００１６】アレイ基板(100) は、ガラス基板(101) 上
に配置される４８０本の走査線(111) を含み、各走査線
(111) の一端は、ガラス基板(101) の一端辺(101a)側に
引き出され、斜め配線部(150) を経て走査線パッド(15
2) に電気的に接続される。なお、走査線(111) は、Ａ
ｌ−Ｎｄ合金膜(1110)（２原子％Ｎｄ）とＭｏ膜(1111)
の二層構造である。

【００１７】アレイ基板(100) は、ガラス基板(101) 上
に走査線(111) と略直交する１９２０本のＭｏ−Ｗ合金
から成る信号線(110) を含み、各信号線(110) はガラス
基板(101) の他の一端辺(101b)側に引き出され、斜め配
線部(160) を経て信号線パッド(162) に電気的に接続さ
れる。なお、信号線(110) は。Ｍｏを主成分とする第１
金属膜と、Ａｌを主成分とする第２金属膜と、Ｍｏを主
成分とする第３金属膜の三層構造となっている。

【００１８】この走査線(111) と信号線(110) との交点
部分近傍には、ＴＦＴ(112) が配置されている。また、
このＴＦＴ(112) に接続されるＩＴＯから成る画素電極
(131) が、走査線(111) 及び信号線(110) 上に層間絶縁
膜(127) を介して配置されている。この層間絶縁膜(12
7) としては、窒化シリコン膜や酸化シリコン膜等の無
機絶縁膜あるいはアクリル系等の有機樹脂被膜で構成す
ることができるが、これら無機絶縁膜と有機樹脂被膜と
の多層膜で構成することにより、表面平滑性並びに層間
絶縁性はより一層向上される。

【００１９】（ＴＦＴ領域の構造）ＴＦＴ(112) 領域の
構造について説明する。

【００２０】各走査線(111) は、隣り合う画素電極(13
1) の信号線(110) に沿う端辺(131a),(131b) と重複す
るように細線状に延在される延在領域（113)を含む。画
素電極(131) と、画素電極(131) に対応する走査線(11
1) に対して前段の走査線(111)からの延在領域（113)と
の重複領域（ＯＳ）は、図６に示すように、第１ゲート
絶縁膜(115) 、第２ゲート絶縁膜(117) 及び層間絶縁膜
(127) を介して互いに重複され、この重複領域（ＯＳ）
により補助容量（Ｃｓ）が構成される。また、この実施
例では、画素電極(131) は前段の走査線(111) 自体とも
第１ゲート絶縁膜(115) 、第２ゲート絶縁膜(117) 及び
層間絶縁膜(127) を介して互いに重複され、この重複領
域でも補助容量（Ｃｓ）が構成される。

【００２１】このアレイ基板(100) に対向する対向基板
(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(12
1) 領域、信号線(110) 及び走査線(111) と画素電極(13
1) との間隙を遮光するマトリクス状の樹脂性の遮光膜
(211) を含む。また、画素電極(131) に対応する領域に
は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラー
フィルタ(221) が配置され、この上に透明電極材料から
成る対向電極(231) が配置されて構成される。

【００２２】以上のように、この液晶表示装置(1) のア
レイ基板(100) によれば、信号線(110) 及び走査線(11
1) と画素電極(131) との間には、層間絶縁膜(127) 、
あるいは第１及び第２ゲート絶縁膜(115),(117) 及び層
間絶縁膜(127) がそれぞれ配置されているので、画素電
極(131) を各配線(110),(111) に対して充分に近接、も
しくは重畳して配置することができ、これにより高開口
率化を実現することができる。

【００２３】また、この実施例によれば、補助容量（Ｃ
ｓ）が画素電極(131) と、この画素電極(131) と隣接す
る走査線(111) から延在される延在領域(113) との間で
形成されるので、別途補助容量線等を配置する必要がな
く、一層の高開口率化が可能となる。特に、この実施例
では、ＴＦＴ(112) は、走査線(111) から信号線(110)
に沿って導出される領域をゲート電極として構成される
ため、画素電極(131)は前段の走査線(111) 自体にも重
畳させることができる。これにより、十分な補助容量
（Ｃｓ）の確保と高開口率化が同時に達成される。

【００２４】そして、画素電極(131) と走査線(111) 及
び延在領域(113) との間には、３種類の絶縁膜(115),(1
17),(127) がそれぞれ積層配置されているので、本実施
例の構造に起因した層間ショート等の発生も極めて軽減
される。

【００２５】ところで、この実施例では、画素領域が、
対向基板(200) に配置される遮光膜(211) ではなくアレ
イ基板(100) 上の走査線(111) 及びその延在領域(113)
によって画定される。従って、アレイ基板(100) と対向
基板(200) との合わせ精度によらず、走査線(111) をパ
ターニングする第１のマスクパターンと画素電極(131)
をパターニングする第５のマスクパターンとの合わせ精
度によってのみ決定されるので、アレイ基板(100) との
対向基板(200) との合わせずれを考慮して遮光膜(211)
幅にマージンを設ける必要がないので、更なる高開口率
の実現が可能となる。

【００２６】さらに、画素領域を画定するため、走査線
(111) の延在領域(113) を画素電極(131) の信号線(11
0) に沿う端辺(131a)(131b)に沿って十分に延在させて
も、この実施例によれば、画素電極(131) と走査線(11
1) の延在領域(113) との間には第１ゲート絶縁膜(115)
及び第２ゲート絶縁膜(117) の他に層間絶縁膜(127)
が配置されているので、生産性を損なうことなく補助容
量（Ｃｓ）の大幅な増大を抑えることができる。

【００２７】また、図５に示すように、信号線(110) の
輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪郭
が一致している。さらに詳しくは、信号線(110) と走査
線(111) との交差部には、必ず第１乃至第２ゲート絶縁
膜(115),(117) の他に低抵抗半導体膜(124a)及び半導体
膜(120) が積層されている。このため、各パターニング
に際してマスクずれが生じても、信号線(110) と走査線
(111) との間の容量変動がなく、このため製品間で走査
線容量あるいは信号線容量の変動が軽減される。また、
信号線(110) と走査線(111) との交差部における静電
気、プロセス中でのゴミ、あるいは各絶縁膜(115),(11
7) のピンホールに起因する層間ショートも抑えられ、
これにより高い製造歩留まりが確保できる。

【００２８】さらに、図６に示すように、信号線(110)
の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪
郭が一致しているので、従来の如く別工程でパターニン
グされるのとは異なり、各パターニングに際してマスク
ずれが生じても、信号線(110) と走査線(111) の延在領
域(113) との間に生じる容量変動も十分に抑えることが
できる。

【００２９】また、信号線(110) と走査線(111) の延在
領域(113) とを重畳、即ち図６において信号線(111) を
介して隣接して配置される延在領域(113) を信号線(11
1) 下において接続する構造としても、信号線(110) と
走査線(111) の延在領域(113)との間には、各絶縁膜(11
5),(117) の他に半導体膜(120) が必ず配置されるの
で、静電気、プロセス中でのゴミ、あるいは各絶縁膜(1
15),(117) のピンホールに起因する層間ショートも抑え
られ、これにより高い製造歩留まりが確保できる。そし
て、このように信号線(111) と隣接する画素電極(131)
下に延在領域(113)を配する構成により、信号線(111)
と画素電極(131) との間の容量結合が延在領域(113) に
よってシールドされ、画素電極(131) の電位が信号線(1
11) の電位によって受ける影響を軽減できる。しかも、
信号線(111) と絶縁膜(115) ，(117)との間に配置され
る半導体膜(120) 及び低抵抗半導体膜(124a)の輪郭線が
信号線(111) の輪郭線と一致している。これらの理由か
ら、信号線(111) と画素電極(131) とを充分に近接配置
することができ、これにより一層の高開口率化が達成さ
れる。

【００３０】（走査線の外周部付近の構造）走査線(11
1) の外周部付近の構造について、図１及び図３に基づ
いて説明する。

【００３１】走査線(111) は、ガラス基板(101) の一端
辺(101a)側に引出され、斜め配線部(150) 及び走査線パ
ッド(152) に導かれる下層配線部(111a)を形成してい
る。

【００３２】斜め配線部(150) においては、走査線(11
1) から延在される下層配線部(111a)上には２層の絶縁
膜(115),(117) が積層配置されている。また、この２層
の絶縁膜(115),(117) の上には、半導体被膜(119) 、低
抵抗半導体被膜(123) 及び信号線(110) と同一工程で同
一材料である上層配線部(125a) が積層され、この上層
配線部(125a)の上には層間絶縁膜(127) が配置されてい
る。

【００３３】そして、この斜め配線部(150) の基部にお
いては、一対を成す第１コンタクトホール(153) と第２
コンタクトホール(154) とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131) と同一工程で同一材
料であるＩＴＯからなる走査線接続層(131) によって走
査線(111) から延在される下層配線部(111a)と上層配線
部(125a)とが第１コンタクトホール(153) 及び第２コン
タクトホール(154) を介して電気的に接続されている。
なお、第２コンタクトホール(154) は、下層配線部(111
a)の主表面の一部を露出するように２層の絶縁膜(115),
(117) 、半導体被膜(119) 、低抵抗半導体被膜(123) 及
び上層配線部(125a)を貫通する開口であって、第１コン
タクトホール(153) は上層配線部(125a)の主表面の一部
を露出するように層間絶縁膜(127) を貫通する開口であ
る。

【００３４】また、走査線パッド(152) においては、や
はり一対を成す第１コンタクトホール(155) と第２コン
タクトホール(156) とがそれぞれ配線方向に沿って近接
して配置され、画素電極(131) と同一工程で同一材料で
あるＩＴＯからなる走査線接続層(131) によって走査線
(111) の下層配線部(111a)と上層配線部(125a)とが第１
コンタクトホール(155) 及び第２コンタクトホール(15
6) を介して電気的に接続されている。なお、第２コン
タクトホール(156) は、上述した第２コンタクトホール
(154) と同様に、下層配線部(111a)の主表面の一部を露
出するように２層の絶縁膜(115),(117) 、半導体被膜(1
19) 、低抵抗半導体被膜(123) 及び上層配線部(125a)
を貫通する開口であって、第１コンタクトホール(155)
は上述の第１コンタクトホール(153) と同様に上層配線
部(125a)の主表面の一部を露出するように層間絶縁膜(1
27) を貫通する開口である。

【００３５】これにより、走査線(111) の斜め配線部(1
50) は、互いに別工程でパターニングされる信号線(11
0) と同一材料で同一工程で作製される上層配線部(125
a)と走査線(111) から延在される下層配線部(111a)との
積層構造で構成され、この２層によって斜め配線部(15
0) の基部と走査線パッド(152) とが電気的に接続され
る。

【００３６】このため、斜め配線部(150) において、上
層配線部(125a)または下層配線部(111a)の一方が断線し
ても、他方が接続されているため、斜め配線部(150) で
の断線不良が極めて軽減される。

【００３７】また、斜め配線部(150) は、低抵抗材料で
あるＡｌ−Ｎｄ合金膜(1110)よりなる下層配線部(111a)
を含むため、十分な低抵抗化が図れる。

【００３８】なお、この実施例では、第２コンタクトホ
ール(156) の領域、即ち下層配線部(111a)と走査線接続
層(131) との積層領域が主として走査線パッド(152) の
接続領域として機能する。

【００３９】（信号線の外周部付近の構造）信号線(11
0) の外周部付近の構造について、図１及び図４に基づ
いて説明する。

【００４０】走査線(111) と同一工程で同一材料から成
る下層配線部(111b)が、各信号線(110) に対応してガラ
ス基板(101) の一端辺(101b)側の信号線(110) の斜め配
線部(160) 及び信号線パッド(162) に配置されている。

【００４１】斜め配線部(160) においては、下層配線部
(111b)の上には、２層の絶縁膜(115),(117) が配置され
ている。また、この２層の絶縁膜(115),(117) の上に、
半導体被膜(119) 、低抵抗半導体被膜(123) 及び信号線
(110) から延在される上層配線部(125b)（信号線(110)
）が積層され、この上層配線部(125b)上には層間絶縁
膜(127) が配置されている。

【００４２】そして、この斜め配線部(160) の基部にお
いては、一対を成す第１コンタクトホール(163) と第２
コンタクトホール(164) とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131) と同一工程で同一材
料であるＩＴＯからなる信号線接続層(131) によって信
号線(110) から延在される上層配線部(125b)と下層配線
部(111b)とが電気的に接続されている。なお、第２コン
タクトホール(164) は、下層配線部(111b)の主表面の一
部を露出するように２層の絶縁膜(115),(117)、半導体
被膜(119) 、低抵抗半導体被膜(123) 及び上層配線部
(125b)を貫通する開口であって、第１コンタクトホール
(163) は上層配線部(125b)の主表面の一部を露出するよ
うに層間絶縁膜(127) を貫通する開口である。

【００４３】また、信号線パッド(162) においては、や
はり一対を成す第１コンタクトホール(165) と第２コン
タクトホール(166) とがそれぞれ配線方向に近接して配
置され、画素電極(131) と同一工程で同一材料であるＩ
ＴＯからなる信号線接続層(131) によって信号線(110)
から延在される上層配線部(125b)と下層配線部(111b)と
が電気的に接続されている。なお、第２コンタクトホー
ル(166) は、上述した第２コンタクトホール(164) と同
様に、下層配線部(111b)の主表面の一部を露出するよう
に２層の絶縁膜(115),(117) 、半導体被膜(119) 、低抵
抗半導体被膜(123) 及び上層配線部(125b)を貫通する
開口であって、第１コンタクトホール(165) は上述の第
２コンタクトホール(163) と同様に上層配線部(125b)の
主表面の一部を露出するように層間絶縁膜(127) を貫通
する開口である。

【００４４】これにより、斜め配線部(160) において
は、信号線(110) から延在される上層配線部(125b)と走
査線(111) と同一工程で同一材料である下層配線部(111
b)とが積層配置され、この２層によって、斜め配線部(1
60) の基部と信号線パッド(162) とを電気的に接続して
いる。

【００４５】そのため、斜め配線部(160) において、上
層配線部(125b)または下層配線部(111b)の一方が断線し
ても、他方が接続されているため、斜め配線部(160) に
断線不良が生じることが軽減される。

【００４６】また、斜め配線部(160) は、低抵抗材料で
あるＡｌ−Ｎｄ合金膜(1110)よりなる下層配線部(111b)
を含むため、十分な低抵抗化が図れる。

【００４７】なお、この実施例では、第２コンタクトホ
ール(166) の領域、即ち下層配線部(111b)と走査線接続
層(131) との積層領域が主として信号線パッド(162) の
接続領域として機能する。

【００４８】上述した構成によれば、駆動ＩＣのバン
プ、ＦＰＣ（フレキシブル・プリント・サーキット）や
ＴＣＰ（テープ・キャリア・パッケージ）の電極等を信
号線パッド(162) 及び走査線パッド(152) にＡＣＦ（異
方性導電膜）等の接続層を介して電気的に接続する場合
に、信号線パッド(162) 及び走査線パッド(152) の構成
が実質的に同一であるため、信号線パッド(162) 及び走
査線パッド(152) の接続条件を等しくしても接続層に印
加される熱や圧力等が略等しくでき、これにより同一条
件での製造が可能となる。即ち、この実施例では、走査
線パッド(152) の接続領域は、主として走査線(111) か
ら導出される下層配線部(111a)と画素電極(131) と同一
材料であるＩＴＯからなる走査線接続層(131) との積層
構造で構成され、また信号線接続パッド(162) の接続領
域は、主として走査線(111) と同時に形成される下層配
線部(111b)と画素電極(131) と同一材料であるＩＴＯか
らなる信号線接続層(131) との積層構造で構成されてお
り、その構造は実質的に同一である。

【００４９】（アレイ基板の製造工程）次に、このアレ
イ基板(100) の製造工程について、図７から図１３を参
照して詳細に説明する。

【００５０】（１）第１工程ガラス基板(101) に、スパッタ法によりＡｌ合金膜とし
てＡｌ−Ｎｄ膜（２原子％Ｎｄ）を３００ｎｍの膜厚、
Ｍｏ膜を５０ｎｍの膜厚に堆積させる。

【００５１】Ｍｏ膜の膜厚としては、５０〜５００ｎ
ｍ，好ましくは５０〜３００ｎｍの間にあればよい。但
し、５０ｎｍ未満となるとＡｌのヒロックが抑えきれな
くなる。一方、５００ｎｍを越えると。絶縁膜の段切れ
の問題が発生する。

【００５２】Ａｌ合金膜としては、例えば、Ａｌ−Ｙ
（Ｙが２原子％）、Ａｌ−Ｇｄ（Ｇｄが２原子％）、Ａ
ｌ−Ｓｃ（Ｓｃが２原子％）等でも可能である。このＡ
ｌ合金膜はプラズマＣＶＤ法等の成膜により、熱処理効
果を受け、不純物のみが結晶粒界付近に偏析して、Ａｌ
原子の移動を妨げてヒロックの発生を防止している。多
結晶中にも不純物は存在し、比抵抗を約３０％程度上昇
させる。

【００５３】なお、Ａｌ合金膜としては、Ｓｃ、Ｙ、Ｎ
ｄ、Ｓｍ、Ｇｄのうち少なくとも２つを含むものであっ
ても良く、この場合は、その添加元素の総和が１０原子
％以下になるようにすることが好ましい。具体例として
は、Ｙが１原子％，Ｎｄが１原子％のＡｌ−Ｎｄ−Ｙ合
金膜等が挙げられる。

【００５４】この積層膜上に、フォトリングラフィを用
いて走査線パターンと補助容量配線の一部を形成し、リ
ン酸、酢酸、硝酸の混酸を用いてテーパー形状にエッチ
ングし、走査線と補助容量配線パターンを完成させる。

【００５５】これにより、ガラス基板(101) 上に４８０
本の走査線(111) を作製すると共に、その一端辺(101a)
側において走査線(111) の斜め配線部(150) 及び走査線
パッド(152) を構成する下層配線部(111a)、一端辺(101
b)において信号線(110) の斜め配線部(160) 及び信号線
パッド(162) を構成する下層配線部(111b)をそれぞれ同
時に作製する。

【００５６】さらに、ＴＦＴ領域では走査線(111) と一
体で走査線(111) と直交する方向に導出されるゲート電
極を作製する。また、走査線(111) のパターニングの際
に走査線(111) と直交する方向に導出され、補助容量
（Ｃｓ）を形成するための延在領域(113) も同時に作製
しておく（図１参照）。

【００５７】（２）第２工程第１工程の後、図８に示すように、ガラス基板(101) を
３００℃以上（好適には、３３０℃以上）に加熱した
後、プラズマＣＶＤ法により１５０ｎｍ厚の酸化シリコ
ン膜（ＳｉＯｘ膜）から成る第１ゲート絶縁膜(115) を
堆積した後、さらに減圧プラズマＣＶＤ法により１５０
ｎｍ厚の窒化シリコン膜から成る第２ゲート絶縁膜(11
7) 、５０ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜(11
9) 及び２００ｎｍ厚の窒化シリコン膜から成るチャネ
ル保護被膜(121) を連続的に大気にさらすことなく成膜
する。

【００５８】ガラス基板(101) を３００℃以上に加熱し
た後に成膜することで、絶縁耐圧が５×１０⁶Ｖ／ｃｍ
の絶縁膜が得やすい。また、窒化膜であれば、上記耐圧
に加え、光学バンドギャップが５ｅＶ以上のものが得や
すい。

【００５９】ＳｉＯｘ膜の代わりに、ガラス基板(101)
を３００℃以上（好適には、４６５℃以上）に加熱した
後、熱ＣＶＤ法によるＳｉＯ２膜を用いてもよい。この
とき、熱処理が加わるため、Ａｌ膜のヒロック発生が懸
念されるが、Ａｌ合金とＭｏの効果で、ほとんどヒロッ
クは抑制されている。

【００６０】（３）第３工程第２工程の後、図９に示すように、走査線(111) をマス
クとした裏面露光技術により走査線(111) に自己整合的
にチャネル保護被膜(121) をパターニングし、さらにＴ
ＦＴ領域に対応するように第２のマスクパターンを用い
て露光し、現像、弗酸（ＨＦ）系のウエットエッチング
によりパターニング（第２のパターニング）して島状の
チャネル保護膜(122) を作製する。

【００６１】（４）第４工程第３工程の後、図１０に示すように、良好なオーミック
コンタクトが得られるように露出する半導体被膜(119)
表面を弗酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法
により不純物としてリンを含む３０ｎｍ厚のｎ^＋ａ−Ｓ
ｉ：Ｈから成る低抵抗半導体被膜(123) を堆積し、さら
にＭｏを主成分とする第１金属膜と、Ａｌを主成分とす
る第２金属膜と、Ｍｏを主成分とする第３金属膜の三層
構造となる３００ｎｍ厚の三層構造膜(125) をスパッタ
ーにより堆積する。

【００６２】（５）第５工程第４工程の後、図１１に示すように、第３のマスクパタ
ーンを用いて露光、現像し、三層構造膜(125) はウエッ
トエッチングにより、低抵抗半導体被膜(123)及び半導
体被膜(119) を窒化シリコン膜から成る第１ゲート絶縁
膜(115) あるいは第２ゲート絶縁膜(117) とチャネル保
護膜(122) とのエッチング選択比を制御することにより
プラズマエッチングによりパターニングする（第３のパ
ターニング）。

【００６３】これにより、ＴＦＴ領域においては、抵抗
半導体膜(124a)とソース電極(126b)とを一体に作製し、
低抵抗半導体膜(124b)及び信号線(110) と一体にドレイ
ン電極(126a)を作製する。

【００６４】走査線パッド(152) 及び斜め配線部(150)
の基部においては、下層配線部(111a)上に沿って三層構
造膜(125) をパターニングして上層配線部（125a）を形
成すると共に、上層配線部(125a)に沿って低抵抗半導体
被膜(123) 及び半導体被膜(119) を一括してパターニン
グする。これと同時に、上述した第２コンタクトホール
(154),(156) に対応する上層配線部(125a)、低抵抗半導
体被膜(123) 及び半導体被膜(119) を貫通する開口(154
a),(156a) を作製する。

【００６５】同様に、信号線パッド(162) 及び斜め配線
部(160) の基部においても、下層配線部(111b)上に沿っ
て三層構造膜(125) をパターニングして信号線(110) か
ら延在される上層配線部（125b）を形成すると共に、上
層配線部(125b)に沿って低抵抗半導体被膜(123) 及び半
導体被膜(119) を一括してパターニングする。これと同
時に、上述した第２コンタクトホール(164),(166) に対
応する領域の上層配線部(125b)、低抵抗半導体被膜(12
3) 及び半導体被膜(119) を貫通する開口(164a),(166a)
を作製する。

【００６６】ここでは、低抵抗半導体被膜(123) 及び半
導体被膜(119) をドライエッチングによりパターニング
したが、ウエットエッチングでもかまわない。

【００６７】（６）第６工程第５工程の後、この上に２００ｎｍ厚の窒化シリコン膜
から成る層間絶縁膜(127) を堆積する。

【００６８】そして、図１２に示すように、第４のマス
クパターンを用いて露光、現像し、ソース電極(126b)に
対応する領域の一部の層間絶縁膜(127) を除去してドラ
イエッチングによりコンタクトホール(129a)を形成す
る。

【００６９】走査線パッド(152) 及び斜め配線部(150)
の基部においては、開口(154a),(156a) に対応する第１
及び第２ゲート絶縁膜(117) と共に層間絶縁膜(127) を
一括して除去して第２コンタクトホール(154),(156) を
形成する（第４のパターニング）と同時に、第２コンタ
クトホール(154),(156) 近傍の層間絶縁膜(127) を除去
して第２コンタクトホール(154),(156) と一対を成す第
１コンタクトホール(153),(155) を作製する。

【００７０】同時に、信号線パッド(162) 及び斜め配線
部(160) の基部においては、開口(164a),(166a) に対応
する第１及び第２ゲート絶縁膜(117) と共に層間絶縁膜
(127) を一括して除去して第２コンタクトホール(164),
(166) を形成すると同時に、第２コンタクトホール(16
4),(166) 近傍の層間絶縁膜(127) を除去して第２コン
タクトホール(164),(166) とそれぞれ一対を成す第１コ
ンタクトホール(163),(165) を作製する。

【００７１】（７）第７工程第６工程の後、図１３に示すように、この上に１００ｎ
ｍ厚のＩＴＯ膜をスパッタ法により堆積し、第５のマス
クパターンを用いて露光、現像、ドライエッチングによ
るパターニング（第５のパターニング）を経て、画素電
極(131) を作製する。ＩＴＯ膜のパターニングも、ドラ
イエッチングに代えてウエットエッチングであってもか
まわない。

【００７２】走査線パッド(152) 及び斜め配線部(150)
の基部においては、第１コンタクトホール(153),(155)
と第２コンタクトホール(154),(156) とを、それぞれ電
気的に接続するための走査線接続層(131) を形成し、こ
れにより走査線(111) と走査線パッド(152) とは、下層
配線部(111a)と上層配線部(125a)の２層構造の斜め配線
部(150) により電気的に接続される。

【００７３】信号線パッド(162) 及び斜め配線部(160)
の基部においても、第１コンタクトホール(163),(165)
と第２コンタクトホール(164),(166) とを、それぞれ電
気的に接続するための信号線接続層(131) を同時に形成
し、これにより信号線(110)と信号線接続パッド(162)
とは、下層配線部(111b)と上層配線部(125b)の２層構造
の斜め配線部(160) により電気的に接続される。

【００７４】（実施例の効果）以上のように、この実施
例のアレイ基板によれば、基本構成を５枚のマスクによ
り、アレイ基板を作製することができる。即ち、画素電
極を最上層に配置し、これに伴い信号線、ソース、ドレ
イン電極と共に、半導体被膜等を同一のマスクパターン
に基づいて一括してパターニングすると共に、ソース電
極と画素電極との接続用のコンタクトホールの作製と共
に、信号線や走査線の接続端を露出するためのコンタク
トホールの作製を同時に行うことで、少ないマスク数で
生産性を向上でき、しかも製造歩留まりを低下させるこ
ともない。

【００７５】また、信号線及び走査線の各斜め配線部に
おいては、信号線を成す上層配線部と走査線を成す下層
配線部との２層によって構成され、各斜め配線部の基部
と各パッドとを電気的に接続している。そのため、斜め
配線部において、上層配線部または下層配線部の一方が
断線しても、他方が接続されているため、斜め配線部が
断線することがない。

【００７６】更に、斜め配線部は、少なくともＡｌを主
体とした低抵抗材料で構成される配線層を含むため、十
分な低抵抗化が図れる。

【００７７】また、駆動ＩＣのバンプやＴＣＰ等の電極
を接続するための信号線パッド及び走査線パッドは、実
質的に同一構成であるため、両者を同じ条件で接続する
ことが可能となる。

【００７８】また、走査線抵抗は、対角１５インチＸＧ
Ａで、平均配線幅を１０μｍ、配線長を３０．５ｃｍと
したとき、約４．１ｋΩとなり、Ａｌ陽極酸化層（２０
０ｎｍ厚）を用いたときのＡｌ残厚２００ｎｍ，（初期
膜厚３００ｎｍ）での約５．６ｋΩと比較して低抵抗が
実現できる。また陽極酸化工程（陽極酸化マスク形成工
程も含む）も削減でき、生産性向上に寄与する。

【００７９】また、走査線(111) は、Ａｌ−Ｎｄ合金膜
(1110)とＭｏ膜(1111)の二層構造にすることにより、熱
処理が加わってもヒロックが十分に抑制されるばかり
か、エッチング速度差から良好な順テーパー断面形状が
形成できる。

【００８０】

【発明の効果】以上に述べたように本発明によれば、走
査線として、Ａｌ合金膜と高融点金属の積層層にし、そ
れに接する３００℃以上の基板温度でのゲート絶縁膜の
組み合わせにより、走査線の抵抗を低下させ、生産性を
向上させることが可能になった。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例のアレイ基板の一部
概略平面図である。

【図２】図２は、図１におけるＡ−Ａ’線に沿って切断
した液晶表示装置の概略断面図である。

【図３】図３は、図１におけるＢ−Ｂ’線に沿って切断
した液晶表示装置の概略断面図である。

【図４】図４は、図１におけるＣ−Ｃ’線に沿って切断
した液晶表示装置の概略断面図である。

【図５】図５は、図１におけるＤ−Ｄ’線に沿って切断
した液晶表示装置の概略断面図である。

【図６】図６は、図１におけるＥ−Ｅ’線に沿って切断
した液晶表示装置の概略断面図である。

【図７】図７は、図１におけるアレイ基板を製造する第
１工程を説明するための図である。

【図８】図８は、図１におけるアレイ基板を製造する第
２工程を説明するための図である。

【図９】図９は、図１におけるアレイ基板を製造する第
３工程を説明するための図である。

【図１０】図１０は、図１におけるアレイ基板を製造す
る第４工程を説明するための図である。

【図１１】図１１は、図１におけるアレイ基板を製造す
る第５工程を説明するための図である。

【図１２】図１２は、図１におけるアレイ基板を製造す
る第６工程を説明するための図である。

【図１３】図１３は、図１におけるアレイ基板を製造す
る第７工程を説明するための図である。

【符号の説明】

１１０信号線１１１走査線１１２薄膜トランジスタ１１３延在領域１１５第１絶縁膜１１７第１絶縁膜１２０半導体膜１２６ａドレイン電極１２６ｂソース電極１３１画素電極１１１０Ａｌ−Ｎｄ合金膜１１１１Ｍｏ膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78 ６１７Ｖ

Claims

【特許請求の範囲】

【請求項１】基板上に配置される走査線と、この上に配置される第１絶縁膜、この上に配置される半
導体膜、前記半導体膜に電気的に接続されるソース電極
及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交す
る信号線と、前記ソース電極と電気的に接続される画素電極とを備え
た表示装置用アレイ基板において、前記走査線がアルミニウム合金と高融点金属の積層構造
をなし、前記走査線及びゲート電極に直接接するゲート絶縁膜が
３００℃以上の基板温度で成膜した膜よりなることを特
徴とする表示装置用アレイ基板。
【請求項２】アルミニウム合金が、Ｓｃ、Ｙ、Ｎｄ、Ｓｍ、Ｇｄのうち少なくとも一つを含
んでいて、かつ、その添加元素の総和が１０原子％以下
であることを特徴とする請求項１記載の表示装置用アレ
イ基板。
【請求項３】前記高融点金属が、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａか
ら選ばれた一の金属またはそれらの合金であることを特
徴とする請求項１記載の表示装置用アレイ基板。
【請求項４】前記高融点金属が、Ｍｏ、Ｔａ、Ｗ、Ｔｉから選ばれた金属またはそれらの
少なくとも２種類以上の合金であることを特徴とする請
求項１記載の表示装置用アレイ基板。
【請求項５】前記ゲート絶縁膜が、常圧ＣＶＤ法で形成されたシリコン酸化膜であることを
特徴とする請求項１記載の表示装置用アレイ基板。
【請求項６】前記ゲート絶縁膜が、プラズマＣＶＤ法で形成されたシリコン酸化膜、シリコ
ン窒化膜またはシリコン酸であることを特徴とする請求
項１記載の表示装置用アレイ基板。