JP3998681B2 - 表示装置用アレイ基板及びその製造方法 - Google Patents

Description

本発明は、液晶表示装置等の平面表示装置に用いられる表示装置用アレイ基板及びその製造方法に関する。

近年、ＣＲＴディスプレイに代わる平面型の表示装置が盛んに開発されており、中でも液晶表示装置は軽量、薄型、低消費電力等の利点から特に注目を集めている。

例えば、各表示画素毎にスイッチ素子が配置された光透過型のアクティブマトリクス型の液晶表示装置を例にとり説明する。アクティブマトリクス型液晶表示装置は、アレイ基板と対向基板との間に配向膜を介して液晶層が保持されて成っている。アレイ基板は、ガラスや石英等の透明絶縁基板上に複数本の信号線と走査線とが格子状に配置され、各交点部分にアモルファスシリコン（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称する。）が接続されている。そしてＴＦＴのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極を構成する透明導電材料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接続されている。

対向基板は、ガラス等の透明絶縁基板上にＩＴＯから成る対向電極が配置され、またカラー表示を実現するのであればカラーフィルタ層が配置されて構成されている。
特公平１−３４３９２号 米国特許第４６２１２６０号 特開平６−２０２１５３号 特開平６−２０８１３７号 米国特許第５４８３０８２号

ところで、上記した液晶表示装置においては、ＴＦＴの寄生容量、あるいは画素電極と対向電極間に生じるリーク電流等により、画素電極の電位は変動するため、画素電極と絶縁膜を介して重複して補助容量線を配することで画素容量（ＣＬｃ）と並列な補助容量（Ｃｓ）を設け、これにより画素電位の変動を抑えることが知られている。

しかしながら、この補助容量線は、製造工数の増大を防ぐため走査線材料等と同一材料である光不透過性材料で構成されることが多く、このため補助容量線の配置される領域は光不透過となり、開口率を低下させてしまう。

このようなことから、画素電極と、この画素電極に隣接する走査線との間で補助容量を形成し、走査線に印加される走査パルスを工夫することで画素電位の変動を抑えつつ高い開口率を維持することが知られている（例えば、特許文献１、特許文献２参照）。

しかしながら、このような構成にあっては、走査線と画素電極との重複部分に層間ショートが生じやすく、製造歩留まりの低下を招く。

また、このような構成によれば、走査線形状を画素電極の周辺領域と重複するよう工夫することにより、画素電極の表示に寄与する画素領域を旨く画定することができるが、画素電極と走査線との重複部分で構成される補助容量（Ｃｓ）が画素電位の変動を抑えるために必要な容量値以上に増大する。したがって、走査パルスの遅延を招き、画素電極への書込み不足、さらにはコントラスト比の低下を招く。走査パルスの遅延を抑えるために走査線幅を増大することも考えられるが、その場合は開口率の低下を招く。

本発明は上記した技術課題に対処して成されたもので、走査線と画素電極とを重複させて補助容量を形成する表示装置用アレイ基板に関するもので、製造歩留まりに優れ、さらに高開口率化が達成される表示装置用アレイ基板及びその製造方法を提供することを目的としている。

また、本発明は、少ないマスク数で、製造歩留まりを低下させることなく、高い生産性が確保される表示装置用アレイ基板及びその製造方法を提供することを目的としている。

一方、少ないマスク数で、製造歩留まりを低下させることなく、高い生産性が確保される表示装置用アレイ基板及びその製造方法が提案されている（例えば、特許文献３、特許文献４、特許文献５参照）。このアレイ基板は、下記のような構造を有している。

ゲート端子部が、ゲート端子下部電極と、その上のゲート絶縁膜と共通の層をなす絶縁膜及びパッシベーション膜に開口したコンタクトホールを介してゲート端子下部電極上に積層され、画素電極と同一材料の透明電極からなるゲート端子上部電極とから構成され、補助容量部は、Ｃｓ電極と、その上の絶縁膜及びｉ型半導体層からなる誘電体膜と、その上のｎ＋型半導体層及び金属層からなる対向電極とから構成されている。

しかしながら、この構造のアレイ基板であると、補助容量部に電圧を印加する場合に、同じ電位で印加しにくいという問題点があった。

そこで、本発明は、上記問題点に鑑み、各補助容量部に同じ電位で容易に印加する構造を有するアレイ基板を提供する。

本発明は、基板上に配置される走査線と、この上に配置される第１絶縁膜、この上に配置される半導体膜、前記半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交する信号線と、前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板において、前記画素電極は少なくとも前記信号線上に配置される第２絶縁膜を介して前記ソース電極に電気的に接続され、かつ、前記画素電極は隣接画素用の走査線と前記第１及び第２絶縁膜を介して重複し、前記走査線は前記信号線と前記画素電極との間に延在され、前記第１及び第２絶縁膜を介して前記画素電極に重複する延在領域を含み、前記信号線の輪郭線と一致すると共に前記半導体膜と同一材料からなる半導体層が、前記信号線と前記第１絶縁膜との間に介挿されている、表示装置用アレイ基板である。

また、本発明は、基板上に配置される走査線と、この上に配置される第１絶縁膜、この上に配置される半導体膜、前記半導体膜上に配置されるチャネル保護膜、前記半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交する信号線と、前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板の製造方法において、前記基板上に前記走査線を含む第１配線層を形成する工程と、前記第１絶縁膜、半導体被膜を堆積する工程と、金属薄膜を堆積し、少なくとも前記金属薄膜及び前記半導体膜を同一マスクに基づいてパターニングして前記信号線、前記ソース電極及び前記ドレイン電極を含む第２配線層を形成する工程と、第２絶縁膜を堆積し、前記ソース電極に対応する前記第２絶縁膜に第１コンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース電極に電気的に接続されると共に、隣接画素用の走査線と前記第１及び第２絶縁膜を介して重複する前記画素電極を形成する工程と、を備え、前記走査線は前記信号線と前記画素電極との間に延在され、前記第１及び第２絶縁膜を介して前記画素電極に重複する延在領域を含み、前記信号線の輪郭線と一致すると共に前記半導体膜と同一材料からなる半導体層が、前記信号線と前記第１絶縁膜との間に介挿されている、表示装置用アレイ基板の製造方法である。

本発明の表示装置用アレイ基板及びその製造方法によれば、走査線や信号線に対して少なくとも画素電極が絶縁膜を介して配置されているので、画素電極を各配線に対して十分に近接して配置することができ、これにより高い開口率を達成することができる。また、例えば画素電極は隣接する走査線からの延在領域と少なくとも第１及び第２絶縁膜の２つの絶縁膜を介して重複して配置されているので、画素電極との重複領域を増大しても絶縁不良による歩留まり低下を招くことがない。

また、上述した構成により、画素電極と走査線との重複領域が増大しても、これにより補助容量が大幅に増大されることを防ぐことができる。即ち、走査線と画素電極とを重複させて補助容量を形成する場合、補助容量が十分に大きいと走査線に係る容量付加が増大し、これにより消費電力の増大、あるいは走査パルスの遅延に伴う書込み不足、コントラスト比の低下といった表示特性の劣化を招く。しかしながら、この発明によれば、例えば画素電極の開口部分を確定するため、画素電極の周辺と走査線の延在領域とを重複させるよう構成しても、画素電極は隣接する走査線からの延在領域と少なくとも第１及び第２絶縁膜の２つの絶縁膜を介して重複されるので、補助容量が大幅に増大されない。

以上詳述したように、本発明の表示装置用アレイ基板及びその製造方法によれば、製造歩留まりを低下させることなく走査線と画素電極とを重複させて補助容量を形成することができ、さらに高開口率化を達成することができる。

また、本発明によれば、少ないマスク数で、製造歩留まりを低下させることなく、高い生産性を確保することができる。

さらに、本発明の表示装置用アレイ基板によれば、走査線引出し部及び信号線引出し部が断線しにくい。

第１の実施例

以下、本発明の第１の実施例の液晶表示装置(1) について図１から図１３に基づいて説明する。

この液晶表示装置(1) は、カラー表示が可能な光透過型であって、図２に示すように、アレイ基板(100) と対向基板(200) との間にポリイミド樹脂から成り、互いに直交する方向に配向処理が成された配向膜(141),(241) を介して、ツイスト・ネマチック（ＴＮ）液晶が保持されている。また、アレイ基板(100) と対向基板(200) との外表面には、それぞれ偏光板(311)(313)が貼り付けられて構成されている。

図１は、アレイ基板(100) の概略平面図を示すものであり、図中の下側が液晶表示装置(1) の画面上側に位置するものであって、図中下側から上側に向かって走査線が順次選択されるものである。

アレイ基板(100) は、ガラス基板(101) 上に配置される４８０本のＡｌ−Ｙ合金から成る走査線(111) を含み、各走査線(111) の一端は、ガラス基板(101) の一端辺(101a)側に引き出され、斜め配線部(150) を経て走査線パッド(152) に電気的に接続される。ここでは、走査線(111) をＡｌ−Ｙ合金で構成したが、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金あるいはＡｌあるいはその合金などで構成してもかまわない。

アレイ基板(100) は、ガラス基板(101) 上に走査線(111) と略直交する１９２０本のＭｏ−Ｗ合金から成る信号線(110) を含み、各信号線(110) はガラス基板(101) の他の一端辺(101b)側に引き出され、斜め配線部(160) を経て信号線パッ
ド(162) に電気的に接続される。ここでは、信号線(110) をＭｏ−Ｗ合金で構成したが、Ｍｏ−Ｔａ合金、Ａｌあるいは、その合金などで構成してもかまわない。

この走査線(111) と信号線(110) との交点部分近傍には、ＴＦＴ(112) が配置されている。また、このＴＦＴ(112) に接続されるＩＴＯから成る画素電極(131) が、走査線(111) 及び信号線(110) 上に層間絶縁膜(127) を介して配置されている。この層間絶縁膜(127) としては、窒化シリコン膜や酸化シリコン膜等の無機絶縁膜あるいはアクリル系等の有機樹脂被膜で構成することができるが、これら無機絶縁膜と有機樹脂被膜との多層膜で構成することにより、表面平滑性並びに層間絶縁性はより一層向上される。

（ＴＦＴ領域の構造）
ＴＦＴ(112) 領域の構造について説明する。

各走査線(111) は、隣り合う画素電極(131) の信号線(110) に沿う端辺(131a),(131b) と重複するように細線状に延在される延在領域（113)を含む。画素電極(131) と、画素電極(131) に対応する走査線(111) に対して前段の走査線(111) からの延在領域（113)との重複領域（ＯＳ）は、図６に示すように、第１ゲート絶縁膜(115) 、第２ゲート絶縁膜(117) 及び層間絶縁膜(127) を介して互いに重複され、この重複領域（ＯＳ）により補助容量（Ｃｓ）が構成される。また、この実施例では、画素電極(131) は前段の走査線(111) 自体とも第１ゲート絶縁膜(115) 、第２ゲート絶縁膜(117) 及び層間絶縁膜(127) を介して互いに重複され、この重複領域でも補助容量（Ｃｓ）が構成される。

このアレイ基板(100) に対向する対向基板(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(121) 領域、信号線(110) 及び走査線(111) と画素電極(131) との間隙を遮光するマトリクス状の樹脂性の遮光膜(211) を含む。また、画素電極(131) に対応する領域には、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラーフィルタ(221) が配置され、この上に透明電極材料から成る対向電極(231) が配置されて構成される。

以上のように、この液晶表示装置(1) のアレイ基板(100) によれば、信号線(110) 及び走査線(111) と画素電極(131) との間には、層間絶縁膜(127) 、あるいは第１及び第２ゲート絶縁膜(115),(117) 及び層間絶縁膜(127) がそれぞれ配置されているので、画素電極(131) を各配線(110),(111) に対して充分に近接、もしくは重畳して配置することができ、これにより高開口率化を実現することができる。

また、この実施例によれば、補助容量（Ｃｓ）が画素電極(131) と、この画素電極(131) と隣接する走査線(111) から延在される延在領域(113) との間で形成されるので、別途補助容量線等を配置する必要がなく、一層の高開口率化が可能となる。特に、この実施例では、ＴＦＴ(112) は、走査線(111) から信号線(110) に沿って導出される領域をゲート電極として構成されるため、画素電極(131) は前段の走査線(111) 自体にも重畳させることができる。これにより、十分な補助容量（Ｃｓ）の確保と高開口率化が同時に達成される。

そして、画素電極(131) と走査線(111) 及び延在領域(113) との間には、３種類の絶縁膜(115),(117),(127) がそれぞれ積層配置されているので、本実施例の構造に起因した層間ショート等の発生も極めて軽減される。

ところで、この実施例では、画素領域が、対向基板(200) に配置される遮光膜(211) ではなくアレイ基板(100) 上の走査線(111) 及びその延在領域(113) によって画定される。従って、アレイ基板(100) と対向基板(200) との合わせ精度によらず、走査線(111) をパターニングする第１のマスクパターンと画素電極(131) をパターニングする第５のマスクパターンとの合わせ精度によってのみ決定されるので、アレイ基板(100) との対向基板(200) との合わせずれを考慮して遮光膜(211) 幅にマージンを設ける必要がないので、更なる高開口率の実現が可能となる。

さらに、画素領域を画定するため、走査線(111) の延在領域(113) を画素電極(131) の信号線(110) に沿う端辺(131a)(131b)に沿って十分に延在させても、この実施例によれば、画素電極(131) と走査線(111) の延在領域(113) との間には第１ゲート絶縁膜(115) 及び第２ゲート絶縁膜(117) の他に層間絶縁膜(127) が配置されているので、生産性を損なうことなく補助容量（Ｃｓ）の大幅な増大を抑えることができる。

また、図５に示すように、信号線(110) の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪郭が一致している。さらに詳しくは、信号線(110) と走査線(111) との交差部には、必ず第１乃至第２ゲート絶縁膜(115),(117) の他に低抵抗半導体膜(124a)及び半導体膜(120) が積層されている。このため、各パターニングに際してマスクずれが生じても、信号線(110) と走査線(111) との間の容量変動がなく、このため製品間で走査線容量あるいは信号線容量の変動が軽減される。また、信号線(110) と走査線(111) との交差部における静電気、プロセス中でのゴミ、あるいは各絶縁膜(115),(117) のピンホールに起因する層間ショートも抑えられ、これにより高い製造歩留まりが確保できる。

さらに、図６に示すように、信号線(110) の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪郭が一致しているので、従来の如く別工程でパターニングされるのとは異なり、各パターニングに際してマスクずれが生じても、信号線(110) と走査線(111) の延在領域(113) との間に生じる容量変動も十分に抑えることができる。

また、信号線(110) と走査線(111) の延在領域(113) とを重畳、即ち図６において信号線(111) を介して隣接して配置される延在領域(113) を信号線(111) 下において接続する構造としても、信号線(110) と走査線(111) の延在領域(113) との間には、各絶縁膜(115),(117) の他に半導体膜(120) が必ず配置されるので、静電気、プロセス中でのゴミ、あるいは各絶縁膜(115),(117) のピンホールに起因する層間ショートも抑えられ、これにより高い製造歩留まりが確保できる。そして、このように信号線(111) と隣接する画素電極(131) 下に延在領域(113) を配する構成により、信号線(111) と画素電極(131) との間の容量結合が延在領域(113) によってシールドされ、画素電極(131) の電位が信号線(111) の電位によって受ける影響を軽減できる。しかも、信号線(111) と絶縁膜(115) ，(117) との間に配置される半導体膜(120) 及び低抵抗半導体膜(124a)の輪郭線が信号線(111) の輪郭線と一致している。これらの理由から、信号線(111) と画素電極(131) とを充分に近接配置することができ、これにより一層の高開口率化が達成される。

（走査線の外周部付近の構造）
走査線(111) の外周部付近の構造について、図１及び図３に基づいて説明する。

Ａｌ−Ｙ合金から成る走査線(111) は、ガラス基板(101) の一端辺(101a)側に引き出され、斜め配線部(150) 及び走査線パッド(152) に導かれる下層配線部(111a)を形成している。

斜め配線部(150) においては、走査線(111) から延在される下層配線部(111a)上には２層の絶縁膜(115),(117) が積層配置されている。また、この２層の絶縁膜(115),(117) の上には、半導体被膜(119) 、低抵抗半導体被膜(123) 及び信号線(110) と同一工程で同一材料であるＭｏ−Ｗ合金膜からなる上層配線部(125a)が積層され、この上層配線部(125a) の上には層間絶縁膜(127) が配置されている。

そして、この斜め配線部(150) の基部においては、一対を成す第１コンタクトホール(153) と第２コンタクトホール(154) とがそれぞれ配線方向に沿って近接して配置され、画素電極(131) と同一工程で同一材料であるＩＴＯからなる走査線接続層(131) によって走査線(111) から延在される下層配線部(111a)と上層配線部(125a)とが第１コンタクトホール(153) 及び第２コンタクトホール(154) を介して電気的に接続されている。なお、第２コンタクトホール(154) は、下層配線部(111a)の主表面の一部を露出するように２層の絶縁膜(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(123) 及び上層配線部(125a) を貫通する開口であって、第１コンタクトホール(153) は上層配線部(125a)の主表面の一部を露出するように層間絶縁膜(127) を貫通する開口である。

また、走査線パッド(152) においては、やはり一対を成す第１コンタクトホール(155) と第２コンタクトホール(156) とがそれぞれ配線方向に沿って近接して配置され、画素電極(131) と同一工程で同一材料であるＩＴＯからなる走査線接続層(131) によって走査線(111) の下層配線部(111a)と上層配線部(125a) とが第１コンタクトホール(155) 及び第２コンタクトホール(156) を介して電気的に接続されている。なお、第２コンタクトホール(156) は、上述した第２コンタクトホール(154) と同様に、下層配線部(111a)の主表面の一部を露出するように２層の絶縁膜(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(123) 及び上層配線部(125a)を貫通する開口であって、第１コンタクトホール(155) は上述の第１コンタクトホール(153) と同様に上層配線部(125a)の主表面の一部を露出するように層間絶縁膜(127) を貫通する開口である。

これにより、走査線(111) の斜め配線部(150) は、互いに別工程でパターニングされる信号線(110) と同一材料で同一工程で作製されるＭｏ−Ｗ合金膜からなる上層配線部(125a) とＡｌ−Ｙ合金膜よりなる走査線(111) から延在される下層配線部(111a)との積層構造で構成され、この２層によって斜め配線部(150) の基部と走査線パッド(152) とが電気的に接続される。

このため、斜め配線部(150) において、上層配線部(125a) または下層配線部(111a) の一方が断線しても、他方が接続されているため、斜め配線部(150) での断線不良が極めて軽減される。

また、斜め配線部(150) は、Ａｌを主体とした低抵抗材料であるＡｌ−Ｙ合金膜よりなる下層配線部(111a) を含むため、十分な低抵抗化が図れる。

尚、この実施例では、第２コンタクトホール(156) の領域、即ち下層配線部(111a)と走査線接続層(131) との積層領域が主として走査線パッド(152) の接続領域として機能する。

（信号線の外周部付近の構造）
信号線(110) の外周部付近の構造について、図１及び図４に基づいて説明する。

走査線(111) と同一工程で同一材料から成るＡｌ−Ｙ合金膜から成る下層配線部(111b) が、各信号線(110) に対応してガラス基板(101) の一端辺(101b)側の信号線(110) の斜め配線部(160) 及び信号線パッド(162) に配置されている。

斜め配線部(160) においては、下層配線部(111b) の上には、２層の絶縁膜(115),(117) が配置されている。また、この２層の絶縁膜(115),(117) の上に、半導体被膜(119) 、低抵抗半導体被膜(123) 及び信号線(110) から延在されるＭｏ−Ｗ合金膜からなる上層配線部(125b)（信号線(110) ）が積層され、この上層配線部(125b) 上には層間絶縁膜(127) が配置されている。

そして、この斜め配線部(160) の基部においては、一対を成す第１コンタクトホール(163) と第２コンタクトホール(164) とがそれぞれ配線方向に沿って近接して配置され、画素電極(131) と同一工程で同一材料であるＩＴＯからなる信号線接続層(131) によって信号線(110) から延在される上層配線部(125b)と下層配線部(111b) とが電気的に接続されている。なお、第２コンタクトホール(164) は、下層配線部(111b)の主表面の一部を露出するように２層の絶縁膜(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(123) 及び 上層配線部(125b) を貫通する開口であって、第１コンタクトホール(163) は上層配線部(125b)の主表面の一部を露出するように層間絶縁膜(127) を貫通する開口である。

また、信号線パッド(162) においては、やはり一対を成す第１コンタクトホール(165) と第２コンタクトホール(166) とがそれぞれ配線方向に近接して配置され、画素電極(131) と同一工程で同一材料であるＩＴＯからなる信号線接続層(131) によって信号線(110) から延在される上層配線部(125b)と下層配線部(111b) とが電気的に接続されている。なお、第２コンタクトホール(166) は、上述した第２コンタクトホール(164) と同様に、下層配線部(111b)の主表面の一部を露出するように２層の絶縁膜(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(123) 及び 上層配線部(125b) を貫通する開口であって、第１コンタクトホール(165) は上述の第２コンタクトホール(163) と同様に上層配線部(125b)の主表面の一部を露出するように層間絶縁膜(127) を貫通する開口である。

これにより、斜め配線部(160) においては、Ｍｏ−Ｗ合金膜よりなる信号線(110) から延在される上層配線部(125b)と走査線(111) と同一工程で同一材料であるＡｌ−Ｙ合金膜から成る下層配線部(111b) とが積層配置され、この２層によって、斜め配線部(160) の基部と信号線パッド(162) とを電気的に接続している。

そのため、斜め配線部(160) において、Ｍｏ−Ｗ合金膜よりなる上層配線部(125b) またはＡｌ−Ｙ合金膜から成る下層配線部(111b) の一方が断線しても、他方が接続されているため、斜め配線部(160) に断線不良が生じることが軽減される。

また、斜め配線部(160) は、Ａｌを主体とした低抵抗材料であるＡｌ−Ｙ合金膜よりなる下層配線部(111b) を含むため、十分な低抵抗化が図れる。

尚、この実施例では、第２コンタクトホール(166) の領域、即ち下層配線部(111b)と走査線接続層(131) との積層領域が主として信号線パッド(162) の接続領域として機能する。

上述した構成によれば、駆動ＩＣのバンプ、ＦＰＣ（フレキシブル・プリント・サーキット）やＴＣＰ（テープ・キャリア・パッケージ）の電極等を信号線パッド(162) 及び走査線パッド(152) にＡＣＦ（異方性導電膜）等の接続層を介して電気的に接続する場合に、信号線パッド(162) 及び走査線パッド(152) の構成が実質的に同一であるため、信号線パッド(162) 及び走査線パッド(152) の接続条件を等しくしても接続層に印加される熱や圧力等が略等しくでき、これにより同一条件での製造が可能となる。即ち、この実施例では、走査線パッド(152) の接続領域は、主として走査線(111) から導出されるＡｌ−Ｙ合金膜よりなる下層配線部(111a)と画素電極(131) と同一材料であるＩＴＯからなる走査線接続層(131) との積層構造で構成され、また信号線接続パッド(162) の接続領域は、主として走査線(111) と同時に形成されるＡｌ−Ｙ合金膜よりなる下層配線部(111b)と画素電極(131) と同一材料であるＩＴＯからなる信号線接続層(131) との積層構造で構成されており、その構造は実質的に同一である。

（アレイ基板の製造工程）
次に、このアレイ基板(100) の製造工程について、図７から図１３を参照して詳細に説明する。

（１）第１工程
図７に示すように、ガラス基板(101) 上にスパッターによりＡｌ−Ｙ合金膜、Ｍｏ膜をそれぞれ２００ｎｍ厚、３０ｎｍ厚で連続して堆積し、第１のマスクパターンを用いて露光し、現像、パターニング（第１のパターニング）を経る。

これにより、ガラス基板(101) 上に４８０本の走査線(111) を作製すると共に、その一端辺(101a)側において走査線(111) の斜め配線部(150) 及び走査線パッド(152) を構成する下層配線部(111a)、一端辺(101b)において信号線(110) の斜め配線部(160) 及び信号線パッド(162) を構成する下層配線部(111b)をそれぞれ同時に作製する。

さらに、ＴＦＴ領域では走査線(111) と一体で走査線(111) と直交する方向に導出されるゲート電極を作製する。また、走査線(111) のパターニングの際に走査線(111) と直交する方向に導出され、補助容量（Ｃｓ）を形成するための延在領域(113) も同時に作製しておく（図１参照）。

（２）第２工程
第１工程の後、図８に示すように、プラズマＣＶＤ法により１５０ｎｍ厚の酸化シリコン膜から成る第１ゲート絶縁膜(115) を堆積した後、さらに１５０ｎｍ厚の窒化シリコン膜から成る第２ゲート絶縁膜(117) 、５０ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜(119) 及び２００ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜(121) を連続的に大気にさらすことなく成膜する。

（３）第３工程
第２工程の後、図９に示すように、走査線(111) をマスクとした裏面露光技術により走査線(111) に自己整合的にチャネル保護被膜(121) をパターニングし、さらにＴＦＴ領域に対応するように第２のマスクパターンを用いて露光し、現像、パターニング（第２のパターニング）を経て、島状のチャネル保護膜(122) を作製する。

（４）第４工程
第３工程の後、図１０に示すように、良好なオーミックコンタクトが得られるように露出する半導体被膜(119) 表面を弗酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法により不純物としてリンを含む３０ｎｍ厚のｎ＋ａ−Ｓｉ：Ｈから成る低抵抗半導体被膜(123) を堆積し、さらに３００ｎｍ厚のＭｏ−Ｗ合金膜(125) をスパッターにより堆積する。

（５）第５工程
第４工程の後、図１１に示すように、第３のマスクパターンを用いて露光、現像し、Ｍｏ−Ｗ合金膜(125) 、低抵抗半導体被膜(123) 及び半導体被膜(119) を窒化シリコン膜から成る第１ゲート絶縁膜(115) あるいは第２ゲート絶縁膜(117) とチャネル保護膜(122) とのエッチング選択比を制御することにより、一括してプラズマエッチングによりパターニングする（第３のパターニング）。

これにより、ＴＦＴ領域においては、抵抗半導体膜(124a)とソース電極(126b)とを一体に作製し、低抵抗半導体膜(124b)及び信号線(110) と一体にドレイン電極(126a)を作製する。

走査線パッド(152) 及び斜め配線部(150) の基部においては、下層配線部(111a)上に沿ってＭｏ−Ｗ合金膜(125) をパターニングして上層配線部（125a）を形成すると共に、上層配線部(125a)に沿って低抵抗半導体被膜(123) 及び半導体被膜(119) を一括してパターニングする。これと同時に、上述した第２コンタクトホール(154),(156) に対応する上層配線部(125a) 、低抵抗半導体被膜(123) 及び半導体被膜(119) を貫通する開口(154a),(156a) を作製する。

同様に、信号線パッド(162) 及び斜め配線部(160) の基部においても、下層配線部(111b)上に沿ってＭｏ−Ｗ合金膜(125) をパターニングして信号線(110) から延在される上層配線部（125b）を形成すると共に、上層配線部(125b)に沿って低抵抗半導体被膜(123) 及び半導体被膜(119) を一括してパターニングする。これと同時に、上述した第２コンタクトホール(164),(166) に対応する領域の上層配線部(125b) 、低抵抗半導体被膜(123) 及び半導体被膜(119) を貫通する開口(164a),(166a) を作製する。

ここでは、 Ｍｏ−Ｗ合金膜(125) 、低抵抗半導体被膜(123) 及び半導体被膜(119) をドライエッチングによりパターニングしたが、ウエットエッチングでもかまわない。

（６）第６工程
第５工程の後、この上に２００ｎｍ厚の窒化シリコン膜から成る層間絶縁膜(127) を堆積する。

そして、図１２に示すように、第４のマスクパターンを用いて露光、現像し、ソース電極(126b)に対応する領域の一部の層間絶縁膜(127) を除去してドライエッチングによりコンタクトホール(129a) を形成する。

走査線パッド(152) 及び斜め配線部(150) の基部においては、開口(154a),(156a) に対応する第１及び第２ゲート絶縁膜(117) と共に層間絶縁膜(127) を一括して除去して第２コンタクトホール(154),(156) を形成する（第４のパターニング）と同時に、第２コンタクトホール(154),(156) 近傍の層間絶縁膜(127) を除去して第２コンタクトホール(154),(156) と一対を成す第１コンタクトホール(153),(155) を作製する。

同時に、信号線パッド(162) 及び斜め配線部(160) の基部においては、開口(164a),(166a) に対応する第１及び第２ゲート絶縁膜(117) と共に層間絶縁膜(127) を一括して除去して第２コンタクトホール(164),(166) を形成すると同時に、第２コンタクトホール(164),(166) 近傍の層間絶縁膜(127) を除去して第２コンタクトホール(164),(166) とそれぞれ一対を成す第１コンタクトホール(163),(165) を作製する。

（７）第７工程
第６工程の後、図１３に示すように、この上に１００ｎｍ厚のＩＴＯ膜をスパッターにより堆積し、第５のマスクパターンを用いて露光、現像、ドライエッチングによるパターニング（第５のパターニング）を経て、画素電極(131) を作製する。ＩＴＯ膜のパターニングも、ドライエッチングに代えてウエットエッチングであってもかまわない。

走査線パッド(152) 及び斜め配線部(150) の基部においては、第１コンタクトホール(153),(155) と第２コンタクトホール(154),(156) とを、それぞれ電気的に接続するための走査線接続層(131) を形成し、これにより走査線(111) と走査線パッド(152) とは、下層配線部(111a)と上層配線部(125a)の２層構造の斜め配線部(150) により電気的に接続される。

信号線パッド(162) 及び斜め配線部(160) の基部においても、第１コンタクトホール(163),(165) と第２コンタクトホール(164),(166) とを、それぞれ電気的に接続するための信号線接続層(131) を同時に形成し、これにより信号線(110) と信号線接続パッド(162) とは、下層配線部(111b)と上層配線部(125b)の２層構造の斜め配線部(160) により電気的に接続される。

（第１の実施例の効果）
以上のように、この実施例のアレイ基板によれば、基本構成を５枚のマスクにより、アレイ基板を作製することができる。即ち、画素電極を最上層に配置し、これに伴い信号線、ソース、ドレイン電極と共に、半導体被膜等を同一のマスクパターンに基づいて一括してパターニングすると共に、ソース電極と画素電極との接続用のコンタクトホールの作製と共に、信号線や走査線の接続端を露出するためのコンタクトホールの作製を同時に行うことで、少ないマスク数で生産性を向上でき、しかも製造歩留まりを低下させることもない。

また、信号線及び走査線の各斜め配線部においては、信号線を成すＭｏ−Ｗ合金膜から成る上層配線部と走査線を成すＡｌ−Ｙ合金膜から成る下層配線部との２層によって構成され、各斜め配線部の基部と各パッドとを電気的に接続している。そのため、斜め配線部において、上層配線部または下層配線部の一方が断線しても、他方が接続されているため、斜め配線部が断線することがない。

更に、斜め配線部は、少なくともＡｌを主体とした低抵抗材料で構成される配線層を含むため、十分な低抵抗化が図れる。

また、駆動ＩＣのバンプやＴＣＰ等の電極を接続するための信号線パッド及び走査線パッドは、実質的に同一構成であるため、両者を同じ条件で接続することが可能となる。

（その他の変更例）
この実施例では、半導体膜をａ−Ｓｉ：Ｈで構成する場合について説明したが、多結晶シリコン膜等であっても良いことは言うまでもない。また、周辺領域に駆動回路部を一体的に構成しても良い。

また、さらに信号線や走査線上に画素電極を一部重複させて配置する場合、少なくとも画素電極と信号線との間に絶縁層を介して金属膜等でシールド電極を配するようにすれば、画素電極が信号線からの電位による影響を軽減できる。

（信号線及び走査線の外周部付近の構造の変更例）
図１４に示すように、信号線(110) の外周部付近の構造の変更例について説明する。

走査線(111) と同一工程で同一材料から成るＡｌ−Ｙ合金膜から成る下層配線部(111b)が、各信号線(110) に対応してガラス基板(101) の一端辺(101b)側の信号線(110) の斜め配線部(160) 及び信号線パッド(162) に配置されている。

斜め配線部(160) においては、下層配線部(111b) の上には、２層の絶縁膜(115),(117) が配置されている。また、この２層の絶縁膜(115),(117) の上に、半導体被膜(119) 、低抵抗半導体被膜(123) 及び信号線(110) から延在されるＭｏ−Ｗ合金膜からなる上層配線部(125b)（信号線(110) ）が積層され、この上層配線部(125b)上には層間絶縁膜(127) が配置されている。

そして、この斜め配線部(160) の基部においては、上述した実施例と同様であり、信号線パッド(162) においては、一対の第１コンタクトホール(175) と第２コンタクトホール(176) とがそれぞれ配置され、画素電極(131) と同一工程で同一材料であるＩＴＯからなる信号線接続層(131) によって信号線(110) から延在される上層配線部(125b)と下層配線部(111b) とを電気的に接続している。なお、第１コンタクトホール(175) は、下層配線部(111b)の主表面の一部を露出するように２層の絶縁膜(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(123) 及び 上層配線部(125b) を貫通する開口であって、第２コンタクトホール(176) は上層配線部(125b)の主表面の一部を露出するように層間絶縁膜(127) を貫通する開口である。

このように、この変更例では、上述した実施例とは、信号線パッド(162) が、主として下層配線部(111b) 、２層の絶縁膜(115),(117) 、この２層の絶縁膜(115),(117) の上に配置される半導体被膜(119) 、低抵抗半導体被膜(123) 、信号線(110) から延在されるＭｏ−Ｗ合金膜からなる上層配線部(125b)（信号線(110) ）及び画素電極(131) を構成するＩＴＯから成る信号線接続層(131) の積層構造で構成される点において相違している他は、上述した実施例と同様である。

なお、走査線(111) の外周部付近の構造についても、信号線側と同様にする方が望ましい。

第２の実施例

以下、本発明の第２の実施例である光透過型の液晶表示装置(1) について図１５から図２６に基づいて説明する。

図１６に示すように、液晶表示装置(1) はアレイ基板(100) と対向基板(200) との間にポリイミド樹脂から成り、互いに直交する方向に配向処理が成された配向膜(141),(241) を介して、ツイスト・ネマチック液晶が保持されている。また、アレイ基板(100) と対向基板(200) との外表面には、それぞれ偏光板(311)(313)が貼り付けられて構成されている。

図１５は、この実施例のアレイ基板(100) の概略平面図を示すものであるが、図中の下側が液晶表示装置(1) の画面上側に位置するものであって、図中下側から上側に向かって走査線が順次選択されるものである。

アレイ基板(100) は、ガラス基板(101) 上に配置される４８０本のＡｌ−Ｙ合金から成る走査線(111) を含み、各走査線(111) の一端は、ガラス基板(101) の一端辺(101a)側に引き出され、斜め配線部(150) を経て走査線パッド(152) を形成している。なお、この斜め配線部(150) 及び走査線パッド(152) の構造は、第１の実施例と同様の構造であり、また、製造工程も同様に製造できる。

アレイ基板(100) は、ガラス基板(101) 上に走査線(111) と略直交する１９２０本のＭｏ−Ｗ合金から成る信号線(110) を含み、各信号線(110) はガラス基板(101) の一端は、他の一端辺(101b)側に引き出され、斜め配線部(160) を経て信号線パッド(162) を形成している。なお、この斜め配線部(160) 及び信号線パッド(162) の構造は、第１の実施例と同様の構造であり、また、製造工程も同様に製造できる。

この走査線(111) と信号線(110) との交点部分には、ＴＦＴ(112) が配置されている。また、このＴＦＴ(112) の画素電極(131) が、走査線(111) 及び信号線(110) 上に層間絶縁膜(127) を介して配置されている。この層間絶縁膜(127) としては、窒化シリコン膜等の無機絶縁膜で構成することができるが、これら無機絶縁膜と有機樹脂被膜との多層膜で構成することにより、表面平滑性並びに層間絶縁性はより一層向上される。

（ＴＦＴ領域の構造）
ＴＦＴ(112) 領域の構造について説明する。

各走査線(111) は、隣り合う画素電極(131) の信号線(110) に沿う端辺(131a),(131b) と重複するように細線状に延在される延在領域（113)を含む。この延在領域（113)と画素電極(131) との重複領域（ＯＳ）は、図４に示すように、第１ゲート絶縁膜(115) 、第２ゲート絶縁膜(117) 及び層間絶縁膜(127) を介して互いに重複されて補助容量（Ｃｓ）が構成されている。

ＴＦＴ領域(121) 以外の位置であって、画素電極(131) の走査線(111) に沿う上端辺の位置と、走査線(111) のまたがった位置の間には、平面矩形の光遮蔽層(170) が設けられている。この光遮蔽層(170) は、信号線(110) と同一の材料で形成されている。

このアレイ基板(100) に対向する対向基板(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(121) 領域、信号線(110) 及び走査線(111) と画素電極(131) との間隙を遮光するマトリクス状の樹脂性の遮光膜(211) を含む。また、画素電極(131) に対応する領域には、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラーフィルタ(221) が配置され、この上に透明電極材料から成る対向電極(231) が配置されて構成される。

以上のように、この実施例の液晶表示装置(1) のアレイ基板(100) によれば、信号線(110) 及び走査線(111) と画素電極(131) との間には、層間絶縁膜(127) 、あるいは第１及び第２ゲート絶縁膜(115),(117) 及び層間絶縁膜(127) がそれぞれ配置されているので、画素電極(131) を各配線(110),(111) に対して充分に近接、もしくは重畳して配置することができ、これにより高開口率化を実現することができる。

しかも、補助容量（Ｃｓ）が画素電極(131) と、この画素電極(131) と隣接する走査線(111) から延在される延在領域(113) との間で形成されるので、別途補助容量線等を配置する必要がなく、一層の高開口率化が可能となる。そして、画素電極(131) と延在領域(113) との間には、３種類の絶縁膜(115),(117),(127) が配置されているので、本実施例の構造に起因した層間ショート等の発生も極めて軽減される。

ところで、この実施例では、画素領域が、対向基板(200) に配置される遮光膜(211) ではなくアレイ基板(100) 上の延在領域(113) によって画定される。また、光遮蔽層(170) が、画素電極(131) の上端辺と、この画素電極(131) に対応する
走査線(111) との間に設けられているため、この光遮蔽層(170) も、画素領域端の上端辺を画定する役割を果たしている。従って、アレイ基板(100) と対向基板(200) との合わせ精度によらず、走査線(111) をパターニングする第１のマスクパターンと画素電極(131) をパターニングする第５のマスクパターンとの合わせ精度によってのみ決定されるので、アレイ基板(100) との対向基板(200) との合わせずれを考慮して遮光膜(211) 幅にマージンを設ける必要がないので、更なる高開口率の実現ができる。

さらに、画素領域を画定するため、走査線(111) の延在領域(113) を画素電極(131) の信号線(110) に沿う端辺(131a)(131b)に沿って十分に延在させても、この実施例によれば、画素電極(131) と走査線(111) の延在領域(113) との間には第１ゲート絶縁膜(115) 及び第２ゲート絶縁膜(117) の他に層間絶縁膜(127) が配置されているので、生産性を損なうことなく補助容量（Ｃｓ）の大幅な増大を抑えることができる。

また、この実施例によれば、図１７に示すように、信号線(110) の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪郭が一致している。さらに詳しくは、信号線(110) と走査線(111) との交差部には、必ず第１乃至第２ゲート絶縁膜(115),(117) の他に低抵抗半導体膜(124a)及び半導体膜(120) が積層されている。このため、各パターニングに際してマスクずれが生じても、信号線(110) と走査線(111) との間の容量変動がなく、このため製品間で走査線容量あるいは信号線容量の変動が軽減される。また、信号線(110) と走査線(111) との交差部における静電気、プロセス中でのゴミ、あるいは、２層の絶縁膜(115),(117) のピンホールに起因する層間ショートも抑えられ、これにより高い製造歩留まりが確保できる。

さらに、この実施例によれば、図１８に示すように信号線(110) の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪郭が一致しているので、各パターニングに際してマスクずれが生じても、信号線(110) と走査線(111) の延在領域(113) との間に生じる容量変動も十分に抑えることができる。

また、信号線(110) と走査線(111) の延在領域(113) とを重畳、即ち図１８において信号線(111) を介して隣接して配置される延在領域(113) を信号線(111) 下において接続する構造としても、信号線(110) と走査線(111) の延在領域(113) との間には、各絶縁膜(115),(117) の他に半導体膜(120) が必ず配置されるので、静電気、プロセス中でのゴミ、あるいは各絶縁膜(115),(117) のピンホールに起因する層間ショートも抑えられ、これにより高い製造歩留まりが確保できる。そして、このように信号線(111) と隣接する画素電極(131) 下に延在領域(113) を配する構成により、信号線(111) と画素電極(131) との間の容量結合が延在領域(113) によってシールドされ、画素電極(131) の電位が信号線(111) の電位によって受ける影響を軽減できる。しかも、信号線(111) と絶縁膜(115) ，(117) との間に配置される半導体膜(120) 及び低抵抗半導体膜(124a)の輪郭線が信号線(111) の輪郭線と一致している。これらの理由から、信号線(111) と画素電極(131) とを充分に近接配置することができ、これにより一層の高開口率化が達成される。

（アレイ基板の製造工程）
次に、このアレイ基板(100) の製造工程について、図２０から図２６を参照して詳細に説明する。

（１）第１工程
図２０に示すように、Ａ−Ａ´線断面の位置においては、ガラス基板(101) 上にスパッターによりＡｌ−Ｙ合金膜上にＭｏ膜をそれぞれ２００ｎｍ厚、３０ｎｍ厚で堆積し、第１のマスクパターンを用いて露光し、現像、パターニング（第１のパターニング）を経て４８０本の走査線(111) を作製する。尚、走査線(111) のパターニングの際に延在領域(113) も同時に作製する（図１５参照）。

Ｄ−Ｄ´線断面の位置においても、上記と同様にガラス基板(101) の上に、走査線(111) を作製する。

（２）第２工程
第１工程の後、図２１に示すように、Ａ−Ａ´線断面の位置においては、プラズマＣＶＤ法により１５０ｎｍ厚の酸化シリコン膜から成る第１ゲート絶縁膜(115) を堆積した後、さらに１５０ｎｍ厚の窒化シリコン膜から成る第２ゲート絶縁膜(117) 、５０ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜(119) 及び２００ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜(121) を連続的に大気にさらすことなく成膜する。

Ｄ−Ｄ´線断面の位置においても、上記と同様に、第１ゲート絶縁膜(115) と第２ゲート絶縁膜(117) 及びチャネル保護被膜(121) を作製する。

（３）第３工程
第２工程の後、図２２に示すように、Ａ−Ａ´線断面の位置においては、走査線(111) をマスクとした裏面露光技術により走査線(111) に自己整合的にチャネル保護被膜(121) をパターニングし、さらにＴＦＴ領域に対応するように第２のマスクパターンを用いて露光し、現像、パターニング（第２のパターニング）を経て、島状のチャネル保護膜(122) を作製する。

Ｄ−Ｄ´線断面の位置においては、パターニングによりチャネル保護被膜(121) は除去される。

（４）第４工程
第３工程の後、図２３に示すように、Ａ−Ａ´線断面の位置においては、良好なオーミックコンタクトが得られるように露出する半導体被膜(119) 表面を弗酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法により不純物としてリンを含む３０ｎｍ厚のｎ＋ａ−Ｓｉ：Ｈから成る低抵抗半導体被膜(123) を堆積し、さらに３００ｎｍ厚のＭｏ−Ｗ合金膜(125) をスパッターにより堆積する。

Ｄ−Ｄ´線断面の位置においても、上記と同様に、低抵抗半導体被膜(123) を堆積した後、Ｍｏ−Ｗ合金膜(125) を堆積させる。

（５）第５工程
第４工程の後、図２４に示すように、Ａ−Ａ´線断面の位置においては、第３のマスクパターンを用いて露光、現像し、Ｍｏ−Ｗ合金膜(125) 、低抵抗半導体被膜(123) 及び半導体被膜(119) を窒化シリコン膜から成る第２ゲート絶縁膜(117) 及びチャネル保護膜(122) とのエッチング選択比を制御することにより、一括してプラズマエッチングによりパターニング（第３のパターニング）して、半導体膜(120) 、低抵抗半導体膜(124a),(124b) 、ソース電極(126b)、信号線(110) 及び信号線(110) と一体の接続端(110a)（図１５参照）及び信号線(110) と一体のドレイン電極(126a)を作製する。

Ｄ−Ｄ´線断面の位置においても、上記と同様にして、半導体膜(120) 、低抵抗半導体膜(124b)及びＭｏ−Ｗ合金膜(125) を島の抜き状にパターニングする。これにより、Ｍｏ−Ｗ合金膜(125) の位置が、光遮蔽層(170) を形成する。この場合に、光遮蔽層(170) が、走査線(111) を全て覆うことなく、一部分が覆うようにする。

（６）第６工程
第５工程の後、２００ｎｍ厚の窒化シリコン膜から成る層間絶縁膜(127) を堆積し、図２５に示すように、Ａ−Ａ´線断面の位置においては、第４のマスクパターンを用いて露光、現像し、ソース電極(126b)に対応する層間絶縁膜(127) を除去してコンタクトホール(129ａ) を形成する。また、信号線(110) の接続端(110a)（図１５参照）に対応する層間絶縁膜(127) を除去してコンタクトホール(129c)を形成する（第４のパターニング）。

Ｄ−Ｄ´線断面の位置においても、上記と同様に層間絶縁膜(127) を形成する。

（７）第７工程
第６工程の後、図２６に示すように、Ａ−Ａ´線断面の位置においては、この上に１００ｎｍ厚のＩＴＯ膜をスパッターにより堆積し、第５のマスクパターンを用いて露光、現像、パターニング（第５のパターニング）を経て、画素電極(131) を作製する（図１５参照）。

Ｄ−Ｄ´線断面の位置においては、上記と同様に、画素電極(131) を層間絶縁膜(127) の上に設ける。この場合に、光遮蔽層(170) が、走査線(111) と、画素電極(131) とにまたがるようにする。

（第２の実施例の効果）
以上のように、この実施例のアレイ基板によれば、基本構成を５枚のマスクにより、アレイ基板を作製することができる。即ち、画素電極を最上層に配置し、これに伴い信号線、ソース、ドレイン電極と共に、半導体被膜等を同一のマスクパターンに基づいて一括してパターニングすると共に、ソース電極と画素電極との接続用のコンタクトホールの作製と共に、信号線や走査線の接続端を露出する
ためのコンタクトホールの作製を同時に行うことで、少ないマスク数で生産性を向上でき、しかも製造歩留まりを低下させることもない。

さらに、上記製造工程においては、画素電極(131) と画素電極(131) に対応する走査線(111) のまたがった位置に、光遮蔽層(170) を同時に形成することができる。この場合に、製造工程を増やす必要がない。

この実施例では、画素電極(131) と画素電極(131) に対応する走査線(111) のまたがった位置に光遮蔽層(170) を配したが、画素電極(131) と画素電極(131) に対応する走査線(111) の前段あるいは次段の走査線(111) にまたがった位置に光遮蔽層(170) を配してもかまわない。

（光遮蔽層に関する変更例）
図２７は、光遮蔽層に関する変更例であって、第２の実施例と異なる点は、光遮蔽層(180) が画素電極(131) と画素電極(131) に対応する走査線(111) の前段の走査線(111) と画素電極(131) の下辺を覆って配置されるところにあり、光遮蔽層(170) とは電気的に絶縁されていることである。なお、光遮蔽層(170) と光遮蔽層(180) とを絶縁せず一体にしてもよい。

このような構成によれば、画素領域の開口をアレイ基板上で画定することができ、これにより高開口率化が実現される。

（その他の変更例）
この実施例では、半導体膜をａ−Ｓｉ：Ｈで構成する場合について説明したが、多結晶シリコン膜等であっても良いことは言うまでもない。また、周辺領域に駆動回路部を一体的に構成しても良い。

また、さらに信号線や走査線上に画素電極を一部重複させて配置する場合、少なくとも画素電極と信号線との間に絶縁層を介して金属膜等でシールド電極を配するようにすれば、画素電極が信号線からの電位による影響を軽減できる。

第３の実施例

以下、本発明の第３の実施例の液晶表示装置(1) について図２８から図３８を参照して説明する。

図２９に示すように、液晶表示装置(1) は、アレイ基板(100) と対向基板(200) との間にポリイミド樹脂から成り、互いに直交する方向に配向処理が成された配向膜(141),(241) を介して、ツイスト・ネマチック液晶から成る液晶層(400) が保持されている。また、アレイ基板(100) と対向基板(200) との外表面には、それぞれ偏光板(311),(313) が貼り付けられて構成されている。

アレイ基板(100) は、ガラス基板(101) 上に配置される４８０本のＡｌ−Ｙ合金から成る走査線(111) 、この走査線(111) と同一材料であって同一工程にて作製される走査線(111) と略平行な補助容量線(113) 、走査線(111) と補助容量線(113) 上に配置される酸化シリコン膜からなる第１ゲート絶縁膜(115) 、この上に堆積される窒化シリコン膜からなる第２ゲート絶縁膜(117) とを含む。

アレイ基板(100) は、ガラス基板(101) 上に配置される４８０本のＡｌ−Ｙ合金から成る走査線(111) を含み、各走査線(111) の一端は、ガラス基板(101) の一端辺片(101a)側に引き出され、斜め配線部(150) を経て走査線パッド(152) を形成している。なお、この斜め配線部(150) 及び走査線パッド(152) の構造は、第１の実施例と同様の構造であり、また、製造工程も同様に製造できる。

アレイ基板(100) は、ガラス基板(101) 上に走査線(111) と略直交する１９２０本のＭｏ−Ｗ合金から成る信号線(110) を含み、各信号線(110) はガラス基板(101) の一端は、他の一端辺(101b)側に引き出され、斜め配線部(160) を経て信号線パッド(162) を形成している。なお、この斜め配線部(160) 及び信号線パッド(162) の構造は、第１の実施例と同様の構造であり、また、製造工程も同様に製造できる。

この走査線(111) と信号線(110) との交点部分には、ＴＦＴ(112) が配置されている。また、このＴＦＴ(112) の画素電極(131) が、走査線(111) 及び信号線(110) 上に層間絶縁膜(127) を介して配置されている。この層間絶縁膜(127) としては、窒化シリコン膜等の無機絶縁膜で構成することができるが、これら無機絶縁膜と有機樹脂被膜との多層膜で構成することにより、表面平滑性並びに層間絶縁性はより一層向上される。

このアレイ基板(100) に対向する対向基板(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(121) 領域、信号線(110) 及び走査線(111) と画素電極(131) との間隙を遮光するマトリクス状の樹脂性の遮光膜(211) を含む。また、画素電極(131) に対応する領域には、それぞれ赤（Ｒ），緑（Ｇ）及び青（Ｂ）のカラーフィルタ(221) が配置され、この上に透明電極材料から成る対向電極(231) が配置されて構成される。

（ＴＦＴ領域の構造）
ＴＦＴ(112) 領域の構造について説明する。

アレイ基板(100) では、図２９に示すように、画素電極(131) が、走査線(111) に対して第１ゲート絶縁膜(115) 、第２ゲート絶縁膜(117) 及び層間絶縁膜(127) を介して配置され、また信号線(110) に対しても層間絶縁膜(127) を介して配置されている。従って、画素電極(131) を信号線(110) あるいは走査線(111) に対して十分に近接させて配置しても、互いにショート不良を引き起こすことがないので、高い製造歩留まりと、高精細、高開口率設計を可能にする。即ち、画素電極(131) を信号線(110) 上、あるいは、走査線(111) 上に重ねてもかまわない。

しかも、図３０に示すように、信号線(110) の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪郭が一致している。さらに詳しくは、信号線(110) と走査線(111) との交差部には、必ず第１乃至第２ゲート絶縁膜(115),(117) の他に低抵抗半導体膜(124a)及び半導体膜(120) が積層されている。このため、各パターニングに際してマスクずれが生じても、信号線(110) に生じる段差は充分に軽減され、また信号線(110) と走査線(111) との間の容量変動がなく、このため製品間で走査線容量あるいは信号線容量の変動が軽減される。また、信号線(110) と走査線(111) との交差部における静電気、プロセス中でのゴミ、あるいは各絶縁膜(115),(117),(127) のピンホールに起因する層間ショートも抑えられ、これにより高い製造歩留まりが確保できる。また、信号線(110) と補助容量線(113) との間についても同様である。

（補助容量線の配線構造）
各補助容量線(113) のそれぞれには、例えば対向電極に印加されると同様の電圧を均一に印加する必要があるため、この実施例では次の構成を採っている。その配線構造について図２８及び図３１に基づいて説明する。

補助容量線(113) は、前記したように、Ａｌ−Ｙ合金から成る走査線(111) と同一材料で形成され、また、走査線(111) と略平行に配されている。

そのため、図２８に示すように、各補助容量線(113) の端部において補助容量線(113) と直交するように補助容量線連結部(190) を形成する。この補助容量線連結部(190) の構造が図３１に示されるものである。

この補助容量線連結部(190) の構造について説明する。

互いに平行して配置される補助容量線(113) 及び走査線(111) の上には、酸化シリコン膜からなる第１ゲート絶縁膜(115) 、この上に堆積される窒化シリコン膜からなる第２ゲート絶縁膜(117) がそれぞれ積層配置される。この２層の絶縁膜(115),(117) の上には、補助容量線(113) 及び走査線(111) と略直交する半導体被膜(119) 、低抵抗半導体被膜(123) 及び信号線(110) と同一工程で同一材料であるＭｏ−Ｗ合金膜から成る束ね配線(125) が積層配置されている。そして、２層の絶縁膜(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(123) 、束ね配線(125) 及び層間絶縁膜(127) の一部を貫通して補助容量線(113) の一部を露出する第１コンタクトホール(191) が形成されている。また、束ね配線(125) の配線方向に第１コンタクトホール(191) と近接し、層間絶縁膜(127) の一部が除去されて束ね配線(125) の一部を露出する第１コンタクトホール(191) と一対を成す第２コンタクトホール(192) が配置されている。そして、画素電極(131) と同一工程で同一材料であるＩＴＯから成る補助容量線接続層(193) が一対の第１コンタクトホール(191) と第２コンタクトホール(192) との間に積層配置され、これにより各補助容量線(113) と束ね配線(125) とが補助容量線接続層(193) によって電気的に接続されている。

そして、この補助容量線連結部(190) の端部は、走査線パッド(152) と同様に、ガラス基板(101) の一端辺(101a)側に引き出され、補助容量線パッド(194) を形成する。この補助容量線パッド(194) の構造は、走査線パッド(152) あるいは信号線パッド(162) と同様にすればよい。

そして、補助容量線パッド(194) に電圧をかけると、全ての補助容量線(113) を同じ電位とすることができる。また、この補助容量線連結部(190) を作製する場合に、下記に示すアレイ基板(100) の製造工程と同時できるため、製造工程が煩雑化することがない。

この実施例では、ＩＴＯから成る補助容量線接続層(193) は一対の第１コンタクトホール(191) と第２コンタクトホール(192) との間にのみ積層配置したが、束ね配線(125) に沿って配線されるものであってもかまわない。これにより、束ね配線(125) の断線不良が軽減される。

（アレイ基板の製造工程）
次に、このアレイ基板(100) の製造工程について、図３２から図３８を参照して詳細に説明する。

（１）第１工程
図３２に示すように、ガラス基板(101) 上にスパッターによりＡｌ−Ｙ合金膜、Ａｌ−Ｙ合金膜上にＭｏ膜をそれぞれ２００ｎｍ厚、３０ｎｍ厚で堆積し、第１のマスクパターンを用いて露光し、現像、パターニング（第１のパターニング）を経て、４８０本の走査線(111) 及び４８０本の補助容量線(113) を作製する。

（２）第２工程
第１工程の後、図３３に示すように、プラズマＣＶＤ法により１５０ｎｍ厚の酸化シリコン膜から成る第１ゲート絶縁膜(115) を堆積した後、さらに１５０ｎｍ厚の窒化シリコン膜から成る第２ゲート絶縁膜(117) 、５０ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜(119) 及び２００ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜(121) を連続的に大気にさらすことなく成膜する。

（３）第３工程
第２工程の後、図３４に示すように、走査線(111) をマスクとした裏面露光技術により、走査線(111) に自己整合的にチャネル保護被膜(121) をパターニングし、さらにＴＦＴ領域に対応するように第２のマスクパターンを用いて露光し、現像、パターニング（第２のパターニング）を経て、島状のチャネル保護膜(122) を作製する。

（４）第４工程
第３工程の後、図３５に示すように、良好なオーミックコンタクトが得られるように露出する半導体被膜(119) 表面を弗酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法により不純物としてリンを含む３０ｎｍ厚のｎ+ ａ−Ｓｉ：Ｈから成る低抵抗半導体被膜(123) を堆積し、さらに３００ｎｍ厚のＭｏ−Ｗ合金膜(125) をスパッターにより堆積する。

（５）第５工程
第４工程の後、図３６に示すように、第３のマスクパターンを用いて露光、現像し、Ｍｏ−Ｗ合金膜(125) 、低抵抗半導体被膜(123) 及び半導体被膜(119) を窒化シリコン膜から成る第２ゲート絶縁膜(117) 及びチャネル保護膜(122) とのエッチング選択比を制御することにより、一括してプラズマエッチングによりパターニング（第３のパターニング）して、半導体膜(120) 、低抵抗半導体膜(124a),(124b) 、ソース電極(126b)、信号線(110) 及び信号線(110) と一体の接続端(110a)（図１参照）、及び、信号線(110) と一体のドレイン電極(126a)を作製する。

この際に、上述した補助容量線連結部(190) を構成する束ね配線(125) をパターニングすると同時に、補助容量線(113) と束ね配線(125) とを電気的に接続するための第１コンタクトホール(191) に対応する補助容量線(113) 上の束ね配線(125) 、低抵抗半導体被膜(123) 及び半導体被膜(119) の一部を貫通して除去して開口（図示せず）を形成する。

（６）第６工程
第５工程の後、２００ｎｍ厚の窒化シリコン膜から成る層間絶縁膜(127) を堆積し、図３７に示すように、第４のマスクパターンを用いて露光、現像し、ソース電極(126b)に対応する層間絶縁膜(127) を除去してコンタクトホール(129a)を形成する（第４のパターニング）。

同時に、上述した開口に対応する層間絶縁膜(127) を除去して補助容量線(113) の一部を露呈させて第１コンタクトホール(191) を形成すると共に、第１コンタクトホール(191) に近接して束ね配線(125) の一部を露呈するように層間絶縁膜(127) の一部を除去して第２コンタクトホール(192) を形成する。

（７）第７工程
第６工程の後、図３８に示すように、この上に１００ｎｍ厚のＩＴＯ膜をスパッターにより堆積し、第５のマスクパターンを用いて露光、現像、パターニング（第５のパターニング）を経て、画素電極(131) を作製する。

同時に、第１コンタクトホール(191) と第２コンタクトホール(192) を介して補助容量線(113) と束ね配線(125) とを接続する補助容量線接続層(193) を形成する。

（第３の実施例の効果）
以上のように、この実施例のアレイ基板によれば、基本構成を５枚のマスクにより、アレイ基板を作製することができる。即ち、画素電極を最上層に配置し、これに伴い信号線、ソース，ドレイン電極と共に、半導体被膜等を同一のマスクパターンに基づいて一括してパターニングすると共に、ソース電極と画素電極との接続用のコンタクトホールの作製と共に、信号線や走査線の接続端を露出するためのコンタクトホールの作製を同時に行うという、配線に生じる段差を小さくして製造歩留まりの低下を防ぎ、しかも少ないマスク数で生産性が向上されるという、互いに相異なる要求が同時に達成される最適な工程となっている。

（その他の変更例）
この実施例では、半導体膜をａ−Ｓｉ：Ｈで構成する場合について説明したが、微結晶シリコン膜、多結晶シリコン膜あるい単結晶シリコン膜等であっても良いことは言うまでもない。また、周辺領域に駆動回路部を一体的に構成しても良い。

また、さらに信号線や走査線上に画素電極を一部重複させて配置する場合、少なくとも画素電極と信号線との間に絶縁層を介して金属膜等でシールド電極を配するようにすれば、画素電極が信号線からの電位による影響を軽減できる。

また、上述した実施例は、いずれも光透過型の液晶表示装置であって、画素電極が透明導電膜、例えばＩＴＯで構成される場合について説明した。このため、下層配線部と上層配線部との電気的な接続は、いずれも一対のコンタクトホールを介して配置されるＩＴＯから成る接続層を介して行っている。このＩＴＯは比較的、高抵抗であるため、一対のコンタクトホールの間隙は短い方が望ましく、例えば２０ミクロン以下、更には１５ミクロン以下であることが望ましい。尚、この接続層を画素電極とは別工程で作製するのであれば、低抵抗材料を使用することもできる。また、反射型で構成するのであれば、画素電極をアルミニウムなどの低抵抗材料で構成できるので、一対のコンタクトホールの間隙は大きくは制約されない。

液晶層としては、ＴＮ液晶以外にも、ポリマー分散型液晶、強誘電液晶、反強誘電性液晶等の各種材料が適用可能である。

図１は、本発明の一実施例のアレイ基板の一部概略平面図である。 図２は、図１におけるＡ−Ａ’線に沿って切断した液晶表示装置の概略断面図である。 図３は、図１におけるＢ−Ｂ’線に沿って切断した液晶表示装置の概略断面図である。 図４は、図１におけるＣ−Ｃ’線に沿って切断した液晶表示装置の概略断面図である。 図５は、図１におけるＤ−Ｄ’線に沿って切断した液晶表示装置の概略断面図である。 図６は、図１におけるＥ−Ｅ’線に沿って切断した液晶表示装置の概略断面図である。 図７は、図１におけるアレイ基板を製造する第１工程を説明するための図である。 図８は、図１におけるアレイ基板を製造する第２工程を説明するための図である。 図９は、図１におけるアレイ基板を製造する第３工程を説明するための図である。 図１０は、図１におけるアレイ基板を製造する第４工程を説明するための図である。 図１１は、図１におけるアレイ基板を製造する第５工程を説明するための図である。 図１２は、図１におけるアレイ基板を製造する第６工程を説明するための図である。 図１３は、図１におけるアレイ基板を製造する第７工程を説明するための図である。 図１４は、信号線の外周部付近の構造の変更例を示す図である。 図１５は、本発明の第２の実施例のアレイ基板の一部概略平面図である。 図１６は、図１５におけるＡ−Ａ’線に沿って切断した液晶表示装置の概略断面図である。 図１７は、図１５におけるＢ−Ｂ’線に沿って切断した液晶表示装置の概略断面図である。 図１８は、図１５におけるＣ−Ｃ’線に沿って切断した液晶表示装置の概略断面図である。 図１９は、図１５におけるＤ−Ｄ’線に沿って切断した液晶表示装置の概略断面図である。 図２０は、図１５におけるアレイ基板を製造する第１工程を説明するための図である。 図２１は、図１５におけるアレイ基板を製造する第２工程を説明するための図である。 図２２は、図１５におけるアレイ基板を製造する第３工程を説明するための図である。 図２３は、図１５におけるアレイ基板を製造する第４工程を説明するための図である。 図２４は、図１５におけるアレイ基板を製造する第５工程を説明するための図である。 図２５は、図１５におけるアレイ基板を製造する第６工程を説明するための図である。 図２６は、図１５におけるアレイ基板を製造する第７工程を説明するための図である。 図２７は、第２の実施例の変更例のアレイ基板の一部概略平面図である。 図２８は、本発明の第３の実施例のアレイ基板の一部概略平面図である。 図２９は、図２８におけるＡ−Ａ’線に沿って切断した液晶表示装置の概略断面図である。 図３０は、図２８におけるＢ−Ｂ’線に沿って切断した液晶表示装置の概略断面図である。 図３１は、図２８におけるＣ−Ｃ’線に沿って切断した液晶表示装置の概略断面図である。 図３２は、図２８におけるアレイ基板を製造する第１工程を説明するための図である。 図３３は、図２８におけるアレイ基板を製造する第２工程を説明するための図である。 図３４は、図２８におけるアレイ基板を製造する第３工程を説明するための図である。 図３５は、図２８におけるアレイ基板を製造する第４工程を説明するための図である。 図３６は、図２８におけるアレイ基板を製造する第５工程を説明するための図である。 図３７は、図２８におけるアレイ基板を製造する第６工程を説明するための図である。 図３８は、図２８におけるアレイ基板を製造する第７工程を説明するための図である。

符号の説明

１１０ 信号線
１１１ 走査線
１１２ 薄膜トランジスタ
１１３ 延在領域
１１５ 第１絶縁膜
１１７ 第１絶縁膜
１２０ 半導体膜
１２６ａ ドレイン電極
１２６ｂ ソース電極
１３１ 画素電極

Claims (6)

1. 基板上に配置される走査線と、この上に配置される第１絶縁膜、この上に配置される半導体膜、前記半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交する信号線と、前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板において、
   前記画素電極は少なくとも前記信号線上に配置される第２絶縁膜を介して前記ソース電極に電気的に接続され、
   かつ、前記画素電極は隣接画素用の走査線と前記第１及び第２絶縁膜を介して重複し、
   前記走査線は前記信号線と前記画素電極との間に延在され、前記第１及び第２絶縁膜を介して前記画素電極に重複する延在領域を含み、
   前記信号線の輪郭線と一致すると共に前記半導体膜と同一材料からなる半導体層が、前記信号線と前記第１絶縁膜との間に介挿されている、
   表示装置用アレイ基板。
2. 前記画素電極は前記隣接する一の走査線からの延在領域と前記第１及び第２絶縁膜を介して重複する第１重複領域、及び前記画素電極と前記隣接する一または他の走査線との間隙からの漏光を遮蔽するように隣接する前記走査線と前記第１絶縁膜を介して一部重複して配置される前記信号線と同一材料から成る光遮蔽層と前記第２絶縁膜を介して重複する第２重複領域とを含む、
   請求項１記載の表示装置用アレイ基板。
3. 前記走査線の前記延在領域は、前記信号線と前記画素電極との間に延びている、
   請求項１記載の表示装置用アレイ基板。
4. 前記光遮蔽層と前記第１絶縁膜との間には前記光遮蔽層の輪郭に略一致する前記半導体膜と同一材料から成る半導体層が配置されている、
   請求項２記載の表示装置用アレイ基板。
5. 基板上に配置される走査線と、この上に配置される第１絶縁膜、この上に配置される半導体膜、前記半導体膜上に配置されるチャネル保護膜、前記半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交する信号線と、前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板の製造方法において、
   前記基板上に前記走査線を含む第１配線層を形成する工程と、
   前記第１絶縁膜、半導体被膜を堆積する工程と、
   金属薄膜を堆積し、少なくとも前記金属薄膜及び前記半導体膜を同一マスクに基づいてパターニングして前記信号線、前記ソース電極及び前記ドレイン電極を含む第２配線層を形成する工程と、
   第２絶縁膜を堆積し、前記ソース電極に対応する前記第２絶縁膜に第１コンタクトホールを形成する工程と、
   前記コンタクトホールを介して前記ソース電極に電気的に接続されると共に、隣接画素用の走査線と前記第１及び第２絶縁膜を介して重複する前記画素電極を形成する工程と、
   を備え、
   前記走査線は前記信号線と前記画素電極との間に延在され、前記第１及び第２絶縁膜を介して前記画素電極に重複する延在領域を含み、
   前記信号線の輪郭線と一致すると共に前記半導体膜と同一材料からなる半導体層が、前記信号線と前記第１絶縁膜との間に介挿されている、
   表示装置用アレイ基板の製造方法。
6. 前記第１コンタクトホールを作製と同時に、前記第１配線層の一部及び前記第２配線層の一部を露出する第２及び第３コンタクトホールを作製する、
   請求項５記載の表示装置用アレイ基板の製造方法。

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