JPH11258625A - 表示装置用アレイ基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示装置等の平面表示装置に用いられ
る表示装置用アレイ基板及びその製造方法において、表
示画面の高精細化に対しても高開口率を実現できるとと
もに、エッチング残渣による画素不良の発生を防止でき
るものを与える。 【解決手段】 ＴＦＴ方式の平面表示装置において、信
号線(110)、ソース電極(126b)及びドレイン電極(126a)
を三層積層金属膜(125)とし、この第１及び第３金属膜
を厚さ５〜３０ｎｍのモリブデン金属膜により構成し、
第２金属膜をアルミニウム（Ａｌ）金属膜またはアルミ
ニウム−ネオジム（Ａｌ−Ｎｄ）合金（２モル％Ｎｄ）
で厚さ３００ｎｍに構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板に関す
る。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】各表示画素毎にスイッチ素子が配置された
光透過型のアクティブマトリクス型の液晶表示装置を例
にとり説明する。アクティブマトリクス型液晶表示装置
は、アレイ基板と対向基板との間に配向膜を介して液晶
層が保持されて成っている。アレイ基板は、ガラスや石
英等の透明絶縁基板上に複数本の信号線と走査線とが格
子状に配置され、各交点部分にアモルファスシリコン
（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体薄膜を
用いた薄膜トランジスタ（以下、ＴＦＴと略称する。）
が接続されている。そしてＴＦＴのゲート電極は走査線
に、ドレイン電極は信号線にそれぞれ電気的に接続さ
れ、さらにソース電極は画素電極を構成する透明導電材
料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接続さ
れている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】ところで、上記したアレイ基板の作成の際
には、成膜及びパターニングが複数回繰り返されるが、
この回数が多く成るほど工程数が多くなり製造コストが
増大するとともに、製品歩留まりの低下の原因ともな
る。このような問題点に対処すべく特願平７−２５８６
１５においては、上記成膜及びパターニングの回数を少
なくできるアレイ基板が提案されている。

【０００６】ＴＦＴ部は、透明絶縁基板上にアルミニウ
ム（Ａｌ）−イットリウム（Ｙ）合金からなる走査線自
体の一部をゲート電極とした逆スタガ構造をなしてお
り、このゲート電極上に酸化シリコン、窒化シリコン等
からなる第１絶縁膜が、さらにこの上にはアモルファス
シリコン薄膜等からなる第１半導体層が形成される。そ
して、第１半導体層の上の略中央部には窒化シリコン等
からなる半導体層保護膜が形成されており、この半導体
層保護膜の左右両側には、ｎ＋型アモルファスシリコン
等の低抵抗の第２半導体層からなるコンタクト層が形成
されている。

【０００７】このコンタクト層の上には、モリブデン
（Ｍｏ）−タングステン（Ｗ）合金からなるソース電
極、ドレイン電極、及び、ドレイン電極から導出される
信号線が形成されている。

【０００８】

【発明が解決しようとする課題】上記のような液晶表示
装置においては、信号線、ソース電極及びドレイン電極
を形成する際に、ＲＩＥ（Reactive Ion Etching）法
によりこれらＭｏ−Ｗ合金膜とその下の第１及び第２半
導体膜を一括してパターニングするが、この際に、タン
グステンシリサイドが生成し、これが「エッチング残
渣」と呼ばれる付着性のゴミとなる。このエッチング残
渣は、洗浄による除去が困難であり、これが除去されな
いまま次の層が堆積されるとリークパスを形成するの
で、ソース電極とドレイン電極との間の間隙領域（アイ
ストッパー個所）に堆積された場合等に、画素の不良を
引き起こす。

【０００９】また、Ｍｏ−Ｗ合金は十分な低抵抗化を達
成することが困難であり、このため高精細の平面表示装
置を作成するためには信号線の幅を太くすることにより
信号線の配線抵抗が過大になるのを防ぐ必要がある。し
かし、それでは開口率を損い好ましくない。信号線の配
線抵抗が過大になると、信号線信号の波形の歪み等が生
じるため画像の不均一化による画質の低下を招く。

【００１０】このため、信号線とソース及びドレイン電
極を低抵抗のＡｌで構成することが考えられた。しか
し、Ａｌ配線では、ＩＴＯからなる画素電極との接触面
でオーミックなコンタクトが取れずＴＦＴの動作不良を
招くと共に電食が発生するおそれがある。また、Ａｌ金
属面の反射率が極めて高いために露光工程における露光
精度が損なわれる。さらに、この上に絶縁膜を形成する
必要があるため、熱工程によりＡｌにヒロック等の変形
が生じることがある。すなわち厚さ方向に一部分が盛り
上がる現象である。ヒロックが生じると、絶縁膜の層間
絶縁性の低下が起こり、アレイ基板の歩留を著しく低下
させることになる。

【００１１】そこで、本発明は、上記問題点に鑑み、エ
ッチング残渣やヒロックによる絶縁不良や電食及び非オ
ーミックコンタクト等に起因する製品歩留まりの低下が
防止される表示装置用アレイ基板及びその製造方法を提
供することを目的としている。

【００１２】また、この発明は、高精細化されても開口
率を損なうことのない表示装置用アレイ基板及びその製
造方法を提供することを目的としている。

【００１３】

【課題を解決するための手段】本発明は、基板上に配置
される走査線と、この上に配置される第１絶縁膜と、こ
の上に配置される半導体膜と、前記半導体膜に電気的に
接続されるソース電極及びドレイン電極とを含む薄膜ト
ランジスタと、前記ドレイン電極から導出されて前記走
査線と略直交する信号線と、前記ソース電極と電気的に
接続される画素電極とを備えた表示装置用アレイ基板に
おいて、前記信号線、走査線、ドレイン電極及びソース
電極は、前記半導体膜と略同一の輪郭形状であり、少な
くとも前記信号線が、モリブデンを主体とする導電層、
またはモリブデンを主体とする第１及び第３導電層と、
アルミニウムを主体とし前記第１導電層と前記第３導電
層との間に配置される第２導電層とを含む導電層とから
構成されることを特徴とする表示装置用アレイ基板にあ
る。

【００１４】請求項５の表示装置用アレイ基板の製造方
法においては、基板上に配置される走査線と、この上に
配置される第１絶縁膜と、この上に配置される第１半導
体膜と、前記第１半導体膜に電気的に接続されるソース
電極及びドレイン電極とを含む薄膜トランジスタと、前
記ドレイン電極から導出されて前記走査線と略直交する
信号線と、前記ソース電極と電気的に接続される画素電
極とを備えた表示装置用アレイ基板の製造方法におい
て、前記第１半導体膜上に前記第１半導体膜よりも低抵
抗の第２半導体膜を堆積した後、モリブデンを主体とす
る導電層、またはモリブデンを主体とする第１及び第３
導電層と、アルミニウムを主体とし前記第１導電層と前
記第３導電層との間に配置される第２導電層とを含む導
電層を堆積する工程と、前記導電層、前記第１及び第２
半導体膜を同一パターンに対応してパターニングするこ
とにより前記信号線、前記ソース電極、及び前記ドレイ
ン電極とを形成する工程とを含むことを特徴とする表示
装置用アレイ基板の製造方法にある。

【００１５】以上のような構成により、大画面化、高精
細化に対しても表示画面の開口率及び均一表示性を損な
うことがなく、配線形成後に比較的高温のプロセスを経
てもヒロックが生じない。また、実質上エッチング残渣
を生成しない。

【００１６】

【発明の実施の形態】以下、本発明の第１の実施例の液
晶表示装置(1)について図１から図１３に基づいて説明
する。

【００１７】この液晶表示装置(1)は、カラー表示が可
能な光透過型であって、図２に示すように、アレイ基板
(100)と対向基板(200)との間にポリイミド樹脂から成
り、互いに直交する方向に配向処理が成された配向膜(1
41),(241)を介して、ツイスト・ネマチック（ＴＮ）液
晶が保持されている。また、アレイ基板(100)と対向基
板(200)との外表面には、それぞれ偏光板(311)(313)が
貼り付けられて構成されている。

【００１８】図１は、アレイ基板(100)の概略平面図を
示すものであり、図中の下側が液晶表示装置(1)の画面
上側に位置するものであって、図中下側から上側に向か
って走査線が順次選択されるものである。

【００１９】アレイ基板(100)は、ガラス基板(101)上に
配置される４８０本の走査線(111)を含み、各走査線(11
1)の一端は、ガラス基板(101)の一端辺(101a)側に引き
出され、斜め配線部(150)を経て走査線パッド(152)に電
気的に接続される。なお、走査線(111)は、Ａｌ−Ｎｄ
合金膜(1110)とＭｏ膜(1111)の二層構造である。

【００２０】アレイ基板(100)は、ガラス基板(101)上に
走査線(111)と略直交する１９２０本の信号線(110)を含
み、各信号線(110)はガラス基板(101)の他の一端辺(101
b)側に引き出され、斜め配線部(160)を経て信号線パッ
ド(162)に電気的に接続される。

【００２１】なお、この実施例では、信号線(110)は、
モリブデン（Ｍｏ）から成る第１金属膜(1251)と、アル
ミニウム（Ａｌ）から成る第２金属膜(1252)と、Ｍｏか
ら成る第３金属膜(1253)の三層構造で構成される。

【００２２】Ａｌの比抵抗率は、約３μｍ・ｃｍであ
り、従来のＭｏ−Ｗ合金の比抵抗率約１３．５μｍ・ｃ
ｍと比べ著しく低抵抗である。したがって、従来の信号
線に比べてかなり細い配線を用いても信号データ波の変
形といった問題が生じない。なお、Ａｌに他の元素を添
加した場合、銀や銅以外では一般に抵抗率が多少上昇す
るが一般にはそれほど問題にならない。

【００２３】この走査線(111)と信号線(110)との交点部
分近傍には、ＴＦＴ(112)が配置されている。また、こ
のＴＦＴ(112)に接続されるＩＴＯから成る画素電極(13
1)が、走査線(111)及び信号線(110)上に層間絶縁膜(12
7)を介して配置されている。この層間絶縁膜(127)とし
ては、窒化シリコン膜や酸化シリコン膜等の無機絶縁膜
あるいはアクリル系等の有機樹脂被膜で構成することが
できるが、これら無機絶縁膜と有機樹脂被膜との多層膜
で構成することにより、表面平滑性並びに層間絶縁性は
より一層向上される。

【００２４】（ＴＦＴ領域の構造）ＴＦＴ(112)領域の
構造について説明する。

【００２５】各走査線(111)は、隣り合う画素電極(131)
の信号線(110)に沿う端辺(131a),(131b)と重複するよう
に細線状に延在される延在領域（113)を含む。画素電極
(131)と、画素電極(131)に対応する走査線(111)に対し
て前段の走査線(111)からの延在領域（113)との重複領
域（ＯＳ）は、図６に示すように、第１ゲート絶縁膜(1
15)、第２ゲート絶縁膜(117)及び層間絶縁膜(127)を介
して互いに重複され、この重複領域（ＯＳ）により補助
容量（Ｃｓ）が構成される。また、この実施例では、画
素電極(131)は前段の走査線(111)自体とも第１ゲート絶
縁膜(115)、第２ゲート絶縁膜(117)及び層間絶縁膜(12
7)を介して互いに重複され、この重複領域でも補助容量
（Ｃｓ）が構成される。

【００２６】このアレイ基板(100)に対向する対向基板
(200)は、ガラス基板(201)上に配置され、ＴＦＴ(121)
領域、信号線(110)及び走査線(111)と画素電極(131)と
の間隙を遮光するマトリクス状の樹脂性の遮光膜(211)
を含む。また、画素電極(131)に対応する領域には、そ
れぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラーフィル
タ(221)が配置され、この上に透明電極材料から成る対
向電極(231)が配置されて構成される。

【００２７】以上のように、この液晶表示装置(1)のア
レイ基板(100)によれば、信号線(110)及び走査線(111)
と画素電極(131)との間には、層間絶縁膜(127)、あるい
は第１及び第２ゲート絶縁膜(115),(117)及び層間絶縁
膜(127)がそれぞれ配置されているので、画素電極(131)
を各配線(110),(111)に対して充分に近接、もしくは重
畳して配置することができ、これにより高開口率化を実
現することができる。

【００２８】また、この実施例によれば、補助容量（Ｃ
ｓ）が画素電極(131)と、この画素電極(131)と隣接する
走査線(111)から延在される延在領域(113)との間で形成
されるので、別途補助容量線等を配置する必要がなく、
一層の高開口率化が可能となる。特に、この実施例で
は、ＴＦＴ(112)は、走査線(111)から信号線(110)に沿
って導出される領域をゲート電極として構成されるた
め、画素電極(131)は前段の走査線(111)自体にも重畳さ
せることができる。これにより、十分な補助容量（Ｃ
ｓ）の確保と高開口率化が同時に達成される。

【００２９】そして、画素電極(131)と走査線(111)及び
延在領域(113)との間には、３種類の絶縁膜(115),(11
7),(127)がそれぞれ積層配置されているので、本実施例
の構造に起因した層間ショート等の発生も極めて軽減さ
れる。

【００３０】ところで、この実施例では、画素領域が、
対向基板(200)に配置される遮光膜(211)ではなくアレイ
基板(100)上の走査線(111)及びその延在領域(113)によ
って画定される。従って、アレイ基板(100)と対向基板
(200)との合わせ精度によらず、走査線(111)をパターニ
ングする第１のマスクパターンと画素電極(131)をパタ
ーニングする第５のマスクパターンとの合わせ精度によ
ってのみ決定されるので、アレイ基板(100)との対向基
板(200)との合わせずれを考慮して遮光膜(211)幅にマー
ジンを設ける必要がないので、更なる高開口率の実現が
可能となる。

【００３１】さらに、画素領域を画定するため、走査線
(111)の延在領域(113)を画素電極(131)の信号線(110)に
沿う端辺(131a)(131b)に沿って十分に延在させても、こ
の実施例によれば、画素電極(131)と走査線(111)の延在
領域(113)との間には第１ゲート絶縁膜(115)及び第２ゲ
ート絶縁膜(117)の他に層間絶縁膜(127)が配置されてい
るので、生産性を損なうことなく補助容量（Ｃｓ）の大
幅な増大を抑えることができる。

【００３２】また、図５に示すように、信号線(110)の
輪郭と低抵抗半導体膜(124a)及び半導体膜(120)の輪郭
が一致している。さらに詳しくは、信号線(110)と走査
線(111)との交差部には、必ず第１乃至第２ゲート絶縁
膜(115),(117)の他に低抵抗半導体膜(124a)及び半導体
膜(120)が積層されている。このため、各パターニング
に際してマスクずれが生じても、信号線(110)と走査線
(111)との間の容量変動がなく、このため製品間で走査
線容量あるいは信号線容量の変動が軽減される。また、
信号線(110)と走査線(111)との交差部における静電気、
プロセス中でのゴミ、あるいは各絶縁膜(115),(117)の
ピンホールに起因する層間ショートも抑えられ、これに
より高い製造歩留まりが確保できる。

【００３３】さらに、図６に示すように、信号線(110)
の輪郭と低抵抗半導体膜(124a)及び半導体膜(120)の輪
郭が一致しているので、従来の如く別工程でパターニン
グされるのとは異なり、各パターニングに際してマスク
ずれが生じても、信号線(110)と走査線(111)の延在領域
(113)との間に生じる容量変動も十分に抑えることがで
きる。

【００３４】また、信号線(110)と走査線(111)の延在領
域(113)とを重畳、即ち図６において信号線(110)を介し
て隣接して配置される延在領域(113)を信号線(111)下に
おいて接続する構造としても、信号線(110)と走査線(11
1)の延在領域(113)との間には、各絶縁膜(115),(117)の
他に半導体膜(120)が必ず配置されるので、静電気、プ
ロセス中でのゴミ、あるいは各絶縁膜(115),(117)のピ
ンホールに起因する層間ショートも抑えられ、これによ
り高い製造歩留まりが確保できる。そして、このように
信号線(110)と隣接する画素電極(131)下に延在領域(11
3)を配する構成により、信号線(110)と画素電極(131)と
の間の容量結合が延在領域(113)によってシールドさ
れ、画素電極(131)の電位が信号線(110)の電位によって
受ける影響を軽減できる。しかも、信号線(110)と絶縁
膜(115)，(117)との間に配置される半導体膜(120)及び
低抵抗半導体膜(124a)の輪郭線が信号線(110)の輪郭線
と一致している。これらの理由から、信号線(110)と画
素電極(131)とを充分に近接配置することができ、これ
により一層の高開口率化が達成される。

【００３５】（走査線の外周部付近の構造）走査線(11
1)の外周部付近の構造について、図１及び図３に基づい
て説明する。

【００３６】走査線(111)は、ガラス基板(101)の一端辺
(101a)側に引出され、斜め配線部(150)及び走査線パッ
ド(152)に導かれる下層配線部(111a)を形成している。

【００３７】斜め配線部(150)においては、走査線(111)
から延在される下層配線部(111a)上には２層の絶縁膜(1
15),(117)が積層配置されている。また、この２層の絶
縁膜(115),(117)の上には、半導体被膜(119)、低抵抗半
導体被膜(123)及び信号線(110)と同一工程で同一材料で
ある上層配線部(125a)が積層され、この上層配線部(125
a)の上には層間絶縁膜(127)が配置されている。

【００３８】そして、この斜め配線部(150)の基部にお
いては、一対を成す第１コンタクトホール(153)と第２
コンタクトホール(154)とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131)と同一工程で同一材
料であるＩＴＯからなる走査線接続層(131)によって走
査線(111)から延在される下層配線部(111a)と上層配線
部(125a)とが第１コンタクトホール(153)及び第２コン
タクトホール(154)を介して電気的に接続されている。
なお、第２コンタクトホール(154)は、下層配線部(111
a)の主表面の一部を露出するように２層の絶縁膜(115),
(117)、半導体被膜(119)、低抵抗半導体被膜(123)及び
上層配線部(125a)を貫通する開口であって、第１コンタ
クトホール(153)は上層配線部(125a)の主表面の一部を
露出するように層間絶縁膜(127)を貫通する開口であ
る。

【００３９】また、走査線パッド(152)においては、や
はり一対を成す第１コンタクトホール(155)と第２コン
タクトホール(156)とがそれぞれ配線方向に沿って近接
して配置され、画素電極(131)と同一工程で同一材料で
あるＩＴＯからなる走査線接続層(131)によって走査線
(111)の下層配線部(111a)と上層配線部(125a)とが第１
コンタクトホール(155)及び第２コンタクトホール(156)
を介して電気的に接続されている。なお、第２コンタク
トホール(156)は、上述した第２コンタクトホール(154)
と同様に、下層配線部(111a)の主表面の一部を露出する
ように２層の絶縁膜(115),(117)、半導体被膜(119)、低
抵抗半導体被膜(123)及び上層配線部(125a)を貫通する
開口であって、第１コンタクトホール(155)は上述の第
１コンタクトホール(153)と同様に上層配線部(125a)の
主表面の一部を露出するように層間絶縁膜(127)を貫通
する開口である。

【００４０】これにより、走査線(111)の斜め配線部(15
0)は、互いに別工程でパターニングされる信号線(110)
と同一材料で同一工程で作製される上層配線部(125a)と
走査線(111)から延在される下層配線部(111a)との積層
構造で構成され、この２層によって斜め配線部(150)の
基部と走査線パッド(152)とが電気的に接続される。

【００４１】このため、斜め配線部(150)において、上
層配線部(125a)または下層配線部(111a)の一方が断線し
ても、他方が接続されているため、斜め配線部(150)で
の断線不良が極めて軽減される。

【００４２】また、斜め配線部(150)は、低抵抗材料で
あるＡｌ−Ｎｄ合金膜(1110)よりなる下層配線部(111a)
を含むため、十分な低抵抗化が図れる。

【００４３】なお、この実施例では、第２コンタクトホ
ール(156)の領域、即ち下層配線部(111a)と走査線接続
層(131)との積層領域が主として走査線パッド(152)の接
続領域として機能する。

【００４４】（信号線の外周部付近の構造）信号線(11
0)の外周部付近の構造について、図１及び図４に基づい
て説明する。

【００４５】走査線(111)と同一工程で同一材料から成
る下層配線部(111b)が、各信号線(110)に対応してガラ
ス基板(101)の一端辺(101b)側の信号線(110)の斜め配線
部(160)及び信号線パッド(162)に配置されている。

【００４６】斜め配線部(160)においては、下層配線部
(111b)の上には、２層の絶縁膜(115),(117)が配置され
ている。また、この２層の絶縁膜(115),(117)の上に、
半導体被膜(119)、低抵抗半導体被膜(123)及び信号線(1
10)から延在される上層配線部(125b)（信号線(110)）が
積層され、この上層配線部(125b)上には層間絶縁膜(12
7)が配置されている。

【００４７】そして、この斜め配線部(160)の基部にお
いては、一対を成す第１コンタクトホール(163)と第２
コンタクトホール(164)とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131)と同一工程で同一材
料であるＩＴＯからなる信号線接続層(131)によって信
号線(110)から延在される上層配線部(125b)と下層配線
部(111b)とが電気的に接続されている。なお、第２コン
タクトホール(164)は、下層配線部(111b)の主表面の一
部を露出するように２層の絶縁膜(115),(117)、半導体
被膜(119)、低抵抗半導体被膜(123)及び上層配線部(125
b)を貫通する開口であって、第１コンタクトホール(16
3)は上層配線部(125b)の主表面の一部を露出するように
層間絶縁膜(127)を貫通する開口である。

【００４８】また、信号線パッド(162)においては、や
はり一対を成す第１コンタクトホール(165)と第２コン
タクトホール(166)とがそれぞれ配線方向に近接して配
置され、画素電極(131)と同一工程で同一材料であるＩ
ＴＯからなる信号線接続層(131)によって信号線(110)か
ら延在される上層配線部(125b)と下層配線部(111b)とが
電気的に接続されている。なお、第２コンタクトホール
(166)は、上述した第２コンタクトホール(164)と同様
に、下層配線部(111b)の主表面の一部を露出するように
２層の絶縁膜(115),(117)、半導体被膜(119)、低抵抗半
導体被膜(123)及び上層配線部(125b)を貫通する開口で
あって、第１コンタクトホール(165)は上述の第２コン
タクトホール(163)と同様に上層配線部(125b)の主表面
の一部を露出するように層間絶縁膜(127)を貫通する開
口である。

【００４９】これにより、斜め配線部(160)において
は、信号線(110)から延在される上層配線部(125b)と走
査線(111)と同一工程で同一材料である下層配線部(111
b)とが積層配置され、この２層によって、斜め配線部(1
60)の基部と信号線パッド(162)とを電気的に接続してい
る。

【００５０】そのため、斜め配線部(160)において、上
層配線部(125b)または下層配線部(111b)の一方が断線し
ても、他方が接続されているため、斜め配線部(160)に
断線不良が生じることが軽減される。

【００５１】また、斜め配線部(160)は、低抵抗材料で
あるＡｌ−Ｎｄ合金膜(1110)よりなる下層配線部(111b)
を含むため、十分な低抵抗化が図れる。

【００５２】なお、この実施例では、第２コンタクトホ
ール(166)の領域、即ち下層配線部(111b)と走査線接続
層(131)との積層領域が主として信号線パッド(162)の接
続領域として機能する。

【００５３】上述した構成によれば、駆動ＩＣのバン
プ、ＦＰＣ（フレキシブル・プリント・サーキット）や
ＴＣＰ（テープ・キャリア・パッケージ）の電極等を信
号線パッド(162)及び走査線パッド(152)にＡＣＦ（異方
性導電膜）等の接続層を介して電気的に接続する場合
に、信号線パッド(162)及び走査線パッド(152)の構成が
実質的に同一であるため、信号線パッド(162)及び走査
線パッド(152)の接続条件を等しくしても接続層に印加
される熱や圧力等が略等しくでき、これにより同一条件
での製造が可能となる。即ち、この実施例では、走査線
パッド(152)の接続領域は、主として走査線(111)から導
出される下層配線部(111a)と画素電極(131)と同一材料
であるＩＴＯからなる走査線接続層(131)との積層構造
で構成され、また信号線接続パッド(162)の接続領域
は、主として走査線(111)と同時に形成される下層配線
部(111b)と画素電極(131)と同一材料であるＩＴＯから
なる信号線接続層(131)との積層構造で構成されてお
り、その構造は実質的に同一である。

【００５４】（アレイ基板の製造工程）次に、このアレ
イ基板(100)の製造工程について、図７から図１３を参
照して詳細に説明する。

【００５５】（１）第１工程 ガラス基板(101)に、スパッタ法により、Ａｌ−Ｎｄ膜
（２モル％Ｎｄ）２１を３００ｎｍの膜厚、Ｍｏ膜２２
を５０ｎｍの膜厚に堆積させる。ここで、モル％は、原
子を要素粒子とするものであり、合金全体の原子数（モ
ル数）に対する添加元素の原子数（モル数）の百分率で
ある。

【００５６】Ｍｏ膜２２の膜厚としては、５〜５０ｎ
ｍ，好ましくは５〜３０ｎｍの間にあればよい。但し、
５ｎｍ未満となるとＡｌのヒロックが抑えきれなくな
る。一方、５０ｎｍを越えると、絶縁膜の段切れの問題
が発生する。

【００５７】Ａｌ合金膜は、例えば、Ａｌ−Ｙ（Ｙが２
モル％）、Ａｌ−Ｇｄ（Ｇｄが２モル％）、Ａｌ−Ｓｃ
（Ｓｃが２モル％）等でも可能である。このＡｌ合金膜
はプラズマＣＶＤ法等の成膜により、熱処理効果を受
け、不純物のみが結晶粒界付近に偏析して、Ａｌ原子の
移動を妨げてヒロックの発生を防止している。多結晶中
にも不純物は存在し、比抵抗を約３０％程度上昇させ
る。

【００５８】なお、アルミニウム合金が、Ｓｃ、Ｙ、Ｎ
ｄ、Ｓｍ、Ｇｄのうち少なくとも２つを含んでいて、か
つ、その添加元素の総和が１０モル％以下になるように
してもよい。

【００５９】この積層膜上に、フォトリソグラフィを用
いて走査線パターンと補助容量配線の一部を形成し、リ
ン酸、酢酸、硝酸の混酸を用いてテーパー形状にエッチ
ングし、走査線と補助容量配線パターンを完成させる。

【００６０】これにより、ガラス基板(101)上に４８０
本の走査線(111)を作製すると共に、その一端辺(101a)
側において走査線(111)の斜め配線部(150)及び走査線パ
ッド(152)を構成する下層配線部(111a)、一端辺(101b)
において信号線(110)の斜め配線部(160)及び信号線パッ
ド(162)を構成する下層配線部(111b)をそれぞれ同時に
作製する。

【００６１】さらに、ＴＦＴ領域では走査線(111)と一
体で走査線(111)と直交する方向に導出されるゲート電
極を作製する。また、走査線(111)のパターニングの際
に走査線(111)と直交する方向に導出され、補助容量
（Ｃｓ）を形成するための延在領域(113)も同時に作製
しておく（図１参照）。

【００６２】（２）第２工程 第１工程の後、図８に示すように、ガラス基板(101)を
３００℃以上に加熱した後、常圧プラズマＣＶＤ法によ
り１５０ｎｍ厚の酸化シリコン膜（ＳｉＯｘ膜）から成
る第１ゲート絶縁膜(115)を堆積した後、さらに減圧プ
ラズマＣＶＤ法により１５０ｎｍ厚の窒化シリコン膜か
ら成る第２ゲート絶縁膜(117)、５０ｎｍ厚のａ−Ｓ
ｉ：Ｈから成る半導体被膜(119)及び２００ｎｍ厚の窒
化シリコン膜から成るチャネル保護被膜(121)を連続的
に大気にさらすことなく成膜する。

【００６３】ガラス基板(101)を３００℃以上に加熱し
た後に成膜することで、絶縁耐圧が５×１０⁶Ｖ／ｃｍ
の絶縁膜が得やすい。また、窒化膜であれば、上記耐圧
に加え、光学ギャップが５ｅＶ以上のものが得やすい。

【００６４】ＳｉＯｘ膜の代わりに、ガラス基板(101)
を３００℃以上に加熱した後、熱ＣＶＤ法によるＳｉＯ
₂膜を用いてもよい。このとき、熱処理が加わるため、
Ａｌ膜のヒロック発生が懸念されるが、Ａｌ合金とＭｏ
の効果で、ほとんどヒロックは抑制されている。

【００６５】（３）第３工程 第２工程の後、図９に示すように、走査線(111)をマス
クとした裏面露光技術により走査線(111)に自己整合的
にチャネル保護被膜(121)をパターニングし、さらにＴ
ＦＴ領域に対応するように第２のマスクパターンを用い
て露光し、現像、パターニング（第２のパターニング）
を経て、島状のチャネル保護膜(122)を作製する。

【００６６】（４）第４工程 第３工程の後、図１０に示すように、良好なオーミック
コンタクトが得られるように露出する半導体被膜(119)
表面を弗酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法
により不純物としてリンを含む３０ｎｍ厚のｎ⁺ａ−Ｓ
ｉ：Ｈから成る低抵抗半導体被膜(123)を堆積する。さ
らに、Ｍｏからなる第１金属膜(1251)を２５ｎｍ、Ａｌ
からなる第２金属膜(1252)を３００ｎｍ、Ｍｏからなる
第３金属膜(1253)を５０ｎｍの厚さにこの順でスパッタ
リングにより連続して堆積することにより三層積層金属
膜(125)を形成する。

【００６７】第１及び第３金属膜(1251),(1253)を形成
するＭｏ金属膜の膜厚としては、第１工程の走査線(11
1)作製の際と同様に、５〜５０ｎｍ，好ましくは５〜３
０ｎｍの間にあればよい。但し、５ｎｍ未満となるとＡ
ｌのヒロックが抑えきれなくなる。一方、５０ｎｍを越
えると、次工程の説明において述べるような絶縁膜の段
切れの問題が発生する。

【００６８】第１及び第３金属膜(1251),(1253)は、金
属Ｍｏ単体からなるもの以外に、Ｍｏを主体とする合金
であっても良い。但し、タングステンを実質的に含まず
熱プロセスによる影響を受けない程度に高融点である必
要がある。ここで、Ｍｏを主体とする合金とは、Ｍｏを
５０モル％以上、好ましくは７０モル％以上含む合金で
あり、好ましくは、チタン（Ｔｉ）、ジルコニウム（Ｚ
ｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ネオブ
（Ｎｂ）、タンタル（Ｔａ）といった類似の性質の金属
との合金である。しかし、他の金属及び非金属であって
も、エッチング残渣を生成しないものであれば添加可能
である。

【００６９】第２金属膜は(1252)は、Ａｌを主体とした
金属層であってもＡｌを主体とする合金層であっても良
い。

【００７０】金属Ａｌ単体からなる場合、成膜がより容
易となるものの耐ヒロック性は非常に高いとは言えな
い。しかし、本実施例の積層構成では、この三層積層金
属膜(125)の形成後には高温プロセスを要する酸化シリ
コン生成の工程がなく保護絶縁膜としては比較的低温で
生成できる窒化シリコンが用いられているため問題がな
い。これは、走査線（ゲート線）（１１１）の場合と異
なる。

【００７１】Ａｌを主体とする合金として特に好ましい
ものは、走査線（ゲート線）（１１１）において用いた
Ａｌ−Ｎｄ膜２１と同様のものである。特に、ネオジム
（Ｎｄ）を０．５〜１０モル％程度、より好ましくは１
〜３モル％含むＡｌ−Ｎｄ合金である場合には、Ａｌ単
体の場合に比べて融点並びに熱軟化温度が上昇するため
ヒロック防止の点でより好ましく、しかもＡｌ単体に比
べての抵抗率の上昇はほとんど問題にならない程度であ
る。このようなＡｌ−Ｎｄ合金であると、第１工程にお
いて説明したと同様に、高融点のＮｄが結晶粒界付近及
び該金属膜の表層に偏析するために全体の見かけの融点
及び熱軟化温度が上昇し、低融点のＡｌが高融点のＮｄ
からなる小部屋状の結晶粒界によって変形及び流動が防
止されるものと考えられる。ネオジム（Ｎｄ）以外の金
属及び非金属であってもある種のものであるならばほぼ
同様の効果が得られ、第１工程において説明したと同
様、例えば、Ａｌ−Ｙ（Ｙが２モル％）、Ａｌ−Ｇｄ
（Ｇｄが２モル％）、Ａｌ−Ｓｃ（Ｓｃが２モル％）、
Ａｌ−Ｓｍ（Ｓｍが２モル％）でも可能である。その他
使用可能な添加元素としては、次のものが挙げられる。
（ｉ）ネオジム（Ｎｄ）又はその他の希土類元素、（i
i）イットリウム（Ｙ）又はその他の３（IIIＡ）族元
素、（iii）ジルコニウム（Ｚｒ）又はその他の４（IV
Ａ）族元素、（iv）タンタル（Ｔａ）又はその他の５
（VＡ）族元素、（ｖ）モリブデン（Ｍｏ）又はその他
の６（VIＡ）族元素、（vi）銅（Ｃｕ）又はその他の１
１（IＢ）族元素、（vii）ニッケル（Ｎｉ）、及び、
（viii）ホウ素（Ｂ）である。これらは、Ａｌに比べて
高融点であり、合金中で上記のような偏析を生じると考
えられるものである。これら元素は単独でも組み合わせ
てもＡｌに対して添加可能であり、添加量はＮｄの場合
と同様、０．５〜１０モル％好ましくは１〜３モル％で
ある。数種を組み合わせて用いる場合には、添加量の総
計がこの範囲内である。これら添加元素とＡｌのみとの
合金が最も好ましいが、低抵抗率及び耐ヒロック性を損
なわない範囲で他の元素を含むこともできる。このよう
なＡｌ合金中のＡｌの含量は７０％以上、好ましくは８
０％以上、より好ましくは９０％以上である。

【００７２】なお、上記の様であると、低抵抗であるが
耐食性の小さいＡｌ配線層とｎ⁺ａ−Ｓｉ：Ｈから成る
低抵抗半導体被膜(123)との間には耐食性のＭｏ層が配
されるため、Ａｌ配線層が電食を受けることがない。

【００７３】（５）第５工程 第４工程の後、図１１に示すように、第３のマスクパタ
ーンを用いてソース電極(126b)、ドレイン電極(126a)及
び２４００本の信号線(110)のパターンを露光、現像し
た後、硝酸、酢酸、リン酸及び水の混合溶液を用いたウ
エットエッチングにより三層積層金属膜(125)からなる
これらソース電極(126b)等のパターンを形成する。続い
て、ＴＦＴのコンタクト層をなす低抵抗半導体被膜(12
3)及び半導体被膜(119)をＳＦ₆、塩化水素、及び酸素の
混合ガスを用いたプラズマエッチングによりパターン形
成する。この際、窒化シリコン膜から成る第１ゲート絶
縁膜(115)あるいは第２ゲート絶縁膜(117)とチャネル保
護膜(122)とのエッチング選択比を制御することで、こ
れらの層(125),(123),(119)が一括してパターニングさ
れる。（第３のパターニング）これにより、ＴＦＴ領域
においては、半導体被膜(119)、低抵抗半導体膜(124
a)、ソース電極(126b)、ドレイン電極(126a)及び信号線
(110)とを同一マスクに基づいて順次作製する。

【００７４】走査線パッド(152)及び斜め配線部(150)の
基部においては、下層配線部(111a)上に沿って三層構造
膜(125)をパターニングして上層配線部（125a）を形成
すると共に、上層配線部(125a)に沿って低抵抗半導体被
膜(123)及び半導体被膜(119)を同一マスクに基づいて順
次パターニングする。これと同時に、上述した第２コン
タクトホール(154),(156)に対応する上層配線部(125
a)、低抵抗半導体被膜(123)及び半導体被膜(119)を貫通
する開口(154a),(156a)を作製する。

【００７５】同様に、信号線パッド(162)及び斜め配線
部(160)の基部においても、下層配線部(111b)上に沿っ
て三層構造膜(125)をパターニングして信号線(110)から
延在される上層配線部（125b）を形成すると共に、上層
配線部(125b)に沿って低抵抗半導体被膜(123)及び半導
体被膜(119)を同一マスクに基づいて順次パターニング
する。これと同時に、上述した第２コンタクトホール(1
64),(166)に対応する領域の上層配線部(125b)、低抵抗
半導体被膜(123)及び半導体被膜(119)を貫通する開口(1
64a),(166a)を作製する。

【００７６】本工程のパターニングの後に、走査電子顕
微鏡により表面状態を観察したがエッチング残渣の発生
は全く観察されなかった。一方、Ａｌ配線の上面がＭｏ
層によって覆われているため、Ａｌ金属面の高反射率に
よって露光精度が損なわれることはない。

【００７７】Ａｌを主体とする層からなる第２金属膜(1
252)をサンドイッチ状に挟み込む第１及び第３金属膜(1
251),(1253)がＭｏ層であるため、通常のエッチング液
によっても適当にエッチング選択比を調整することによ
り三層積層金属膜(125)を一括してパターニングするこ
とができる。特に、上記のような膜厚構成およびエッチ
ング液の組成を選択することにより、エッチングされる
領域とされない領域との段差面の傾斜が適度に緩やかに
なる。このため、段差面が急勾配である場合に起きる段
切れ、即ち、これらの上方の層に配された配線が段差面
を横切る個所で接続が不良又は不十分となるといった問
題が生じない。

【００７８】尚、第１及び第３金属膜(1251),(1253)が
クロム（Ｃｒ）又はチタン（Ｔｉ）層である場合には適
当なエッチング媒体は全く見あたらない。また、Ｍｏ層
を用いているため、Ｃｒ層を用いる場合のような廃液処
理や環境汚染の問題が生じない。

【００７９】ここでは、三層積層金属膜(125)、低抵抗
半導体被膜(123)及び半導体被膜(119)のパターニング
は、ウエットエッチングとこれに続くドライエッチング
との連続工程により行ったが、ドライエッチングのみ、
又は、ウエットエッチングのみにより行うこともでき
る。

【００８０】（６）第６工程 第５工程の後、この上に２００ｎｍ厚の窒化シリコン膜
から成る層間絶縁膜(127)を堆積する。

【００８１】そして、図１２に示すように、第４のマス
クパターンを用いて露光、現像し、ソース電極(126b)に
対応する領域の一部の層間絶縁膜(127)を除去してドラ
イエッチングによりコンタクトホール(129a)を形成す
る。

【００８２】走査線パッド(152)及び斜め配線部(150)の
基部においては、開口(154a),(156a)に対応する第１及
び第２ゲート絶縁膜(117)と共に層間絶縁膜(127)を一括
して除去して第２コンタクトホール(154),(156)を形成
する（第４のパターニング）と同時に、第２コンタクト
ホール(154),(156)近傍の層間絶縁膜(127)を除去して第
２コンタクトホール(154),(156)と一対を成す第１コン
タクトホール(153),(155)を作製する。

【００８３】同時に、信号線パッド(162)及び斜め配線
部(160)の基部においては、開口(164a),(166a)に対応す
る第１及び第２ゲート絶縁膜(117)と共に層間絶縁膜(12
7)を一括して除去して第２コンタクトホール(164),(16
6)を形成すると同時に、第２コンタクトホール(164),(1
66)近傍の層間絶縁膜(127)を除去して第２コンタクトホ
ール(164),(166)とそれぞれ一対を成す第１コンタクト
ホール(163),(165)を作製する。

【００８４】（７）第７工程 第６工程の後、図１３に示すように、この上に１００ｎ
ｍ厚のＩＴＯ膜をスパッターにより堆積し、第５のマス
クパターンを用いて露光、現像、ドライエッチングによ
るパターニング（第５のパターニング）を経て、画素電
極(131)を作製する。ＩＴＯ膜のパターニングも、ドラ
イエッチングに代えてウエットエッチングであってもか
まわない。

【００８５】走査線パッド(152)及び斜め配線部(150)の
基部においては、第１コンタクトホール(153),(155)と
第２コンタクトホール(154),(156)とを、それぞれ電気
的に接続するための走査線接続層(131)を形成し、これ
により走査線(111)と走査線パッド(152)とは、下層配線
部(111a)と上層配線部(125a)の２層構造の斜め配線部(1
50)により電気的に接続される。

【００８６】信号線パッド(162)及び斜め配線部(160)の
基部においても、第１コンタクトホール(163),(165)と
第２コンタクトホール(164),(166)とを、それぞれ電気
的に接続するための信号線接続層(131)を同時に形成
し、これにより信号線(110)と信号線接続パッド(162)と
は、下層配線部(111b)と上層配線部(125b)の２層構造の
斜め配線部(160)により電気的に接続される。

【００８７】（実施例の効果）以上のように、この実施
例のアレイ基板によれば、基本構成を５枚のマスクによ
り、アレイ基板を作製することができる。即ち、画素電
極を最上層に配置し、これに伴い信号線、ソース、ドレ
イン電極と共に、半導体被膜等を同一のマスクパターン
に基づいて順次パターニングすると共に、ソース電極と
画素電極との接続用のコンタクトホールの作製と共に、
信号線や走査線の接続端を露出するためのコンタクトホ
ールの作製を同時に行うことで、少ないマスク数で生産
性を向上でき、しかも製造歩留まりを低下させることも
ない。

【００８８】信号線及び走査線が低抵抗のＡｌ層を含む
配線であるため、大画面化、高精細化に対しても表示画
面の開口率及び均一表示性を損なうことがない。特に、
これら配線がＡｌを主体とする層に積層される高融点層
を有するため、配線形成後に高温プロセスを経てもヒロ
ックが生じない。また、この高融点層がＭｏといった金
属によって形成されているため、実質上エッチング残渣
を生成しない。

【００８９】また、信号線及び走査線の各斜め配線部に
おいては、信号線を成す上層配線部と走査線を成す下層
配線部との２層によって構成され、各斜め配線部の基部
と各パッドとを電気的に接続している。そのため、斜め
配線部において、上層配線部または下層配線部の一方が
断線しても、他方が接続されているため、斜め配線部が
断線することがない。

【００９０】更に、斜め配線部は、少なくともＡｌを主
体とした低抵抗材料で構成される配線層を含むため、十
分な低抵抗化が図れる。

【００９１】また、駆動ＩＣのバンプやＴＣＰ等の電極
を接続するための信号線パッド及び走査線パッドは、実
質的に同一構成であるため、両者を同じ条件で接続する
ことが可能となる。

【００９２】

【発明の効果】以上に述べたように本発明によれば、エ
ッチング残渣やヒロックによる絶縁不良を十分に防止で
きる。また、本発明によれば、信号線配線の抵抗率を著
しく低下させることができる。したがって、製品不良率
を低減することができ、高精細かつ高開口率の平面表示
装置を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例のアレイ基板の一部
概略平面図である。

【図２】図２は、図１におけるＡ−Ａ’線に沿って切断
した液晶表示装置の概略断面図である。

【図３】図３は、図１におけるＢ−Ｂ’線に沿って切断
した液晶表示装置の概略断面図である。

【図４】図４は、図１におけるＣ−Ｃ’線に沿って切断
した液晶表示装置の概略断面図である。

【図５】図５は、図１におけるＤ−Ｄ’線に沿って切断
した液晶表示装置の概略断面図である。

【図６】図６は、図１におけるＥ−Ｅ’線に沿って切断
した液晶表示装置の概略断面図である。

【図７】図７は、図１におけるアレイ基板を製造する第
１工程を説明するための図である。

【図８】図８は、図１におけるアレイ基板を製造する第
２工程を説明するための図である。

【図９】図９は、図１におけるアレイ基板を製造する第
３工程を説明するための図である。

【図１０】図１０は、図１におけるアレイ基板を製造す
る第４工程を説明するための図である。

【図１１】図１１は、図１におけるアレイ基板を製造す
る第５工程を説明するための図である。

【図１２】図１２は、図１におけるアレイ基板を製造す
る第６工程を説明するための図である。

【図１３】図１３は、図１におけるアレイ基板を製造す
る第７工程を説明するための図である。

【符号の説明】

１１０ 信号線 １１１ 走査線 １１２ 薄膜トランジスタ １１３ 延在領域 １１５ 第１絶縁膜 １１７ 第２絶縁膜 １２０ 半導体膜 １２５ 三層積層金属膜 １２５１ 第１金属膜 １２５２ 第２金属膜 １２５３ 第３金属膜 １２６ａ ドレイン電極 １２６ｂ ソース電極 １３１ 画素電極 １１１０ Ａｌ−Ｎｄ合金膜 １１１１ Ｍｏ膜

Claims (5)

【特許請求の範囲】
1. 【請求項１】基板上に配置される走査線と、この上に配
   置される第１絶縁膜と、この上に配置される半導体膜
   と、前記半導体膜に電気的に接続されるソース電極及び
   ドレイン電極とを含む薄膜トランジスタと、 前記ドレイン電極から導出されて前記走査線と略直交す
   る信号線と、前記ソース電極と電気的に接続される画素
   電極とを備えた表示装置用アレイ基板において、 前記信号線、走査線、ドレイン電極及びソース電極は、
   前記半導体膜と略同一の輪郭形状であり、 少なくとも前記信号線が、モリブデンを主体とする導電
   層、またはモリブデンを主体とする第１及び第３導電層
   と、アルミニウムを主体とし前記第１導電層と前記第３
   導電層との間に配置される第２導電層とを含む導電層と
   から構成されることを特徴とする表示装置用アレイ基
   板。
2. 【請求項２】前記第２導電層が、下記（ｉ）〜（viii）
   からなるグループより選択される少なくとも一つの添加
   元素を、これら添加元素の合計含量で０．５〜１０モル
   ％含むアルミニウム合金であることを特徴とする請求項
   １記載の表示装置用アレイ基板。 （ｉ）ネオジム（Ｎｄ）又はその他の希土類元素、（i
   i）イットリウム（Ｙ）又はその他の３（IIIＡ）族元
   素、（iii）ジルコニウム（Ｚｒ）又はその他の４（IV
   Ａ）族元素、（iv）タンタル（Ｔａ）又はその他の５
   （VＡ）族元素、（ｖ）モリブデン（Ｍｏ）又はその他
   の６（VIＡ）族元素、（vi）銅（Ｃｕ）又はその他の１
   １（IＢ）族元素、（vii）ニッケル（Ｎｉ）、及び、
   （viii）ホウ素（Ｂ）。
3. 【請求項３】前記添加元素が、ネオジム（Ｎｄ）、イッ
   トリウム（Ｙ）、スカンジウム（Ｓｃ）、サマリウム
   （Ｓｍ）、及びガドリニウム（Ｇｄ）からなるグループ
   より少なくとも一つ選択されることを特徴とする請求項
   ２記載の表示装置用アレイ基板。
4. 【請求項４】前記第１及び第３金属層の厚さが５〜５０
   ｎｍであることを特徴とする請求項１記載の表示装置用
   アレイ基板。
5. 【請求項５】基板上に配置される走査線と、この上に配
   置される第１絶縁膜と、この上に配置される第１半導体
   膜と、前記第１半導体膜に電気的に接続されるソース電
   極及びドレイン電極とを含む薄膜トランジスタと、 前記ドレイン電極から導出されて前記走査線と略直交す
   る信号線と、 前記ソース電極と電気的に接続される画素電極とを備え
   た表示装置用アレイ基板の製造方法において、 前記第１半導体膜上に前記第１半導体膜よりも低抵抗の
   第２半導体膜を堆積した後、 モリブデンを主体とする導電層、またはモリブデンを主
   体とする第１及び第３導電層と、アルミニウムを主体と
   し前記第１導電層と前記第３導電層との間に配置される
   第２導電層とを含む導電層を堆積する工程と、 前記導電層、前記第１及び第２半導体膜をパターニング
   することにより前記信号線、前記ソース電極、及び前記
   ドレイン電極とを形成する工程とを含むことを特徴とす
   る表示装置用アレイ基板の製造方法。