JPH11258625A - Array substrate for display device and its manufacture - Google Patents

Array substrate for display device and its manufacture

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JPH11258625A
JPH11258625A JP6110798A JP6110798A JPH11258625A JP H11258625 A JPH11258625 A JP H11258625A JP 6110798 A JP6110798 A JP 6110798A JP 6110798 A JP6110798 A JP 6110798A JP H11258625 A JPH11258625 A JP H11258625A
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conductive layer
display device
film
array substrate
layer
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JP6110798A
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Japanese (ja)
Inventor
Masahiko Machida
雅彦 町田
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To actualize a high aperture ratio even when a display screen is made highly fine and to prevent a pixel defect due to etching residues as to the array substrate used for a plane display device such as a liquid crystal display device and its manufacture. SOLUTION: The TFT type plane display device is characterized by that signal lines, source electrodes (126b), and drain electrodes (126a) are formed into a three-layered stack metal film (125), the 1st and 3rd metal films are formed of molybdenum metal films of 5 to 30 nm in thickness, and the 2nd metal film is formed of an aluminum(Al) metal film or aluminum-neodymium(Al- Nd) alloy (2 mol.% Nd) to a thickness of 300 nm.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、液晶表示装置等の平面表示装置に用いられる表示装置用アレイ基板に関する。 The present invention relates to relates to a display device for an array substrate used in a flat panel display such as a liquid crystal display device.

【0002】 [0002]

【従来の技術】近年、CRTディスプレイに代わる平面型の表示装置が盛んに開発されており、中でも液晶表示装置は軽量、薄型、低消費電力等の利点から特に注目を集めている。 In recent years, flat type display device in place of CRT displays have been actively developed, are among others a liquid crystal display device light-weight, thin, have attracted attention because of advantages such as low power consumption.

【0003】各表示画素毎にスイッチ素子が配置された光透過型のアクティブマトリクス型の液晶表示装置を例にとり説明する。 [0003] will be described as an example an active matrix liquid crystal display device of light transmission type switching elements are arranged in each display pixel. アクティブマトリクス型液晶表示装置は、アレイ基板と対向基板との間に配向膜を介して液晶層が保持されて成っている。 Active matrix liquid crystal display device, a liquid crystal layer is comprised is held with the alignment film between the array substrate and the counter substrate. アレイ基板は、ガラスや石英等の透明絶縁基板上に複数本の信号線と走査線とが格子状に配置され、各交点部分にアモルファスシリコン(以下、a−Si:Hと略称する。)等の半導体薄膜を用いた薄膜トランジスタ(以下、TFTと略称する。) Array substrate, on a transparent insulating substrate such as glass or quartz and a plurality of signal lines and scanning lines are arranged in a grid pattern, the amorphous silicon at the intersections portion (hereinafter, a-Si:. Abbreviated as H) and the like a thin film transistor using the semiconductor thin film (hereinafter, abbreviated as TFT.)
が接続されている。 There has been connected. そしてTFTのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極を構成する透明導電材料、例えばITO(Indium-Tin-Oxide)に電気的に接続されている。 And the gate electrode lines of TFT, the drain electrode are respectively electrically connected to the signal line, the transparent conductive material further source electrode constituting the pixel electrode, for example, ITO (Indium-Tin-Oxide) electrically connected It is.

【0004】対向基板は、ガラス等の透明絶縁基板上にITOから成る対向電極が配置され、またカラー表示を実現するのであればカラーフィルタ層が配置されて構成されている。 [0004] The counter substrate is disposed a counter electrode made of ITO on a transparent insulating substrate such as glass, also the color filter layer is formed by arranging long to realize the color display.

【0005】ところで、上記したアレイ基板の作成の際には、成膜及びパターニングが複数回繰り返されるが、 Meanwhile, during the creation of the array substrate described above it is formed and patterned are repeated a plurality of times,
この回数が多く成るほど工程数が多くなり製造コストが増大するとともに、製品歩留まりの低下の原因ともなる。 With the number of steps many become manufacturing costs higher this number increases increases, also causes a reduction in product yield. このような問題点に対処すべく特願平7−2586 Japanese Patent Application No. order to cope with such a problem 7-2586
15においては、上記成膜及びパターニングの回数を少なくできるアレイ基板が提案されている。 In 15, the array substrate can reduce the number of the deposition and patterning has been proposed.

【0006】TFT部は、透明絶縁基板上にアルミニウム(Al)−イットリウム(Y)合金からなる走査線自体の一部をゲート電極とした逆スタガ構造をなしており、このゲート電極上に酸化シリコン、窒化シリコン等からなる第1絶縁膜が、さらにこの上にはアモルファスシリコン薄膜等からなる第1半導体層が形成される。 [0006] TFT section, aluminum (Al) on a transparent insulating substrate - yttrium (Y) part of the scan line itself made of an alloy and an inverted staggered structure in which a gate electrode, a silicon oxide on the gate electrode the first insulating film made of silicon nitride or the like, further first semiconductor layer made of amorphous silicon thin film or the like is formed on this is formed. そして、第1半導体層の上の略中央部には窒化シリコン等からなる半導体層保護膜が形成されており、この半導体層保護膜の左右両側には、n+型アモルファスシリコン等の低抵抗の第2半導体層からなるコンタクト層が形成されている。 Then, a substantially central portion on the first semiconductor layer are formed the semiconductor layer protective film made of silicon nitride or the like, to the left and right sides of the semiconductor layer protective film, the low-resistance n + -type amorphous silicon a contact layer made of the second semiconductor layer is formed.

【0007】このコンタクト層の上には、モリブデン(Mo)−タングステン(W)合金からなるソース電極、ドレイン電極、及び、ドレイン電極から導出される信号線が形成されている。 [0007] On the contact layer, a molybdenum (Mo) - a source electrode, a drain electrode made of tungsten (W) alloy, and a signal line which is derived from the drain electrode is formed.

【0008】 [0008]

【発明が解決しようとする課題】上記のような液晶表示装置においては、信号線、ソース電極及びドレイン電極を形成する際に、RIE(Reactive Ion Etching)法によりこれらMo−W合金膜とその下の第1及び第2半導体膜を一括してパターニングするが、この際に、タングステンシリサイドが生成し、これが「エッチング残渣」と呼ばれる付着性のゴミとなる。 In THE INVENTION It is an object of the liquid crystal display device as described above, the signal lines, when forming the source and drain electrodes, RIE (Reactive Ion Etching) method by these Mo-W alloy film thereunder first and second semiconductor film is patterned collectively, and at this time, the tungsten silicide is produced, which is the adhesion of dust, called "etching residue". このエッチング残渣は、洗浄による除去が困難であり、これが除去されないまま次の層が堆積されるとリークパスを形成するので、ソース電極とドレイン電極との間の間隙領域(アイストッパー個所)に堆積された場合等に、画素の不良を引き起こす。 The etching residue, removal by washing is difficult, since it forms a leakage path when the next layer without being removed is deposited, is deposited in the gap region between the source electrode and the drain electrode (Ai stopper points) etc. If, causing defective pixel.

【0009】また、Mo−W合金は十分な低抵抗化を達成することが困難であり、このため高精細の平面表示装置を作成するためには信号線の幅を太くすることにより信号線の配線抵抗が過大になるのを防ぐ必要がある。 Further, Mo-W alloy is difficult to achieve a sufficiently low resistance, of the signal line by thickening the width of the signal line in order to create a flat display device of this for high definition wiring resistance it is necessary to prevent from becoming excessive. しかし、それでは開口率を損い好ましくない。 However, So unfavorable had loss the aperture ratio. 信号線の配線抵抗が過大になると、信号線信号の波形の歪み等が生じるため画像の不均一化による画質の低下を招く。 When the wiring resistance of the signal line becomes excessively large, deteriorating the image quality due to non-uniformity of the image for distortion of the waveform of the signal line signals.

【0010】このため、信号線とソース及びドレイン電極を低抵抗のAlで構成することが考えられた。 [0010] Therefore, it was thought that constitute the signal line and the source and drain electrodes of a low-resistance Al. しかし、Al配線では、ITOからなる画素電極との接触面でオーミックなコンタクトが取れずTFTの動作不良を招くと共に電食が発生するおそれがある。 However, the Al wiring, there is a possibility that electrolytic corrosion occurs with the contact surface of the pixel electrode made of ITO leads to malfunction of the ohmic contact taken not TFT. また、Al金属面の反射率が極めて高いために露光工程における露光精度が損なわれる。 The exposure precision is impaired in the exposure step for the reflectivity of the Al metal surface is very high. さらに、この上に絶縁膜を形成する必要があるため、熱工程によりAlにヒロック等の変形が生じることがある。 Furthermore, it is necessary to form an insulating film thereon, there is a deformation of the hillocks and the like to the Al in an annealing process occurs. すなわち厚さ方向に一部分が盛り上がる現象である。 That is a phenomenon in which the part is swollen in the thickness direction. ヒロックが生じると、絶縁膜の層間絶縁性の低下が起こり、アレイ基板の歩留を著しく低下させることになる。 When hillock occurs, it occurs reduction in the interlayer insulating property of the insulating film, so that significantly reduces the yield of the array substrate.

【0011】そこで、本発明は、上記問題点に鑑み、エッチング残渣やヒロックによる絶縁不良や電食及び非オーミックコンタクト等に起因する製品歩留まりの低下が防止される表示装置用アレイ基板及びその製造方法を提供することを目的としている。 [0011] The present invention has been made in view of the above problems, an etching residue or a display device for an array substrate and a manufacturing method thereof decrease in product yield can be prevented due to insulation failure or electric erosion and non-ohmic contact due hillock is an object of the present invention to provide a.

【0012】また、この発明は、高精細化されても開口率を損なうことのない表示装置用アレイ基板及びその製造方法を提供することを目的としている。 Further, this invention aims to provide a higher definition by the display device for an array substrate without impairing the aperture ratio even and a manufacturing method thereof.

【0013】 [0013]

【課題を解決するための手段】本発明は、基板上に配置される走査線と、この上に配置される第1絶縁膜と、この上に配置される半導体膜と、前記半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交する信号線と、前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板において、前記信号線、走査線、ドレイン電極及びソース電極は、前記半導体膜と略同一の輪郭形状であり、少なくとも前記信号線が、モリブデンを主体とする導電層、 Means for Solving the Problems The present invention includes a scanning lines arranged on the substrate, a first insulating film disposed thereon, and a semiconductor film disposed thereon, electrical said semiconductor film comprising a thin film transistor comprising a source electrode and a drain electrode are connected, a signal line that is substantially orthogonal to the scanning line is derived from the drain electrode, and said source electrode electrically connected to the pixel electrode in the array substrate for a display device, the signal lines, the scanning lines, the drain electrode and the source electrode are the semiconductor film is substantially the same contour, at least the signal line, conductive layer consisting mainly of molybdenum,
またはモリブデンを主体とする第1及び第3導電層と、 Or the first and third conductive layer consisting mainly of molybdenum,
アルミニウムを主体とし前記第1導電層と前記第3導電層との間に配置される第2導電層とを含む導電層とから構成されることを特徴とする表示装置用アレイ基板にある。 Is aluminum display device array substrate, characterized in that it is constituted from a conductive layer and a second conductive layer disposed between the main and the first conductive layer and the third conductive layer.

【0014】請求項5の表示装置用アレイ基板の製造方法においては、基板上に配置される走査線と、この上に配置される第1絶縁膜と、この上に配置される第1半導体膜と、前記第1半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交する信号線と、前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板の製造方法において、前記第1半導体膜上に前記第1半導体膜よりも低抵抗の第2半導体膜を堆積した後、モリブデンを主体とする導電層、またはモリブデンを主体とする第1及び第3 [0014] In the production method of the display device for an array substrate according to claim 5, the scanning lines arranged on the substrate, a first insulating film disposed on the first semiconductor layer disposed on the When the thin film transistor comprising a source electrode and a drain electrode is electrically connected to the first semiconductor film, and a signal line that is substantially orthogonal to the scanning line is derived from the drain electrode, the source electrode and the electrically the method of manufacturing a display device for an array substrate having a pixel electrode connected, after depositing the second semiconductor film of lower resistance than the first semiconductor layer on the first semiconductor film, mainly made of molybdenum conductive layer, or the first and third mainly of molybdenum
導電層と、アルミニウムを主体とし前記第1導電層と前記第3導電層との間に配置される第2導電層とを含む導電層を堆積する工程と、前記導電層、前記第1及び第2 A conductive layer, depositing a conductive layer and a second conductive layer disposed between the aluminum as a major component of the first conductive layer and the third conductive layer, said conductive layer, said first and second 2
半導体膜を同一パターンに対応してパターニングすることにより前記信号線、前記ソース電極、及び前記ドレイン電極とを形成する工程とを含むことを特徴とする表示装置用アレイ基板の製造方法にある。 Said signal line by patterning corresponding to the semiconductor film in the same pattern, in said source electrode, and a method of manufacturing a display device for an array substrate, which comprises a step of forming said drain electrode.

【0015】以上のような構成により、大画面化、高精細化に対しても表示画面の開口率及び均一表示性を損なうことがなく、配線形成後に比較的高温のプロセスを経てもヒロックが生じない。 [0015] With the above configuration, a larger screen, without even compromising the aperture ratio and uniform display of the display screen for high definition, hillocks even after a relatively high temperature process after wiring formation occurs Absent. また、実質上エッチング残渣を生成しない。 Also, it does not produce substantially etching residue.

【0016】 [0016]

【発明の実施の形態】以下、本発明の第1の実施例の液晶表示装置(1)について図1から図13に基づいて説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be explained on the basis of a liquid crystal display device of the first embodiment of the present invention (1) from 1 to 13.

【0017】この液晶表示装置(1)は、カラー表示が可能な光透過型であって、図2に示すように、アレイ基板 [0017] The liquid crystal display device (1) is a light transmission type capable of color display, as shown in FIG. 2, the array substrate
(100)と対向基板(200)との間にポリイミド樹脂から成り、互いに直交する方向に配向処理が成された配向膜(1 (100) and made of polyimide resin between the counter substrate (200), the alignment layer (1 alignment treatment is performed in a direction perpendicular to each other
41),(241)を介して、ツイスト・ネマチック(TN)液晶が保持されている。 41), via (241), twisted nematic (TN) liquid crystal is held. また、アレイ基板(100)と対向基板(200)との外表面には、それぞれ偏光板(311)(313)が貼り付けられて構成されている。 Further, on the outer surface of the array substrate (100) and a counter substrate (200) is configured by polarizing plates (311) (313) is attached.

【0018】図1は、アレイ基板(100)の概略平面図を示すものであり、図中の下側が液晶表示装置(1)の画面上側に位置するものであって、図中下側から上側に向かって走査線が順次選択されるものである。 [0018] Figure 1 shows a schematic plan view of an array substrate (100), there is the lower side in the figure located on the screen above the liquid crystal display device (1), the upper from the lower side in the drawing scanning line is intended to be sequentially selected toward.

【0019】アレイ基板(100)は、ガラス基板(101)上に配置される480本の走査線(111)を含み、各走査線(11 The array substrate (100) includes 480 scanning lines arranged on the glass substrate (101) to (111), each scanning line (11
1)の一端は、ガラス基板(101)の一端辺(101a)側に引き出され、斜め配線部(150)を経て走査線パッド(152)に電気的に接続される。 One end of the 1) is pulled out to one edge (101a) side of the glass substrate (101), electrically connected to the scanning line pad (152) via oblique line portion (150). なお、走査線(111)は、Al−Nd The scanning lines (111), Al-Nd
合金膜(1110)とMo膜(1111)の二層構造である。 It is a two-layer structure of the alloy film (1110) and a Mo film (1111).

【0020】アレイ基板(100)は、ガラス基板(101)上に走査線(111)と略直交する1920本の信号線(110)を含み、各信号線(110)はガラス基板(101)の他の一端辺(101 The array substrate (100), a glass substrate (101) on the scanning line (111) and substantially orthogonal to 1920 signal lines include a (110), each signal line (110) glass substrate (101) the other end side (101
b)側に引き出され、斜め配線部(160)を経て信号線パッド(162)に電気的に接続される。 b) drawn to the side, it is electrically connected through oblique line portion (160) to the signal line pad (162).

【0021】なお、この実施例では、信号線(110)は、 [0021] In this embodiment, the signal line (110),
モリブデン(Mo)から成る第1金属膜(1251)と、アルミニウム(Al)から成る第2金属膜(1252)と、Moから成る第3金属膜(1253)の三層構造で構成される。 Molybdenum first metal film (1251) made of (Mo), aluminum second metal layer made of (Al) (1252), it consists of the third three-layer structure of a metal film (1253) made of Mo.

【0022】Alの比抵抗率は、約3μm・cmであり、従来のMo−W合金の比抵抗率約13.5μm・c The specific resistance of the Al is about 3 [mu] m · cm, the conventional Mo-W resistivity of about 13.5 .mu.m · c alloys
mと比べ著しく低抵抗である。 Compared to m is significantly lower resistance. したがって、従来の信号線に比べてかなり細い配線を用いても信号データ波の変形といった問題が生じない。 Therefore, it does not occur a problem deformation signal data wave even with fairly thin wires as compared with the conventional signal lines. なお、Alに他の元素を添加した場合、銀や銅以外では一般に抵抗率が多少上昇するが一般にはそれほど問題にならない。 In the case of adding other elements Al, except in silver or copper generally resistivity slightly increased but not to the general serious problem.

【0023】この走査線(111)と信号線(110)との交点部分近傍には、TFT(112)が配置されている。 [0023] The intersections near the scanning line (111) and signal line (110), TFT (112) is disposed. また、このTFT(112)に接続されるITOから成る画素電極(13 Further, the pixel electrode (13 made of ITO, which is connected to the TFT (112)
1)が、走査線(111)及び信号線(110)上に層間絶縁膜(12 1), an interlayer on the scanning line (111) and the signal line (110) insulating film (12
7)を介して配置されている。 7) through it is arranged. この層間絶縁膜(127)としては、窒化シリコン膜や酸化シリコン膜等の無機絶縁膜あるいはアクリル系等の有機樹脂被膜で構成することができるが、これら無機絶縁膜と有機樹脂被膜との多層膜で構成することにより、表面平滑性並びに層間絶縁性はより一層向上される。 As the interlayer insulating film (127), can be an inorganic insulating film or an organic resin film such as an acrylic such as a silicon nitride film or a silicon oxide film, a multilayer film of the inorganic insulating film and an organic resin coating by configuring in surface smoothness and interlayer insulating it is more and more improved.

【0024】(TFT領域の構造)TFT(112)領域の構造について説明する。 [0024] (Structure of TFT region) TFT (112) structure of the region will be described.

【0025】各走査線(111)は、隣り合う画素電極(131) [0025] Each scanning line (111) is adjacent pixel electrodes (131)
の信号線(110)に沿う端辺(131a),(131b)と重複するように細線状に延在される延在領域(113)を含む。 End side along the signal line (110) (131a), including extending region extending to the thin line so as to overlap with (131b) (113). 画素電極 The pixel electrode
(131)と、画素電極(131)に対応する走査線(111)に対して前段の走査線(111)からの延在領域(113)との重複領域(OS)は、図6に示すように、第1ゲート絶縁膜(1 (131) and, overlapping regions of the extending region (113) from the preceding scan line (111) to the scanning line corresponding to the pixel electrode (131) (111) (OS) is as shown in FIG. 6 the first gate insulating film (1
15)、第2ゲート絶縁膜(117)及び層間絶縁膜(127)を介して互いに重複され、この重複領域(OS)により補助容量(Cs)が構成される。 15), via a second gate insulating film (117) and the interlayer insulating film (127) are overlapped with each other, an auxiliary capacitor (Cs) is formed by the overlap region (OS). また、この実施例では、画素電極(131)は前段の走査線(111)自体とも第1ゲート絶縁膜(115)、第2ゲート絶縁膜(117)及び層間絶縁膜(12 Further, in this embodiment, the pixel electrode (131) is previous scan line (111) itself with the first gate insulating film (115), a second gate insulating film (117) and the interlayer insulating film (12
7)を介して互いに重複され、この重複領域でも補助容量(Cs)が構成される。 7) via the overlap also configured auxiliary capacitor (Cs) is in this overlap region.

【0026】このアレイ基板(100)に対向する対向基板 The opposing substrate facing the array substrate (100)
(200)は、ガラス基板(201)上に配置され、TFT(121) (200) is disposed on the glass substrate (201), TFT (121)
領域、信号線(110)及び走査線(111)と画素電極(131)との間隙を遮光するマトリクス状の樹脂性の遮光膜(211) Region, the signal line (110) and a matrix resin of the light shielding film for shielding the gap of the scanning line (111) and the pixel electrode (131) (211)
を含む。 including. また、画素電極(131)に対応する領域には、それぞれ赤(R)、緑(G)及び青(B)のカラーフィルタ(221)が配置され、この上に透明電極材料から成る対向電極(231)が配置されて構成される。 Further, in a region corresponding to the pixel electrode (131) are red (R), green (G) and blue (B) color filter (221) is disposed in the counter electrode made of a transparent electrode material on the ( 231) is formed are disposed.

【0027】以上のように、この液晶表示装置(1)のアレイ基板(100)によれば、信号線(110)及び走査線(111) [0027] As described above, according to the array substrate (100) of the liquid crystal display device (1), the signal line (110) and scanning lines (111)
と画素電極(131)との間には、層間絶縁膜(127)、あるいは第1及び第2ゲート絶縁膜(115),(117)及び層間絶縁膜(127)がそれぞれ配置されているので、画素電極(131) Between the pixel electrode (131) and an interlayer insulating film (127), or the first and second gate insulating film (115), (117) and because the interlayer insulating film (127) are disposed, pixel electrodes (131)
を各配線(110),(111)に対して充分に近接、もしくは重畳して配置することができ、これにより高開口率化を実現することができる。 Each wire (110), it is possible to realize a sufficiently close or can be arranged to overlap, thereby high aperture ratio with respect to (111).

【0028】また、この実施例によれば、補助容量(C Further, according to this embodiment, an auxiliary capacitor (C
s)が画素電極(131)と、この画素電極(131)と隣接する走査線(111)から延在される延在領域(113)との間で形成されるので、別途補助容量線等を配置する必要がなく、 s) is a pixel electrode (131), since it is formed between the extending region extending from the scanning line (111) adjacent to the pixel electrode (131) (113), separately auxiliary capacitance line etc. there is no need to place,
一層の高開口率化が可能となる。 It is possible to further increase aperture ratio. 特に、この実施例では、TFT(112)は、走査線(111)から信号線(110)に沿って導出される領域をゲート電極として構成されるため、画素電極(131)は前段の走査線(111)自体にも重畳させることができる。 In particular, in this embodiment, TFT (112) is to be configured as a gate electrode region derived along the signal line (110) from the scanning line (111), the pixel electrode (131) is previous scan line (111) can also be superimposed on itself. これにより、十分な補助容量(C Thus, sufficient storage capacitance (C
s)の確保と高開口率化が同時に達成される。 Securing a high aperture ratio of s) are achieved simultaneously.

【0029】そして、画素電極(131)と走査線(111)及び延在領域(113)との間には、3種類の絶縁膜(115),(11 [0029] Then, between the pixel electrode (131) and scanning lines (111) and the extension region (113), three types of insulating films (115), (11
7),(127)がそれぞれ積層配置されているので、本実施例の構造に起因した層間ショート等の発生も極めて軽減される。 7), (127) is because it is stacked respectively, occurrence of interlayer short circuit due to the structure of this embodiment is also extremely reduced.

【0030】ところで、この実施例では、画素領域が、 By the way, in this embodiment, the pixel region,
対向基板(200)に配置される遮光膜(211)ではなくアレイ基板(100)上の走査線(111)及びその延在領域(113)によって画定される。 It is defined by the light-shielding film disposed on the counter substrate (200) (211) without the array substrate (100) on the scanning line (111) and the extending region (113). 従って、アレイ基板(100)と対向基板 Thus, the array substrate (100) facing the substrate
(200)との合わせ精度によらず、走査線(111)をパターニングする第1のマスクパターンと画素電極(131)をパターニングする第5のマスクパターンとの合わせ精度によってのみ決定されるので、アレイ基板(100)との対向基板(200)との合わせずれを考慮して遮光膜(211)幅にマージンを設ける必要がないので、更なる高開口率の実現が可能となる。 (200) fit regardless of the accuracy between, because it is determined only by the alignment accuracy between the fifth mask pattern for patterning the first mask pattern and the pixel electrode patterning scanning lines (111) (131), the array since the substrate (100) is not necessary to provide a margin to the combined consideration of deviation shielding film (211) the width of the counter substrate (200) and, it is possible to realize the further high aperture ratio.

【0031】さらに、画素領域を画定するため、走査線 Furthermore, in order to define a pixel region, the scan lines
(111)の延在領域(113)を画素電極(131)の信号線(110)に沿う端辺(131a)(131b)に沿って十分に延在させても、この実施例によれば、画素電極(131)と走査線(111)の延在領域(113)との間には第1ゲート絶縁膜(115)及び第2ゲート絶縁膜(117)の他に層間絶縁膜(127)が配置されているので、生産性を損なうことなく補助容量(Cs)の大幅な増大を抑えることができる。 Even extend the standing area (113) along a side edge (131a) (131b) along the signal line of the pixel electrode (131) (110) be sufficiently extended in (111), according to this embodiment, pixel electrodes (131) and scanning lines (111) of the first gate insulating film between the extension region (113) of (115) in addition to the interlayer insulating film and the second gate insulating film (117) (127) since it is arranged, it is possible to suppress a significant increase in storage capacitance (Cs) without impairing the productivity.

【0032】また、図5に示すように、信号線(110)の輪郭と低抵抗半導体膜(124a)及び半導体膜(120)の輪郭が一致している。 Further, as shown in FIG. 5, the contour of the contour and the low-resistance semiconductor film of the signal line (110) (124a) and the semiconductor film (120) match. さらに詳しくは、信号線(110)と走査線(111)との交差部には、必ず第1乃至第2ゲート絶縁膜(115),(117)の他に低抵抗半導体膜(124a)及び半導体膜(120)が積層されている。 More specifically, the intersection of the signal line (110) and scanning lines (111), always the first to the second gate insulating film (115), in addition to the low-resistance semiconductor film (124a) and semiconductors (117) film (120) are stacked. このため、各パターニングに際してマスクずれが生じても、信号線(110)と走査線 Therefore, even if mask misalignment occurs during the patterning, signal line (110) scanning lines
(111)との間の容量変動がなく、このため製品間で走査線容量あるいは信号線容量の変動が軽減される。 No capacitance variation between the (111), variation of the scanning line capacitance or signal line capacitance between Accordingly product is reduced. また、 Also,
信号線(110)と走査線(111)との交差部における静電気、 Static at the intersection between the signal line (110) and scanning lines (111),
プロセス中でのゴミ、あるいは各絶縁膜(115),(117)のピンホールに起因する層間ショートも抑えられ、これにより高い製造歩留まりが確保できる。 Dust in the process, or the insulating film (115), also suppressed interlayer short circuit due to pinholes (117), thereby high manufacturing yield can be ensured.

【0033】さらに、図6に示すように、信号線(110) Furthermore, as shown in FIG. 6, the signal line (110)
の輪郭と低抵抗半導体膜(124a)及び半導体膜(120)の輪郭が一致しているので、従来の如く別工程でパターニングされるのとは異なり、各パターニングに際してマスクずれが生じても、信号線(110)と走査線(111)の延在領域 Since the contour of the contour and the low-resistance semiconductor film (124a) and the semiconductor film (120) match, unlike is patterned in a separate step as in the conventional, even in the case of mask displacement in time of each patterned signal extension region of the line (110) and scanning lines (111)
(113)との間に生じる容量変動も十分に抑えることができる。 (113) and the capacity variation also can be sufficiently suppressed occurring during.

【0034】また、信号線(110)と走査線(111)の延在領域(113)とを重畳、即ち図6において信号線(110)を介して隣接して配置される延在領域(113)を信号線(111)下において接続する構造としても、信号線(110)と走査線(11 Further, superimposing the extension region (113) of the signal line (110) and scanning lines (111), i.e. extending region (113 positioned adjacent via signal line (110) in FIG. 6 ) have a structure for connecting the signal line (111) below, the signal lines (110) and scanning lines (11
1)の延在領域(113)との間には、各絶縁膜(115),(117)の他に半導体膜(120)が必ず配置されるので、静電気、プロセス中でのゴミ、あるいは各絶縁膜(115),(117)のピンホールに起因する層間ショートも抑えられ、これにより高い製造歩留まりが確保できる。 Between the extending region of 1) (113), each of the insulating films (115), (since in addition to the semiconductor film 117) (120) is always arranged, static electricity, dust in the process or each, insulating film (115), an interlayer short circuit due to pinholes (117) is suppressed, thereby high manufacturing yield can be ensured. そして、このように信号線(110)と隣接する画素電極(131)下に延在領域(11 The extended region (11 Thus the pixel electrode (131) adjacent to the signal line (110) below
3)を配する構成により、信号線(110)と画素電極(131)との間の容量結合が延在領域(113)によってシールドされ、画素電極(131)の電位が信号線(110)の電位によって受ける影響を軽減できる。 The configuration arranging the 3), the capacitive coupling between the signal line (110) and the pixel electrode (131) is shielded by the extending region (113), the potential of the pixel electrode (131) the signal line (110) It can reduce the impact of any potential. しかも、信号線(110)と絶縁膜(115),(117)との間に配置される半導体膜(120)及び低抵抗半導体膜(124a)の輪郭線が信号線(110)の輪郭線と一致している。 Moreover, the signal line (110) insulating layer (115), and the contour line of a semiconductor film disposed between the (117) (120) and the contour signal line of a low-resistance semiconductor film (124a) (110) Match. これらの理由から、信号線(110)と画素電極(131)とを充分に近接配置することができ、これにより一層の高開口率化が達成される。 For these reasons, the signal line (110) and can be sufficiently close arranging the pixel electrode (131), thereby is achieved a more high aperture ratio.

【0035】(走査線の外周部付近の構造)走査線(11 [0035] (Structure of the vicinity of the outer peripheral portion of the scanning line) scanning lines (11
1)の外周部付近の構造について、図1及び図3に基づいて説明する。 The structure of the vicinity of the outer peripheral portion of 1) will be described with reference to FIGS.

【0036】走査線(111)は、ガラス基板(101)の一端辺 The scanning lines (111), one end side of the glass substrate (101)
(101a)側に引出され、斜め配線部(150)及び走査線パッド(152)に導かれる下層配線部(111a)を形成している。 (101a) pulled out to the side, to form a oblique line portion (150) and the lower layer wiring portion is guided to the scanning line pad (152) (111a).

【0037】斜め配線部(150)においては、走査線(111) [0037] In the oblique line portion (150), scanning lines (111)
から延在される下層配線部(111a)上には2層の絶縁膜(1 Two layers on the lower wiring portion (111a) which is extended from the insulating film (1
15),(117)が積層配置されている。 15), it is stacked arranged (117). また、この2層の絶縁膜(115),(117)の上には、半導体被膜(119)、低抵抗半導体被膜(123)及び信号線(110)と同一工程で同一材料である上層配線部(125a)が積層され、この上層配線部(125 The insulating film of the second layer (115), on the (117), a semiconductor film (119), upper layer wiring portion of the same material in the same step as the low-resistance semiconductor film (123) and the signal line (110) (125a) are stacked, the upper wiring portions (125
a)の上には層間絶縁膜(127)が配置されている。 A) Over are arranged interlayer insulating film (127).

【0038】そして、この斜め配線部(150)の基部においては、一対を成す第1コンタクトホール(153)と第2 [0038] Then, in the base of the oblique line portion (150), a first contact hole that forms a pair (153) second
コンタクトホール(154)とがそれぞれ配線方向に沿って近接して配置され、画素電極(131)と同一工程で同一材料であるITOからなる走査線接続層(131)によって走査線(111)から延在される下層配線部(111a)と上層配線部(125a)とが第1コンタクトホール(153)及び第2コンタクトホール(154)を介して電気的に接続されている。 A contact hole (154) is arranged close along each wiring direction, extending from the scanning line (111) by a scanning line connection layer (131) made of ITO of the same material in the same process as the pixel electrode (131) lower wiring portion to be Zaisa and (111a) upper layer wiring portion and (125a) are electrically connected via the first contact hole (153) and a second contact hole (154).
なお、第2コンタクトホール(154)は、下層配線部(111 Note that the second contact hole (154) is lower wiring section (111
a)の主表面の一部を露出するように2層の絶縁膜(115), Insulating film of two layers so as to expose a portion of the main surface of a) (115),
(117)、半導体被膜(119)、低抵抗半導体被膜(123)及び上層配線部(125a)を貫通する開口であって、第1コンタクトホール(153)は上層配線部(125a)の主表面の一部を露出するように層間絶縁膜(127)を貫通する開口である。 (117), a semiconductor film (119), an opening extending through the low-resistance semiconductor film (123) and the upper layer wiring portion (125a), a first contact hole (153) is an upper wiring portion (125a) of the main surface an opening penetrating the interlayer insulating film so as to expose a portion (127).

【0039】また、走査線パッド(152)においては、やはり一対を成す第1コンタクトホール(155)と第2コンタクトホール(156)とがそれぞれ配線方向に沿って近接して配置され、画素電極(131)と同一工程で同一材料であるITOからなる走査線接続層(131)によって走査線 Further, in the scanning line pad (152), is also disposed a first contact hole that forms a pair with the (155) and the second contact hole (156) are close along each wiring direction, the pixel electrodes ( scanning lines by the scanning line connection layer made of ITO of the same material (131) in the same step as 131)
(111)の下層配線部(111a)と上層配線部(125a)とが第1 Lower wiring portion (111a) and the upper layer wiring portion (111) (125a) and the first
コンタクトホール(155)及び第2コンタクトホール(156) Contact holes (155) and a second contact hole (156)
を介して電気的に接続されている。 It is electrically connected via a. なお、第2コンタクトホール(156)は、上述した第2コンタクトホール(154) Note that the second contact hole (156), the second contact hole as described above (154)
と同様に、下層配線部(111a)の主表面の一部を露出するように2層の絶縁膜(115),(117)、半導体被膜(119)、低抵抗半導体被膜(123)及び上層配線部(125a)を貫通する開口であって、第1コンタクトホール(155)は上述の第1コンタクトホール(153)と同様に上層配線部(125a)の主表面の一部を露出するように層間絶縁膜(127)を貫通する開口である。 Likewise, insulating film of two layers so as to expose a portion of the major surface of the lower layer wiring portion (111a) (115), (117), a semiconductor film (119), low-resistance semiconductor film (123) and the upper layer wiring and an opening penetrating part a (125a), the interlayer such that the first contact hole (155) is to expose a portion of the major surface of the first contact hole (153) in the same manner as upper layer wiring portion of the above (125a) an opening passing through the insulating film (127).

【0040】これにより、走査線(111)の斜め配線部(15 [0040] Thus, oblique line portions of the scanning lines (111) (15
0)は、互いに別工程でパターニングされる信号線(110) 0), the signal lines to be patterned in a separate step from each other (110)
と同一材料で同一工程で作製される上層配線部(125a)と走査線(111)から延在される下層配線部(111a)との積層構造で構成され、この2層によって斜め配線部(150)の基部と走査線パッド(152)とが電気的に接続される。 Oblique line portion by being constituted by a laminated structure of the lower layer wiring portion is extended from the upper layer wiring portion made in the same step (125a) and the scanning lines (111) (111a), the two layers of the same material as (150 base of) and the scanning line pad (152) are electrically connected.

【0041】このため、斜め配線部(150)において、上層配線部(125a)または下層配線部(111a)の一方が断線しても、他方が接続されているため、斜め配線部(150)での断線不良が極めて軽減される。 [0041] Accordingly, the oblique line portion in (150), even if disconnection one of the upper layer wiring portion (125a) or the lower wiring portion (111a), since the other is connected, at the oblique line section (150) disconnection of is extremely reduced.

【0042】また、斜め配線部(150)は、低抵抗材料であるAl−Nd合金膜(1110)よりなる下層配線部(111a) Further, the oblique line portion (150), the lower layer wiring portion made of Al-Nd alloy film which is a low resistance material (1110) (111a)
を含むため、十分な低抵抗化が図れる。 To include, thereby sufficient low resistance.

【0043】なお、この実施例では、第2コンタクトホール(156)の領域、即ち下層配線部(111a)と走査線接続層(131)との積層領域が主として走査線パッド(152)の接続領域として機能する。 Incidentally, in this embodiment, the area of ​​the second contact hole (156), i.e. the connection area of ​​the lower layer wiring portion (111a) and the scanning lines connecting layer (131) laminated region with predominantly scanning line pad (152) to function as.

【0044】(信号線の外周部付近の構造)信号線(11 [0044] (Structure of the vicinity of the outer peripheral portion of the signal line) signal line (11
0)の外周部付近の構造について、図1及び図4に基づいて説明する。 The structure of the vicinity of the outer peripheral portion of 0) will be described with reference to FIGS. 1 and 4.

【0045】走査線(111)と同一工程で同一材料から成る下層配線部(111b)が、各信号線(110)に対応してガラス基板(101)の一端辺(101b)側の信号線(110)の斜め配線部(160)及び信号線パッド(162)に配置されている。 The lower wiring portion made of the same material in the same step as the scanning lines (111) (111b) is one edge (101b) side of the signal line of the glass substrate (101) corresponding to each signal line (110) ( are arranged diagonally wiring portion 110) (160) and the signal line pad (162).

【0046】斜め配線部(160)においては、下層配線部 [0046] In the oblique line portion (160), the lower layer wiring portion
(111b)の上には、2層の絶縁膜(115),(117)が配置されている。 On the (111b), the two layers of insulating films (115) are arranged (117). また、この2層の絶縁膜(115),(117)の上に、 The insulating film of the second layer (115), on the (117),
半導体被膜(119)、低抵抗半導体被膜(123)及び信号線(1 The semiconductor film (119), low-resistance semiconductor film (123) and the signal line (1
10)から延在される上層配線部(125b)(信号線(110))が積層され、この上層配線部(125b)上には層間絶縁膜(12 10 upper layer wiring portion is extended from) (125b) (signal line (110)) are stacked, it is on the upper layer wiring portion (125b) interlayer insulating film (12
7)が配置されている。 7) is disposed.

【0047】そして、この斜め配線部(160)の基部においては、一対を成す第1コンタクトホール(163)と第2 [0047] Then, in the base of the oblique line portion (160), a first contact hole that forms a pair (163) second
コンタクトホール(164)とがそれぞれ配線方向に沿って近接して配置され、画素電極(131)と同一工程で同一材料であるITOからなる信号線接続層(131)によって信号線(110)から延在される上層配線部(125b)と下層配線部(111b)とが電気的に接続されている。 A contact hole (164) is arranged close along each wiring direction, extending from the signal line (110) by the pixel electrode (131) signal lines connecting layer made of ITO of the same material in the same process as (131) upper wiring portion to be Zaisa and (125b) the lower layer wiring portion and (111b) are electrically connected. なお、第2コンタクトホール(164)は、下層配線部(111b)の主表面の一部を露出するように2層の絶縁膜(115),(117)、半導体被膜(119)、低抵抗半導体被膜(123)及び上層配線部(125 Note that the second contact hole (164), an insulating film of two layers so as to expose a portion of the major surface of the lower layer wiring portion (111b) (115), (117), a semiconductor film (119), a low-resistance semiconductor coating (123) and the upper layer wiring section (125
b)を貫通する開口であって、第1コンタクトホール(16 An opening penetrating the b), the first contact hole (16
3)は上層配線部(125b)の主表面の一部を露出するように層間絶縁膜(127)を貫通する開口である。 3) is an opening penetrating the interlayer insulating film (127) so as to expose a portion of the major surface of the upper layer wiring portion (125b).

【0048】また、信号線パッド(162)においては、やはり一対を成す第1コンタクトホール(165)と第2コンタクトホール(166)とがそれぞれ配線方向に近接して配置され、画素電極(131)と同一工程で同一材料であるI [0048] In the signal line pad (162), is also disposed proximate to the first contact hole (165) and the second contact hole (166) and each wiring direction forming a pair, the pixel electrodes (131) I of the same material in the same process as
TOからなる信号線接続層(131)によって信号線(110)から延在される上層配線部(125b)と下層配線部(111b)とが電気的に接続されている。 Upper layer wiring portion is extended from the signal line (110) by a signal line connection layer made of TO (131) (125b) and the lower wiring portion (111b) and are electrically connected. なお、第2コンタクトホール In addition, the second contact hole
(166)は、上述した第2コンタクトホール(164)と同様に、下層配線部(111b)の主表面の一部を露出するように2層の絶縁膜(115),(117)、半導体被膜(119)、低抵抗半導体被膜(123)及び上層配線部(125b)を貫通する開口であって、第1コンタクトホール(165)は上述の第2コンタクトホール(163)と同様に上層配線部(125b)の主表面の一部を露出するように層間絶縁膜(127)を貫通する開口である。 (166), like the second contact hole as described above (164), an insulating film of two layers so as to expose a portion of the major surface of the lower layer wiring portion (111b) (115), (117), a semiconductor film (119), an opening extending through the low-resistance semiconductor film (123) and the upper layer wiring portion (125b), similarly the upper layer wiring portion and the first contact hole (165) above the second contact hole (163) ( 125b) is an opening penetrating the interlayer insulating film (127) so as to expose a portion of the major surface of.

【0049】これにより、斜め配線部(160)においては、信号線(110)から延在される上層配線部(125b)と走査線(111)と同一工程で同一材料である下層配線部(111 [0049] Thus, in the oblique line portion (160), the lower layer wiring portion of the same material in the same step as the upper layer wiring portion is extended from the signal line (110) (125b) and the scanning lines (111) (111
b)とが積層配置され、この2層によって、斜め配線部(1 b) and are stacked, the two-layer, diagonal wiring portion (1
60)の基部と信号線パッド(162)とを電気的に接続している。 And electrically connecting the base and the signal line pad 60) (162).

【0050】そのため、斜め配線部(160)において、上層配線部(125b)または下層配線部(111b)の一方が断線しても、他方が接続されているため、斜め配線部(160)に断線不良が生じることが軽減される。 [0050] Therefore, the oblique line portion in (160), even if the upper layer wiring portion (125b) or lower layer wiring portion is one (111b) disconnected, because the other is connected, disconnection oblique line portion (160) that the failure occurs is reduced.

【0051】また、斜め配線部(160)は、低抵抗材料であるAl−Nd合金膜(1110)よりなる下層配線部(111b) [0051] Also, the oblique line portion (160), the lower layer wiring portion made of Al-Nd alloy film which is a low resistance material (1110) (111b)
を含むため、十分な低抵抗化が図れる。 To include, thereby sufficient low resistance.

【0052】なお、この実施例では、第2コンタクトホール(166)の領域、即ち下層配線部(111b)と走査線接続層(131)との積層領域が主として信号線パッド(162)の接続領域として機能する。 [0052] In this embodiment, the area of ​​the second contact hole (166), i.e. lower connection region of the wiring portion (111b) and the scanning lines connecting layer (131) laminated region with mainly the signal line pad (162) to function as.

【0053】上述した構成によれば、駆動ICのバンプ、FPC(フレキシブル・プリント・サーキット)やTCP(テープ・キャリア・パッケージ)の電極等を信号線パッド(162)及び走査線パッド(152)にACF(異方性導電膜)等の接続層を介して電気的に接続する場合に、信号線パッド(162)及び走査線パッド(152)の構成が実質的に同一であるため、信号線パッド(162)及び走査線パッド(152)の接続条件を等しくしても接続層に印加される熱や圧力等が略等しくでき、これにより同一条件での製造が可能となる。 [0053] According to the above-described configuration, the drive IC bumps, the FPC (flexible printed circuit) or a TCP (tape carrier package) electrode such as the signal line pad (162) and scanning line pads (152) ACF when electrically connected via the (anisotropic conductive film) connection layer, such as, for configuration of the signal line pad (162) and scanning line pads (152) are substantially identical, the signal line pad (162) and also equal the connection condition of the scanning line pad (152) can substantially equal heat and pressure, etc. to be applied to the connection layer, which makes it possible to produce under the same conditions. 即ち、この実施例では、走査線パッド(152)の接続領域は、主として走査線(111)から導出される下層配線部(111a)と画素電極(131)と同一材料であるITOからなる走査線接続層(131)との積層構造で構成され、また信号線接続パッド(162)の接続領域は、主として走査線(111)と同時に形成される下層配線部(111b)と画素電極(131)と同一材料であるITOからなる信号線接続層(131)との積層構造で構成されており、その構造は実質的に同一である。 That is, in this embodiment, the connection region of the scanning line pad (152), the scanning line made of ITO of the same material lower layer wiring portion and (111a) and the pixel electrode (131) that is derived primarily from the scanning line (111) is composed of laminated structure of the connection layer (131), the connection region of the addition signal line connection pads (162) is the lower layer wiring portion is formed simultaneously with predominantly scanning lines (111) and (111b) and the pixel electrode (131) consists of a laminated structure of a signal line connection layer made of ITO of the same material (131), its structure is substantially the same.

【0054】(アレイ基板の製造工程)次に、このアレイ基板(100)の製造工程について、図7から図13を参照して詳細に説明する。 Next (manufacturing process of the array substrate), the manufacturing process of the array substrate (100), with reference to FIG. 13. FIG 7 will be described in detail.

【0055】(1)第1工程 ガラス基板(101)に、スパッタ法により、Al−Nd膜(2モル%Nd)21を300nmの膜厚、Mo膜22 [0055] (1) the first step the glass substrate (101), by a sputtering method, an Al-Nd film (2 mol% Nd) 21 300 nm of film thickness, Mo film 22
を50nmの膜厚に堆積させる。 The deposited to a thickness of 50nm. ここで、モル%は、原子を要素粒子とするものであり、合金全体の原子数(モル数)に対する添加元素の原子数(モル数)の百分率である。 Wherein the molar% is for the atoms and element particles is the percentage of the total number of alloy atoms atoms of the additional element with respect to (moles) (moles).

【0056】Mo膜22の膜厚としては、5〜50n [0056] as the film thickness of the Mo film 22, 5~50n
m,好ましくは5〜30nmの間にあればよい。 m, preferably may be in between 5 to 30 nm. 但し、 However,
5nm未満となるとAlのヒロックが抑えきれなくなる。 Al of the hillock is no longer uncontrollably when it comes to less than 5nm. 一方、50nmを越えると、絶縁膜の段切れの問題が発生する。 On the other hand, if it exceeds 50 nm, problems discontinuity of the insulating film.

【0057】Al合金膜は、例えば、Al−Y(Yが2 [0057] Al alloy film, for example, Al-Y (Y is 2
モル%)、Al−Gd(Gdが2モル%)、Al−Sc Mol%), Al-Gd (Gd 2 mol%), Al-Sc
(Scが2モル%)等でも可能である。 (Sc 2 mol%) can also like. このAl合金膜はプラズマCVD法等の成膜により、熱処理効果を受け、不純物のみが結晶粒界付近に偏析して、Al原子の移動を妨げてヒロックの発生を防止している。 The formation of such the Al alloy film is a plasma CVD method, subjected to a thermal treatment effect, only impurities are segregated near grain boundaries, thereby preventing generation of hillocks preventing the movement of Al atoms. 多結晶中にも不純物は存在し、比抵抗を約30%程度上昇させる。 Also in the polycrystalline impurities are present, to increase the specific resistance of about 30%.

【0058】なお、アルミニウム合金が、Sc、Y、N [0058] It should be noted, is aluminum alloy, Sc, Y, N
d、Sm、Gdのうち少なくとも2つを含んでいて、かつ、その添加元素の総和が10モル%以下になるようにしてもよい。 d, Sm, include at least two of Gd, and the sum of the additional element may be made to 10 mol% or less.

【0059】この積層膜上に、フォトリソグラフィを用いて走査線パターンと補助容量配線の一部を形成し、リン酸、酢酸、硝酸の混酸を用いてテーパー形状にエッチングし、走査線と補助容量配線パターンを完成させる。 [0059] on the laminated film by using photolithography to form a part of the scanning line pattern and the auxiliary capacitance lines, etched into a tapered shape by using phosphoric acid, acetic acid, a mixed acid of nitric acid, and the scan line auxiliary capacitor to complete the wiring pattern.

【0060】これにより、ガラス基板(101)上に480 [0060] Thus, 480 on a glass substrate (101)
本の走査線(111)を作製すると共に、その一端辺(101a) With making of scanning lines (111), one end side (101a)
側において走査線(111)の斜め配線部(150)及び走査線パッド(152)を構成する下層配線部(111a)、一端辺(101b) Lower wiring unit constituting oblique line portion (150) and scanning line pads (152) of the scanning lines (111) on the side (111a), one edge (101b)
において信号線(110)の斜め配線部(160)及び信号線パッド(162)を構成する下層配線部(111b)をそれぞれ同時に作製する。 Each simultaneously fabricated lower wiring unit constituting oblique line portion of the signal line (110) to (160) and the signal line pad (162) and (111b) in.

【0061】さらに、TFT領域では走査線(111)と一体で走査線(111)と直交する方向に導出されるゲート電極を作製する。 [0061] Further, in the TFT region to produce a gate electrode that is derived in a direction perpendicular to the scanning lines (111) integrally with the scanning lines (111). また、走査線(111)のパターニングの際に走査線(111)と直交する方向に導出され、補助容量(Cs)を形成するための延在領域(113)も同時に作製しておく(図1参照)。 Also, it is derived in a direction perpendicular to the scanning line (111) during the patterning of the scan line (111), an extended region (113) for forming an auxiliary capacitor (Cs) is also previously produced at the same time (Fig. 1 reference).

【0062】(2)第2工程 第1工程の後、図8に示すように、ガラス基板(101)を300℃以上に加熱した後、常圧プラズマCVD法により150nm厚の酸化シリコン膜(SiOx膜)から成る第1ゲート絶縁膜(115)を堆積した後、さらに減圧プラズマCVD法により150nm厚の窒化シリコン膜から成る第2ゲート絶縁膜(117)、50nm厚のa−S [0062] (2) after the second step the first step, as shown in FIG. 8, after heating the glass substrate (101) to 300 ° C. or higher, the silicon oxide film 150nm thick by atmospheric plasma CVD method (SiOx after depositing the first gate insulating film made of a film) (115), a second gate insulating film (117 consisting of 150nm thick silicon nitride film by further vacuum plasma CVD method), a 50nm thick a-S
i:Hから成る半導体被膜(119)及び200nm厚の窒化シリコン膜から成るチャネル保護被膜(121)を連続的に大気にさらすことなく成膜する。 i: film formation without exposure semiconductor film consisting of H (119) and 200nm thickness of a channel protection film made of silicon nitride film (121) to continuously air.

【0063】ガラス基板(101)を300℃以上に加熱した後に成膜することで、絶縁耐圧が5×10 6 V/cm [0063] By forming after heating the glass substrate (101) to 300 ° C. or higher, withstand voltage 5 × 10 6 V / cm
の絶縁膜が得やすい。 Easily obtained is of the insulating film. また、窒化膜であれば、上記耐圧に加え、光学ギャップが5eV以上のものが得やすい。 Also, if nitride film, in addition to the pressure tight, is easy to obtain one optical gap of more than 5 eV.

【0064】SiOx膜の代わりに、ガラス基板(101) [0064] Instead of SiOx film, a glass substrate (101)
を300℃以上に加熱した後、熱CVD法によるSiO After heating to 300 ° C. or higher, SiO by the thermal CVD method
2膜を用いてもよい。 It may be used 2 film. このとき、熱処理が加わるため、 At this time, since the heat treatment is applied,
Al膜のヒロック発生が懸念されるが、Al合金とMo While hillocks of the Al film is concerned, Al alloy and Mo
の効果で、ほとんどヒロックは抑制されている。 In effect, are little hillocks is suppressed.

【0065】(3)第3工程 第2工程の後、図9に示すように、走査線(111)をマスクとした裏面露光技術により走査線(111)に自己整合的にチャネル保護被膜(121)をパターニングし、さらにT [0065] (3) Third after step second step, as shown in FIG. 9, a self-aligned manner channel protective film on the scanning line (111) by backside exposure technique scanning lines (111) as a mask (121 ) is patterned, further T
FT領域に対応するように第2のマスクパターンを用いて露光し、現像、パターニング(第2のパターニング) It exposed using the second mask pattern so as to correspond to the FT region, development, patterned (second patterning)
を経て、島状のチャネル保護膜(122)を作製する。 Through, making the island-shaped channel protective film (122).

【0066】(4)第4工程 第3工程の後、図10に示すように、良好なオーミックコンタクトが得られるように露出する半導体被膜(119) [0066] (4) after the fourth step third step, as shown in FIG. 10, the semiconductor film exposed to good ohmic contact is obtained (119)
表面を弗酸(HF)系溶液で処理し、プラズマCVD法により不純物としてリンを含む30nm厚のn + a−S The surface was treated with hydrofluoric acid (HF) based solution, the 30nm thick containing phosphorus as an impurity by the plasma CVD method n + a-S
i:Hから成る低抵抗半導体被膜(123)を堆積する。 i: depositing a low-resistance semiconductor film (123) made of H. さらに、Moからなる第1金属膜(1251)を25nm、Al Further, the first metal film (1251) 25 nm consisting of Mo, Al
からなる第2金属膜(1252)を300nm、Moからなる第3金属膜(1253)を50nmの厚さにこの順でスパッタリングにより連続して堆積することにより三層積層金属膜(125)を形成する。 Forming a three-layer laminated metal film (125) by a second metal film (1252) 300 nm, sequentially by sputtering in this order a third metal film made of Mo (1253) to a thickness of 50nm is deposited consisting of to.

【0067】第1及び第3金属膜(1251),(1253)を形成するMo金属膜の膜厚としては、第1工程の走査線(11 [0067] The first and third metal film (1251), the film thickness of the Mo metal film forming the (1253) is the first step of scanning lines (11
1)作製の際と同様に、5〜50nm,好ましくは5〜3 Similar 1) In preparing and, 5 to 50 nm, preferably 5 to 3
0nmの間にあればよい。 It may be in between the 0nm. 但し、5nm未満となるとA However, less than 5nm and A
lのヒロックが抑えきれなくなる。 l hillocks is no longer uncontrollably. 一方、50nmを越えると、次工程の説明において述べるような絶縁膜の段切れの問題が発生する。 On the other hand, if it exceeds 50 nm, problems disconnection of an insulating film such as described in the description of the next steps.

【0068】第1及び第3金属膜(1251),(1253)は、金属Mo単体からなるもの以外に、Moを主体とする合金であっても良い。 [0068] The first and third metal film (1251), (1253), in addition to those made of metal Mo alone, or an alloy mainly composed of Mo. 但し、タングステンを実質的に含まず熱プロセスによる影響を受けない程度に高融点である必要がある。 However, it is necessary that a high melting point so as not to be affected by the heat process is substantially free of tungsten. ここで、Moを主体とする合金とは、Moを50モル%以上、好ましくは70モル%以上含む合金であり、好ましくは、チタン(Ti)、ジルコニウム(Z Here, the alloy mainly composed of Mo, Mo 50 mol% or more, preferably from 70 mol% or more alloys, preferably titanium (Ti), zirconium (Z
r)、ハフニウム(Hf)、バナジウム(V)、ネオブ(Nb)、タンタル(Ta)といった類似の性質の金属との合金である。 r), hafnium (Hf), vanadium (V), an alloy of Neobu (Nb), a metal of similar nature, such as tantalum (Ta). しかし、他の金属及び非金属であっても、エッチング残渣を生成しないものであれば添加可能である。 However, other metals and non-metals can be added as long as it does not generate the etching residue.

【0069】第2金属膜は(1252)は、Alを主体とした金属層であってもAlを主体とする合金層であっても良い。 [0069] The second metal layer (1252) may be an alloy layer be a metal layer mainly composed of Al mainly composed of Al.

【0070】金属Al単体からなる場合、成膜がより容易となるものの耐ヒロック性は非常に高いとは言えない。 [0070] When made of metal Al alone hillock resistance of those film-forming becomes easier is not very high. しかし、本実施例の積層構成では、この三層積層金属膜(125)の形成後には高温プロセスを要する酸化シリコン生成の工程がなく保護絶縁膜としては比較的低温で生成できる窒化シリコンが用いられているため問題がない。 However, the multilayer structure of the present embodiment, silicon nitride can be produced at a relatively low temperature as the protective insulating film without process of the silicon oxide generated requiring high-temperature process after the formation of the three-layer laminated metal film (125) is used there is no problem for that. これは、走査線(ゲート線)(111)の場合と異なる。 This is different from the case of the scanning lines (gate lines) (111).

【0071】Alを主体とする合金として特に好ましいものは、走査線(ゲート線)(111)において用いたAl−Nd膜21と同様のものである。 [0071] Particularly preferred as an alloy mainly composed of Al is similar to the Al-Nd film 21 used in the scanning line (gate line) (111). 特に、ネオジム(Nd)を0.5〜10モル%程度、より好ましくは1 In particular, neodymium (Nd) of about 0.5 to 10 mol%, more preferably 1
〜3モル%含むAl−Nd合金である場合には、Al単体の場合に比べて融点並びに熱軟化温度が上昇するためヒロック防止の点でより好ましく、しかもAl単体に比べての抵抗率の上昇はほとんど問題にならない程度である。 If it is Al-Nd alloy containing 3 mol%, more preferably in terms of preventing hillock for melting and thermal softening temperature is increased as compared with the case of Al alone, yet increase in resistivity than Al alone is the degree to which not a little problem. このようなAl−Nd合金であると、第1工程において説明したと同様に、高融点のNdが結晶粒界付近及び該金属膜の表層に偏析するために全体の見かけの融点及び熱軟化温度が上昇し、低融点のAlが高融点のNd With such Al-Nd alloy, as explained in the first step, melting point and thermal softening temperature of the entire apparent to Nd refractory is segregated on the surface layer of the grain boundary and near the metal film There rises, the low melting point Al is refractory Nd
からなる小部屋状の結晶粒界によって変形及び流動が防止されるものと考えられる。 Deformation and flow is considered to be prevented by a small room like crystal grain boundaries consisting of. ネオジム(Nd)以外の金属及び非金属であってもある種のものであるならばほぼ同様の効果が得られ、第1工程において説明したと同様、例えば、Al−Y(Yが2モル%)、Al−Gd A metallic and non-metallic other than neodymium (Nd) also obtained substantially same effect if a thing certain, similar to that described in the first step, for example, Al-Y (Y is 2 mol% ), Al-Gd
(Gdが2モル%)、Al−Sc(Scが2モル%)、 (Gd 2 mol%), Al-Sc (Sc 2 mol%),
Al−Sm(Smが2モル%)でも可能である。 Al-Sm (Sm 2 mol%) can also. その他使用可能な添加元素としては、次のものが挙げられる。 Other usable additive elements include the following.
(i)ネオジム(Nd)又はその他の希土類元素、(i (I) neodymium (Nd) or other rare earth elements, (i
i)イットリウム(Y)又はその他の3(IIIA)族元素、(iii)ジルコニウム(Zr)又はその他の4(IV i) yttrium (Y) or other 3 (IIIA) group elements, (iii) zirconium (Zr) or other 4 (IV
A)族元素、(iv)タンタル(Ta)又はその他の5 A) group elements, or other (iv) tantalum (Ta) 5
(VA)族元素、(v)モリブデン(Mo)又はその他の6(VIA)族元素、(vi)銅(Cu)又はその他の1 (VA) group elements, (v) Molybdenum (Mo) or other 6 (VIA) group elements, (vi) copper (Cu) or other 1
1(IB)族元素、(vii)ニッケル(Ni)、及び、 1 (IB) group elements, (vii) nickel (Ni), and,
(viii)ホウ素(B)である。 (Viii) a boron (B). これらは、Alに比べて高融点であり、合金中で上記のような偏析を生じると考えられるものである。 These are high-melting point than Al, it is what is considered to result in segregation as described above in the alloy. これら元素は単独でも組み合わせてもAlに対して添加可能であり、添加量はNdの場合と同様、0.5〜10モル%好ましくは1〜3モル%である。 These elements are capable added to be Al alone or in combination, the addition amount as in the case of Nd, 0.5 to 10 mol% preferably 1 to 3 mol%. 数種を組み合わせて用いる場合には、添加量の総計がこの範囲内である。 In the case of using a combination of several kinds, the amount of total is within this range. これら添加元素とAlのみとの合金が最も好ましいが、低抵抗率及び耐ヒロック性を損なわない範囲で他の元素を含むこともできる。 An alloy of only these additive elements and Al are most preferred, but may also include other elements within a range not to impair the low-resistivity and hillock resistance. このようなAl合金中のAlの含量は70%以上、好ましくは8 Such Al content of Al in the alloy is 70% or more, preferably 8
0%以上、より好ましくは90%以上である。 0% or more, more preferably 90% or more.

【0072】なお、上記の様であると、低抵抗であるが耐食性の小さいAl配線層とn + a−Si:Hから成る低抵抗半導体被膜(123)との間には耐食性のMo層が配されるため、Al配線層が電食を受けることがない。 [0072] When it is as described above, the low-resistance is small but corrosion resistant Al wiring layer and the n + a-Si: Mo layer of corrosion resistance between the low resistance semiconductor film (123) made of H is because disposed, it is not subjected to the Al wiring layer galvanic corrosion.

【0073】(5)第5工程 第4工程の後、図11に示すように、第3のマスクパターンを用いてソース電極(126b)、ドレイン電極(126a)及び2400本の信号線(110)のパターンを露光、現像した後、硝酸、酢酸、リン酸及び水の混合溶液を用いたウエットエッチングにより三層積層金属膜(125)からなるこれらソース電極(126b)等のパターンを形成する。 [0073] (5) after the fifth step 4th step, as shown in FIG. 11, the source electrode (126b) using a third mask pattern, the drain electrode (126a) and 2400 signal lines (110) exposing a pattern, after developing, to form nitric acid, acetic acid, a pattern such as source electrode (126b) comprising a three-layer laminated metal film (125) by wet etching using a mixed solution of phosphoric acid and water. 続いて、TFTのコンタクト層をなす低抵抗半導体被膜(12 Then, low-resistance semiconductor film constituting the contact layer of the TFT (12
3)及び半導体被膜(119)をSF 6 、塩化水素、及び酸素の混合ガスを用いたプラズマエッチングによりパターン形成する。 3) and a semiconductor film (119) SF 6, it is patterned by plasma etching using hydrogen chloride, and a mixed gas of oxygen. この際、窒化シリコン膜から成る第1ゲート絶縁膜(115)あるいは第2ゲート絶縁膜(117)とチャネル保護膜(122)とのエッチング選択比を制御することで、これらの層(125),(123),(119)が一括してパターニングされる。 At this time, by controlling the etching selection ratio of the first gate insulating film (115) or the second gate insulating film made of a silicon nitride film and (117) and the channel protective layer (122), the layers (125), (123), it is collectively patterned is (119). (第3のパターニング)これにより、TFT領域においては、半導体被膜(119)、低抵抗半導体膜(124 The (third patterning) which, in the TFT region, a semiconductor film (119), the low-resistance semiconductor film (124
a)、ソース電極(126b)、ドレイン電極(126a)及び信号線 a), a source electrode (126b), a drain electrode (126a) and the signal line
(110)とを同一マスクに基づいて順次作製する。 Sequentially produced based (110) and the same mask.

【0074】走査線パッド(152)及び斜め配線部(150)の基部においては、下層配線部(111a)上に沿って三層構造膜(125)をパターニングして上層配線部(125a)を形成すると共に、上層配線部(125a)に沿って低抵抗半導体被膜(123)及び半導体被膜(119)を同一マスクに基づいて順次パターニングする。 [0074] formed at the base of the scanning line pad (152) and the oblique line portion (150), upper layer wiring portion by patterning the three-layer structure film (125) along on the lower wiring portion (111a) and (125a) while, successively patterned based upper layer wiring section a low-resistance semiconductor film (123) along the (125a) and a semiconductor film (119) on the same mask. これと同時に、上述した第2コンタクトホール(154),(156)に対応する上層配線部(125 At the same time, the second contact hole (154) described above, the upper layer wiring portion (125 corresponding to (156)
a)、低抵抗半導体被膜(123)及び半導体被膜(119)を貫通する開口(154a),(156a)を作製する。 a), opening through the low-resistance semiconductor film (123) and a semiconductor film (119) (154a), to prepare a (156a).

【0075】同様に、信号線パッド(162)及び斜め配線部(160)の基部においても、下層配線部(111b)上に沿って三層構造膜(125)をパターニングして信号線(110)から延在される上層配線部(125b)を形成すると共に、上層配線部(125b)に沿って低抵抗半導体被膜(123)及び半導体被膜(119)を同一マスクに基づいて順次パターニングする。 [0075] Similarly, the signal line pad (162) and the oblique line portion (160) also at the base of, along on the lower wiring portion (111b) three-layer structure film (125) is patterned to the signal line (110) together forming the upper wiring portion (125b) which extends from, sequentially patterning based upper layer wiring section a low-resistance semiconductor film (123) along the (125b) and the semiconductor film (119) on the same mask. これと同時に、上述した第2コンタクトホール(1 At the same time, a second contact hole as described above (1
64),(166)に対応する領域の上層配線部(125b)、低抵抗半導体被膜(123)及び半導体被膜(119)を貫通する開口(1 64), an opening (1 passing through the (upper wiring portion in a region corresponding to 166) (125b), a low-resistance semiconductor film (123) and a semiconductor film (119)
64a),(166a)を作製する。 64a), to produce a (166a).

【0076】本工程のパターニングの後に、走査電子顕微鏡により表面状態を観察したがエッチング残渣の発生は全く観察されなかった。 [0076] After the patterning of this step, but the surface state was observed by a scanning electron microscope generation of etching residue was observed. 一方、Al配線の上面がMo On the other hand, the upper surface of the Al wiring Mo
層によって覆われているため、Al金属面の高反射率によって露光精度が損なわれることはない。 Because it is covered by a layer, does not exposure precision is impaired by the high reflectivity of the Al metal surface.

【0077】Alを主体とする層からなる第2金属膜(1 [0077] The second metal film comprising a layer made mainly of Al (1
252)をサンドイッチ状に挟み込む第1及び第3金属膜(1 The first and third metal films sandwiching the 252) in the sandwich (1
251),(1253)がMo層であるため、通常のエッチング液によっても適当にエッチング選択比を調整することにより三層積層金属膜(125)を一括してパターニングすることができる。 251) can be patterned collectively (for 1253) is Mo layer, three-layer laminated metal film by also adjusting the appropriate etch selectivity by conventional etchant (125). 特に、上記のような膜厚構成およびエッチング液の組成を選択することにより、エッチングされる領域とされない領域との段差面の傾斜が適度に緩やかになる。 In particular, by selecting the composition of the film thickness structure and etching solution as described above, inclination of the step surface between the region that is not the area to be etched it is reasonably slowly. このため、段差面が急勾配である場合に起きる段切れ、即ち、これらの上方の層に配された配線が段差面を横切る個所で接続が不良又は不十分となるといった問題が生じない。 Therefore, disconnection occurring when the stepped surface is steep, i.e., wiring arranged in a layer of the upper does not occur a problem is connected at the point crossing the stepped surface becomes defective or insufficient.

【0078】尚、第1及び第3金属膜(1251),(1253)がクロム(Cr)又はチタン(Ti)層である場合には適当なエッチング媒体は全く見あたらない。 [0078] Incidentally, the first and third metal film (1251), (1253) can not find at all suitable etching medium if a chromium (Cr) or titanium (Ti) layer. また、Mo層を用いているため、Cr層を用いる場合のような廃液処理や環境汚染の問題が生じない。 Moreover, the use of the Mo layer, no waste liquid treatment and environmental pollution problems such as the case of using a Cr layer.

【0079】ここでは、三層積層金属膜(125)、低抵抗半導体被膜(123)及び半導体被膜(119)のパターニングは、ウエットエッチングとこれに続くドライエッチングとの連続工程により行ったが、ドライエッチングのみ、 [0079] Here, three-layer laminated metal film (125), patterning of the low-resistance semiconductor film (123) and a semiconductor film (119) has been carried out by the continuous process of wet etching and dry etching followed by dry etching only,
又は、ウエットエッチングのみにより行うこともできる。 Or it may be performed only by wet etching.

【0080】(6)第6工程 第5工程の後、この上に200nm厚の窒化シリコン膜から成る層間絶縁膜(127)を堆積する。 [0080] (6) after the sixth step a fifth step, an interlayer insulating film made of 200nm thick silicon nitride film on the (127).

【0081】そして、図12に示すように、第4のマスクパターンを用いて露光、現像し、ソース電極(126b)に対応する領域の一部の層間絶縁膜(127)を除去してドライエッチングによりコンタクトホール(129a)を形成する。 [0081] Then, as shown in FIG. 12, exposed to light using a fourth mask pattern and developed, dry etching to remove part of the interlayer insulating film (127) of the region corresponding to the source electrode (126b) by forming the contact hole (129a).

【0082】走査線パッド(152)及び斜め配線部(150)の基部においては、開口(154a),(156a)に対応する第1及び第2ゲート絶縁膜(117)と共に層間絶縁膜(127)を一括して除去して第2コンタクトホール(154),(156)を形成する(第4のパターニング)と同時に、第2コンタクトホール(154),(156)近傍の層間絶縁膜(127)を除去して第2コンタクトホール(154),(156)と一対を成す第1コンタクトホール(153),(155)を作製する。 [0082] In the base of the scanning line pad (152) and the oblique line portion (150) has an opening (154a), first and second gate insulating film (117) with an interlayer insulating film corresponding to (156a) (127) the second contact hole and collectively removing (154), a (156) to form the (fourth patterning of) simultaneously, the second contact hole (154), (156) near the interlayer insulating film (127) removing a second contact hole (154), a first contact hole forming (156) and a pair (153), to produce (155).

【0083】同時に、信号線パッド(162)及び斜め配線部(160)の基部においては、開口(164a),(166a)に対応する第1及び第2ゲート絶縁膜(117)と共に層間絶縁膜(12 [0083] Simultaneously, in the base portion of the signal line pad (162) and the oblique line portion (160), the opening (164a), an interlayer insulating film with the first and second gate insulating film corresponding to (166a) (117) ( 12
7)を一括して除去して第2コンタクトホール(164),(16 7) removing collectively second contact hole (164), (16
6)を形成すると同時に、第2コンタクトホール(164),(1 Simultaneously makes a 6), the second contact hole (164), (1
66)近傍の層間絶縁膜(127)を除去して第2コンタクトホール(164),(166)とそれぞれ一対を成す第1コンタクトホール(163),(165)を作製する。 66) removing the vicinity of the interlayer insulating film (127) a second contact hole (164), (166) and the first contact holes respectively forming a pair (163), to produce (165).

【0084】(7)第7工程 第6工程の後、図13に示すように、この上に100n [0084] (7) After the seventh step sixth step, as shown in FIG. 13, 100n on the
m厚のITO膜をスパッターにより堆積し、第5のマスクパターンを用いて露光、現像、ドライエッチングによるパターニング(第5のパターニング)を経て、画素電極(131)を作製する。 m thick ITO film is deposited by sputtering, exposure using a fifth mask pattern, developing, via patterning (fifth patterning of) by dry etching, to produce a pixel electrode (131). ITO膜のパターニングも、ドライエッチングに代えてウエットエッチングであってもかまわない。 Patterning the ITO film also may be a wet etching instead of dry etching.

【0085】走査線パッド(152)及び斜め配線部(150)の基部においては、第1コンタクトホール(153),(155)と第2コンタクトホール(154),(156)とを、それぞれ電気的に接続するための走査線接続層(131)を形成し、これにより走査線(111)と走査線パッド(152)とは、下層配線部(111a)と上層配線部(125a)の2層構造の斜め配線部(1 [0085] In the base of the scanning line pad (152) and the oblique line portion (150), a first contact hole (153), (155) and the second contact hole (154), and a respective electrical (156) scan lines connecting layer for connecting (131) is formed, thereby a two-layer structure of the scanning line (111) and scanning line pads (152), an upper layer wiring portion lower wiring portion (111a) (125a) diagonal wiring portion of (1
50)により電気的に接続される。 It is electrically connected by 50).

【0086】信号線パッド(162)及び斜め配線部(160)の基部においても、第1コンタクトホール(163),(165)と第2コンタクトホール(164),(166)とを、それぞれ電気的に接続するための信号線接続層(131)を同時に形成し、これにより信号線(110)と信号線接続パッド(162)とは、下層配線部(111b)と上層配線部(125b)の2層構造の斜め配線部(160)により電気的に接続される。 [0086] Also in the base of the signal line pad (162) and the oblique line portion (160), a first contact hole (163), (165) and the second contact hole (164), (166) and the respective electrical signal line connection layer for connecting (131) is formed at the same time, thereby the signal line (110) and the signal line connection pads (162), the lower layer wiring portion (111b) and the upper layer wiring portion (125b) 2 It is electrically connected by oblique line portions of the layer structure (160).

【0087】(実施例の効果)以上のように、この実施例のアレイ基板によれば、基本構成を5枚のマスクにより、アレイ基板を作製することができる。 [0087] As described above (Effects of Embodiment) According to the array substrate in this embodiment, the five masks the basic configuration, it is possible to produce an array substrate. 即ち、画素電極を最上層に配置し、これに伴い信号線、ソース、ドレイン電極と共に、半導体被膜等を同一のマスクパターンに基づいて順次パターニングすると共に、ソース電極と画素電極との接続用のコンタクトホールの作製と共に、 That is, a pixel electrode disposed on the top layer, this with the signal line, the source, the drain electrode, with successively patterned based semiconductor film and the like in the same mask pattern, a contact for connection to the source electrode and the pixel electrode along with the preparation of the hall,
信号線や走査線の接続端を露出するためのコンタクトホールの作製を同時に行うことで、少ないマスク数で生産性を向上でき、しかも製造歩留まりを低下させることもない。 By performing the production of a contact hole for exposing the connection end of the signal lines and scanning lines at the same time, it can increase productivity in a small number of masks, yet not reduced manufacturing yield.

【0088】信号線及び走査線が低抵抗のAl層を含む配線であるため、大画面化、高精細化に対しても表示画面の開口率及び均一表示性を損なうことがない。 [0088] Since the signal lines and scanning lines are wiring including the Al layer having a low resistance, large screen, there is no compromise the aperture ratio and uniform display of the display screen even for high resolution. 特に、 In particular,
これら配線がAlを主体とする層に積層される高融点層を有するため、配線形成後に高温プロセスを経てもヒロックが生じない。 Since having a high melting point layer the wiring is laminated to a layer made mainly of Al, hillock does not occur even after the high-temperature process after wiring formation. また、この高融点層がMoといった金属によって形成されているため、実質上エッチング残渣を生成しない。 Further, the refractory layer because it is formed by a metal such as Mo, do not produce substantially etching residue.

【0089】また、信号線及び走査線の各斜め配線部においては、信号線を成す上層配線部と走査線を成す下層配線部との2層によって構成され、各斜め配線部の基部と各パッドとを電気的に接続している。 [0089] In each oblique line portions of the signal lines and the scanning lines, it is constituted by two layers of a lower layer wiring portion forming a a scanning line upper layer wiring portion forming a signal line, each pad and the base of each oblique line portion It is electrically connected to the door. そのため、斜め配線部において、上層配線部または下層配線部の一方が断線しても、他方が接続されているため、斜め配線部が断線することがない。 Therefore, the oblique line portion, even if disconnection one of the upper layer wiring portion or the lower layer wiring portion, since the other is connected, never diagonal wire portion is broken.

【0090】更に、斜め配線部は、少なくともAlを主体とした低抵抗材料で構成される配線層を含むため、十分な低抵抗化が図れる。 [0090] In addition, the oblique line portion, for containing the wiring layer composed of a low-resistance material consisting mainly of at least Al, attained sufficient resistance reduction.

【0091】また、駆動ICのバンプやTCP等の電極を接続するための信号線パッド及び走査線パッドは、実質的に同一構成であるため、両者を同じ条件で接続することが可能となる。 [0091] The signal line pad and a scanning line pad for connecting bumps and electrodes of TCP of the drive IC is substantially the same configuration, it is possible to connect them in the same conditions.

【0092】 [0092]

【発明の効果】以上に述べたように本発明によれば、エッチング残渣やヒロックによる絶縁不良を十分に防止できる。 According to the present invention as described above, according to the present invention, it can sufficiently prevent the insulation failure due to etching residues and hillocks. また、本発明によれば、信号線配線の抵抗率を著しく低下させることができる。 Further, according to the present invention, it is possible to significantly reduce the resistivity of the signal line wiring. したがって、製品不良率を低減することができ、高精細かつ高開口率の平面表示装置を得ることができる。 Therefore, it is possible to it is possible to reduce the product defect rate, obtaining a flat display device with high definition and high aperture ratio.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】図1は、本発明の一実施例のアレイ基板の一部概略平面図である。 FIG. 1 is a partially schematic plan view of an array substrate of an embodiment of the present invention.

【図2】図2は、図1におけるA−A'線に沿って切断した液晶表示装置の概略断面図である。 Figure 2 is a schematic cross-sectional view of a liquid crystal display device cut along the line A-A 'in FIG.

【図3】図3は、図1におけるB−B'線に沿って切断した液晶表示装置の概略断面図である。 Figure 3 is a schematic cross-sectional view of a liquid crystal display device cut along the line B-B 'in FIG.

【図4】図4は、図1におけるC−C'線に沿って切断した液晶表示装置の概略断面図である。 Figure 4 is a schematic cross-sectional view of a liquid crystal display device cut along the line C-C 'in FIG.

【図5】図5は、図1におけるD−D'線に沿って切断した液晶表示装置の概略断面図である。 Figure 5 is a schematic cross-sectional view of a liquid crystal display device cut along the line D-D 'in FIG.

【図6】図6は、図1におけるE−E'線に沿って切断した液晶表示装置の概略断面図である。 Figure 6 is a schematic cross-sectional view of a liquid crystal display device cut along line E-E 'in FIG.

【図7】図7は、図1におけるアレイ基板を製造する第1工程を説明するための図である。 Figure 7 is a diagram for explaining a first step of fabricating an array substrate in FIG.

【図8】図8は、図1におけるアレイ基板を製造する第2工程を説明するための図である。 Figure 8 is a diagram for explaining a second step of manufacturing an array substrate in FIG.

【図9】図9は、図1におけるアレイ基板を製造する第3工程を説明するための図である。 Figure 9 is a diagram for explaining a third step of fabricating an array substrate in FIG.

【図10】図10は、図1におけるアレイ基板を製造する第4工程を説明するための図である。 Figure 10 is a diagram for explaining a fourth step of fabricating an array substrate in FIG.

【図11】図11は、図1におけるアレイ基板を製造する第5工程を説明するための図である。 Figure 11 is a diagram for explaining a fifth step of manufacturing the array substrate in FIG.

【図12】図12は、図1におけるアレイ基板を製造する第6工程を説明するための図である。 Figure 12 is a diagram for explaining a sixth step of manufacturing the array substrate in FIG.

【図13】図13は、図1におけるアレイ基板を製造する第7工程を説明するための図である。 Figure 13 is a diagram for explaining a seventh step of manufacturing the array substrate in FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

110 信号線 111 走査線 112 薄膜トランジスタ 113 延在領域 115 第1絶縁膜 117 第2絶縁膜 120 半導体膜 125 三層積層金属膜 1251 第1金属膜 1252 第2金属膜 1253 第3金属膜 126a ドレイン電極 126b ソース電極 131 画素電極 1110 Al−Nd合金膜 1111 Mo膜 110 signal line 111 scanning lines 112 TFT 113 extended region 115 first insulating film 117 second insulating film 120 semiconductor film 125 three-layer laminated metal film 1251 first metal layer 1252 second metal film 1253 third metal film 126a drain electrode 126b The source electrode 131 pixel electrode 1110 Al-Nd alloy film 1111 Mo film

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】基板上に配置される走査線と、この上に配置される第1絶縁膜と、この上に配置される半導体膜と、前記半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、 前記ドレイン電極から導出されて前記走査線と略直交する信号線と、前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板において、 前記信号線、走査線、ドレイン電極及びソース電極は、 Scan lines 1. A are arranged on the substrate, a first insulating film disposed thereon, and a semiconductor film disposed on the source electrode and electrically connected to said semiconductor film a thin film transistor including a drain electrode, and a signal line that is substantially orthogonal to the scanning line is derived from the drain electrode, a display device for an array substrate having a said source electrode electrically connected to the pixel electrode, wherein signal lines, scanning lines, the drain electrode and the source electrode,
    前記半導体膜と略同一の輪郭形状であり、 少なくとも前記信号線が、モリブデンを主体とする導電層、またはモリブデンを主体とする第1及び第3導電層と、アルミニウムを主体とし前記第1導電層と前記第3 Said semiconductor film and is substantially the same contour shape, at least the signal line, conductive layer consisting mainly of molybdenum, or the first and third conductive layer consisting mainly of molybdenum, and aluminum mainly the first conductive layer the third
    導電層との間に配置される第2導電層とを含む導電層とから構成されることを特徴とする表示装置用アレイ基板。 Display device array substrate, characterized in that it is composed of a conductive layer and a second conductive layer disposed between the conductive layer.
  2. 【請求項2】前記第2導電層が、下記(i)〜(viii) Wherein said second conductive layer, the following (i) ~ (viii)
    からなるグループより選択される少なくとも一つの添加元素を、これら添加元素の合計含量で0.5〜10モル%含むアルミニウム合金であることを特徴とする請求項1記載の表示装置用アレイ基板。 At least one of the additional element, a display device for an array substrate according to claim 1, characterized in that the aluminum alloy containing 0.5 to 10 mol% in total content of these additive elements selected from the group consisting of. (i)ネオジム(Nd)又はその他の希土類元素、(i (I) neodymium (Nd) or other rare earth elements, (i
    i)イットリウム(Y)又はその他の3(IIIA)族元素、(iii)ジルコニウム(Zr)又はその他の4(IV i) yttrium (Y) or other 3 (IIIA) group elements, (iii) zirconium (Zr) or other 4 (IV
    A)族元素、(iv)タンタル(Ta)又はその他の5 A) group elements, or other (iv) tantalum (Ta) 5
    (VA)族元素、(v)モリブデン(Mo)又はその他の6(VIA)族元素、(vi)銅(Cu)又はその他の1 (VA) group elements, (v) Molybdenum (Mo) or other 6 (VIA) group elements, (vi) copper (Cu) or other 1
    1(IB)族元素、(vii)ニッケル(Ni)、及び、 1 (IB) group elements, (vii) nickel (Ni), and,
    (viii)ホウ素(B)。 (Viii), boron (B).
  3. 【請求項3】前記添加元素が、ネオジム(Nd)、イットリウム(Y)、スカンジウム(Sc)、サマリウム(Sm)、及びガドリニウム(Gd)からなるグループより少なくとも一つ選択されることを特徴とする請求項2記載の表示装置用アレイ基板。 Wherein the additional element, neodymium (Nd), yttrium (Y), scandium (Sc), samarium (Sm), and characterized in that it is at least one selected from the group consisting of gadolinium (Gd) display device array substrate of claim 2 wherein.
  4. 【請求項4】前記第1及び第3金属層の厚さが5〜50 4. A thickness of the first and third metal layer is 5-50
    nmであることを特徴とする請求項1記載の表示装置用アレイ基板。 Display device array substrate of claim 1, wherein it is nm.
  5. 【請求項5】基板上に配置される走査線と、この上に配置される第1絶縁膜と、この上に配置される第1半導体膜と、前記第1半導体膜に電気的に接続されるソース電極及びドレイン電極とを含む薄膜トランジスタと、 前記ドレイン電極から導出されて前記走査線と略直交する信号線と、 前記ソース電極と電気的に接続される画素電極とを備えた表示装置用アレイ基板の製造方法において、 前記第1半導体膜上に前記第1半導体膜よりも低抵抗の第2半導体膜を堆積した後、 モリブデンを主体とする導電層、またはモリブデンを主体とする第1及び第3導電層と、アルミニウムを主体とし前記第1導電層と前記第3導電層との間に配置される第2導電層とを含む導電層を堆積する工程と、 前記導電層、前記第1及び第2半導体膜をパター 5. A scanning lines disposed on the substrate, a first insulating film disposed thereon, a first semiconductor film disposed thereon, electrically connected to the first semiconductor layer a thin film transistor including a source electrode and a drain electrode that, the signal lines substantially orthogonal to the scanning lines are led from the drain electrode, a display device for an array that includes a pixel electrode that is electrically connected to the source electrode the method of manufacturing a substrate, after depositing a second semiconductor film of lower resistance than the first semiconductor layer on the first semiconductor film, the first and second mainly conductive layer consisting mainly of molybdenum, or molybdenum a third conductive layer, depositing a conductive layer and a second conductive layer disposed between the the aluminum as a major component of the first conductive layer and the third conductive layer, the conductive layer, the first and putter and the second semiconductor film ングすることにより前記信号線、前記ソース電極、及び前記ドレイン電極とを形成する工程とを含むことを特徴とする表示装置用アレイ基板の製造方法。 Said signal line by bridging, the source electrode, and a display device for an array substrate manufacturing method characterized by comprising the step of forming said drain electrode.
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