JP2001337624A - アレイ基板及びその製造方法 - Google Patents
アレイ基板及びその製造方法Info
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- JP2001337624A JP2001337624A JP2000157064A JP2000157064A JP2001337624A JP 2001337624 A JP2001337624 A JP 2001337624A JP 2000157064 A JP2000157064 A JP 2000157064A JP 2000157064 A JP2000157064 A JP 2000157064A JP 2001337624 A JP2001337624 A JP 2001337624A
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Abstract
(57)【要約】
【課題】 透明画素電極とＴＦＴを構成するソース電極
とは、コンタクトホールを介して接続しており、このた
めに接触不良が発生して透明画素電極のスイッチング動
作に支障をきたすことがあったが、これら透明画素電極
のスイッチング動作不良をなくしたアレイ基板及びその
製造方法を提供する。 【解決手段】 透明画素電極１９とソース電極１３との
接続を行うコンタクトホール１６を、ソース電極１３の
厚さ方向の中間部分まで延在させて、透明画素電極１９
とソース電極１３とを、この延在させた部分１７を含め
て相互接続させる。 【効果】 透明画素電極１９とソース電極１３との接続
を確実に行うことができるので、透明画素電極１９のス
イッチング動作不良を防止でき、液晶表示装置の品質向
上及び歩留まりの向上をはかることができる。
とは、コンタクトホールを介して接続しており、このた
めに接触不良が発生して透明画素電極のスイッチング動
作に支障をきたすことがあったが、これら透明画素電極
のスイッチング動作不良をなくしたアレイ基板及びその
製造方法を提供する。 【解決手段】 透明画素電極１９とソース電極１３との
接続を行うコンタクトホール１６を、ソース電極１３の
厚さ方向の中間部分まで延在させて、透明画素電極１９
とソース電極１３とを、この延在させた部分１７を含め
て相互接続させる。 【効果】 透明画素電極１９とソース電極１３との接続
を確実に行うことができるので、透明画素電極１９のス
イッチング動作不良を防止でき、液晶表示装置の品質向
上及び歩留まりの向上をはかることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置等に使用
されるアレイ基板及びその製造方法に関し、特に薄膜ト
ランジスタを内蔵し、このトランジスタのソース電極と
透明画素電極とを異層に配置したアレイ基板及びその製
造方法に関する。
されるアレイ基板及びその製造方法に関し、特に薄膜ト
ランジスタを内蔵し、このトランジスタのソース電極と
透明画素電極とを異層に配置したアレイ基板及びその製
造方法に関する。
【０００２】
【従来の技術】現在の液晶表示装置には、画素のスイッ
チング素子としてＴＦＴが用いられているが、従来この
ＴＦＴを形成する際に、ソース電極と透明画素電極とを
同層に形成するのが一般的であったが、近時はパッシベ
ーション膜や有機絶縁膜等からなる絶縁膜を用いること
によって、このソース電極と透明画素電極とを異層構造
に配置することで、開口率の向上を図ることが行われる
ようになってきた。
チング素子としてＴＦＴが用いられているが、従来この
ＴＦＴを形成する際に、ソース電極と透明画素電極とを
同層に形成するのが一般的であったが、近時はパッシベ
ーション膜や有機絶縁膜等からなる絶縁膜を用いること
によって、このソース電極と透明画素電極とを異層構造
に配置することで、開口率の向上を図ることが行われる
ようになってきた。
【０００３】この異層構成の液晶表示用アレイ基板は、
図３に示すような構成をとっている。即ち、図３を参照
して従来のアレイ基板を簡単に説明すると、ガラス材か
らなる透明絶縁基板４１上にアンダーコート膜４２が設
けられ、このアンダーコート膜４２の上にポリシリコン
膜４３が形成されている。
図３に示すような構成をとっている。即ち、図３を参照
して従来のアレイ基板を簡単に説明すると、ガラス材か
らなる透明絶縁基板４１上にアンダーコート膜４２が設
けられ、このアンダーコート膜４２の上にポリシリコン
膜４３が形成されている。
【０００４】このポリシリコン膜４３上にゲート絶縁膜
４５を形成し、このゲート絶縁膜４５上にゲート線４
６、及び必要によって蓄積容量用のＣＳ線（図示せず）
が配置される。次にポリシリコン膜４３にイオンをドー
ピングして、ソース及びドレイン領域４４が形成され
る。
４５を形成し、このゲート絶縁膜４５上にゲート線４
６、及び必要によって蓄積容量用のＣＳ線（図示せず）
が配置される。次にポリシリコン膜４３にイオンをドー
ピングして、ソース及びドレイン領域４４が形成され
る。
【０００５】更に、このゲート線４６及びＣＳ線上に
は、層間絶縁膜４７が設けられる。この層間絶縁膜４７
上には、ソース電極４９及びドレイン電極４８が形成さ
れ、そのソース電極４９及びドレイン電極４８は、層間
絶縁膜４７及びゲート絶縁膜４５を貫通して、ソース及
びドレイン領域４４と接続されている。ソース電極４９
及びドレイン電極４８並びに層間絶縁膜４７上には、パ
ッシベーション膜５０並びに有機絶縁膜５１が順次設け
られる。
は、層間絶縁膜４７が設けられる。この層間絶縁膜４７
上には、ソース電極４９及びドレイン電極４８が形成さ
れ、そのソース電極４９及びドレイン電極４８は、層間
絶縁膜４７及びゲート絶縁膜４５を貫通して、ソース及
びドレイン領域４４と接続されている。ソース電極４９
及びドレイン電極４８並びに層間絶縁膜４７上には、パ
ッシベーション膜５０並びに有機絶縁膜５１が順次設け
られる。
【０００６】この有機絶縁膜５１の上には透明画素電極
５２が配置され、この透明画素電極５２は、有機絶縁膜
５１及びパッシベーション膜５０をエッチングすること
によって形成された、有機絶縁膜５１及びパッシベーシ
ョン膜５０を貫通するコンタクトホール５３を介して、
ソース電極４９表面と接触し、電気的に接続されてい
る。
５２が配置され、この透明画素電極５２は、有機絶縁膜
５１及びパッシベーション膜５０をエッチングすること
によって形成された、有機絶縁膜５１及びパッシベーシ
ョン膜５０を貫通するコンタクトホール５３を介して、
ソース電極４９表面と接触し、電気的に接続されてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うに透明画素電極５２とソース電極４９とは、異層配線
構造となっているが、この透明画素電極５２とソース電
極４９との接続には、エッチングによって有機絶縁膜５
１及びパッシベーション膜５０に設けられたコンタクト
ホール５３を利用して、相互接触状態で接続されてい
る。
うに透明画素電極５２とソース電極４９とは、異層配線
構造となっているが、この透明画素電極５２とソース電
極４９との接続には、エッチングによって有機絶縁膜５
１及びパッシベーション膜５０に設けられたコンタクト
ホール５３を利用して、相互接触状態で接続されてい
る。
【０００８】このため、このコンタクトホール５３の深
さが、このソース電極４９表面部分まで到達しない場
合、もしくは、このソース電極４９の表面上に何等かの
絶縁膜が残存していた場合には、透明画素電極５２とソ
ース電極４９間で接触不良が発生し、透明画素電極５２
のスイッチング動作が行われない不具合が発生してい
た。
さが、このソース電極４９表面部分まで到達しない場
合、もしくは、このソース電極４９の表面上に何等かの
絶縁膜が残存していた場合には、透明画素電極５２とソ
ース電極４９間で接触不良が発生し、透明画素電極５２
のスイッチング動作が行われない不具合が発生してい
た。
【０００９】本発明は、上記の課題に対処してなされた
ものであり、ソース電極にもエッチング処理を加え、コ
ンタクトホールの先端をソース電極内にも位置させるこ
とにより、これら透明画素電極とソース電極との接続不
良をなくし、確実なスイッチング動作を行わせることが
できる液晶表示用アレイ基板及びその製造方法を提供す
るにある。
ものであり、ソース電極にもエッチング処理を加え、コ
ンタクトホールの先端をソース電極内にも位置させるこ
とにより、これら透明画素電極とソース電極との接続不
良をなくし、確実なスイッチング動作を行わせることが
できる液晶表示用アレイ基板及びその製造方法を提供す
るにある。
【００１０】
【課題を解決するための手段】本発明は、基板上に形成
されたソース電極及びドレイン電極を有する薄膜トラン
ジスタと、この薄膜トランジスタ上に形成された絶縁膜
と、この絶縁膜上に形成された画素電極と、前記絶縁膜
を貫通し、更に前記ソース電極の厚さ方向中間部分まで
延在するように形成されたコンタクトホールとを具備
し、このコンタクトホールを介して前記画素電極と前記
ソース電極とが電気的に接続していることを特徴とする
アレイ基板である。
されたソース電極及びドレイン電極を有する薄膜トラン
ジスタと、この薄膜トランジスタ上に形成された絶縁膜
と、この絶縁膜上に形成された画素電極と、前記絶縁膜
を貫通し、更に前記ソース電極の厚さ方向中間部分まで
延在するように形成されたコンタクトホールとを具備
し、このコンタクトホールを介して前記画素電極と前記
ソース電極とが電気的に接続していることを特徴とする
アレイ基板である。
【００１１】また、基板上にソース電極及びドレイン電
極を有する薄膜トランジスタを形成する工程と、この薄
膜トランジスタ上に絶縁膜を形成する工程と、この絶縁
膜を貫通し前記ソース電極の厚さ方向中間部分にまで延
在するコンタクトホールを形成するエッチング工程と、
このエッチング工程によって得られたコンタクトホール
を介して、前記ソース電極と電気的に接続される画素電
極を前記絶縁膜上に形成する工程とを有し、前記エッチ
ング工程は、前記絶縁膜をエッチングした後に継続し
て、前記ソース電極の一部をエッチングすることを特徴
とするアレイ基板の製造方法である。
極を有する薄膜トランジスタを形成する工程と、この薄
膜トランジスタ上に絶縁膜を形成する工程と、この絶縁
膜を貫通し前記ソース電極の厚さ方向中間部分にまで延
在するコンタクトホールを形成するエッチング工程と、
このエッチング工程によって得られたコンタクトホール
を介して、前記ソース電極と電気的に接続される画素電
極を前記絶縁膜上に形成する工程とを有し、前記エッチ
ング工程は、前記絶縁膜をエッチングした後に継続し
て、前記ソース電極の一部をエッチングすることを特徴
とするアレイ基板の製造方法である。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は、本実施の形態の液晶表示用アレイ
基板の構成、特にＮ型ＴＦＴの構成部分を示す要部断面
図であって、ガラス材から構成される透明絶縁基板１の
一面上には、プラズマエンハンスト化学気相成長（ＰＥ
−ＣＶＤ）によって不純物の拡散を防ぐための、例えば
１５０ｎｍの厚さのアンダーコート膜２が形成されてい
る。
て説明する。図１は、本実施の形態の液晶表示用アレイ
基板の構成、特にＮ型ＴＦＴの構成部分を示す要部断面
図であって、ガラス材から構成される透明絶縁基板１の
一面上には、プラズマエンハンスト化学気相成長（ＰＥ
−ＣＶＤ）によって不純物の拡散を防ぐための、例えば
１５０ｎｍの厚さのアンダーコート膜２が形成されてい
る。
【００１３】このアンダーコート膜２の上面には、ポリ
シリコン膜３が設けられる。このポリシリコン膜３は、
例えば５０ｎｍの厚さのアモルファスシリコン膜をアン
ダーコート膜２上に推積させて、これを５００℃でアニ
ール処理することで、アモルファスシリコン膜中の水素
を脱離させ、そしてＴＦＴの閾値電圧の制御用に、アク
セプタとなるジボラン（Ｂ２Ｈ６）をイオンドーピング
法を用いて、アモルファスシリコン膜の全面に、低濃度
（ドーズ量３．０ｅｌ３／ｃｍ２、加速電圧１０ｋｅ
ｖ）注入し、エキシマレーザアニール法（ＥＬＡ法）に
より、アモルファスシリコン膜をポリシリコン膜に再結
晶化することで得ることができる。
シリコン膜３が設けられる。このポリシリコン膜３は、
例えば５０ｎｍの厚さのアモルファスシリコン膜をアン
ダーコート膜２上に推積させて、これを５００℃でアニ
ール処理することで、アモルファスシリコン膜中の水素
を脱離させ、そしてＴＦＴの閾値電圧の制御用に、アク
セプタとなるジボラン（Ｂ２Ｈ６）をイオンドーピング
法を用いて、アモルファスシリコン膜の全面に、低濃度
（ドーズ量３．０ｅｌ３／ｃｍ２、加速電圧１０ｋｅ
ｖ）注入し、エキシマレーザアニール法（ＥＬＡ法）に
より、アモルファスシリコン膜をポリシリコン膜に再結
晶化することで得ることができる。
【００１４】ポリシリコン膜３上をフォトエングレイビ
ングプロセス（ＰＥＰ）によりレジストを現像した後
に、ケミカルドライエッチング（ＣＤＥ）を用いて、ポ
リシリコン膜３を島状に加工する。その後ＰＥ−ＣＶＤ
により、例えば１３５ｎｍの厚さのゲート絶縁膜６を形
成し、スパッタによりゲート線７及びＣＳ線（図示せ
ず）となる、例えば２５０ｎｍの厚さの電極を形成す
る。
ングプロセス（ＰＥＰ）によりレジストを現像した後
に、ケミカルドライエッチング（ＣＤＥ）を用いて、ポ
リシリコン膜３を島状に加工する。その後ＰＥ−ＣＶＤ
により、例えば１３５ｎｍの厚さのゲート絶縁膜６を形
成し、スパッタによりゲート線７及びＣＳ線（図示せ
ず）となる、例えば２５０ｎｍの厚さの電極を形成す
る。
【００１５】その後ＰＥＰによりレジストを現像し、リ
アクティブイオンエッチング（ＲＩＥ）により、この電
極を加工しゲート線７とする。そして、ゲート線７やレ
ジスト等をマスクとしてＬＤＤ４には、ドナーとなるホ
スフィン（ＰＨ３）（ドーズ量３．０ｅｌ３／ｃｍ２、
加速電圧８０ｋｅｖ）、ソース領域及びドレイン領域５
には、ドナーとなるＰＨ３（ドーズ量２．５ｅｌ５／ｃ
ｍ２、加速電圧７０ｋｅｖ）をイオンドーピング法によ
りポリシリコン膜３に注入し、注入された不純物を５０
０℃でアニールすることで活性化する。
アクティブイオンエッチング（ＲＩＥ）により、この電
極を加工しゲート線７とする。そして、ゲート線７やレ
ジスト等をマスクとしてＬＤＤ４には、ドナーとなるホ
スフィン（ＰＨ３）（ドーズ量３．０ｅｌ３／ｃｍ２、
加速電圧８０ｋｅｖ）、ソース領域及びドレイン領域５
には、ドナーとなるＰＨ３（ドーズ量２．５ｅｌ５／ｃ
ｍ２、加速電圧７０ｋｅｖ）をイオンドーピング法によ
りポリシリコン膜３に注入し、注入された不純物を５０
０℃でアニールすることで活性化する。
【００１６】その後、水素プラズマ処理を行った後に、
ＰＥ−ＣＶＤにより、例えば６６０ｎｍの厚さの層間絶
縁膜８を全面に推積させ、エッチング処理をすること
で、コンタクトホール９をポリシリコン膜３の表面まで
達するように形成する。
ＰＥ−ＣＶＤにより、例えば６６０ｎｍの厚さの層間絶
縁膜８を全面に推積させ、エッチング処理をすること
で、コンタクトホール９をポリシリコン膜３の表面まで
達するように形成する。
【００１７】以下説明の構成については、透明画素電極
とソース電極との接続工程について示す図２も併せて参
照しながら説明する。上記の層間絶縁膜８上に、図２
（ａ）に示すように、モリブデン材／アルミニュウム材
／モリブデン材（Ｍｏ／Ａｌ／Ｍｏ）のように、中間層
１０を構成するＡｌ材を、外層１１を構成するＭｏ材で
挟むように配置した、例えば層間絶縁膜８側から５０／
６４０／６０ｎｍの厚さを有する３層構造からなり、ソ
ース及びドレイン領域５と繋がるソース電極１３及びド
レイン電極１２をスパッタ法により成膜した後に、ＰＥ
Ｐにより加工する。
とソース電極との接続工程について示す図２も併せて参
照しながら説明する。上記の層間絶縁膜８上に、図２
（ａ）に示すように、モリブデン材／アルミニュウム材
／モリブデン材（Ｍｏ／Ａｌ／Ｍｏ）のように、中間層
１０を構成するＡｌ材を、外層１１を構成するＭｏ材で
挟むように配置した、例えば層間絶縁膜８側から５０／
６４０／６０ｎｍの厚さを有する３層構造からなり、ソ
ース及びドレイン領域５と繋がるソース電極１３及びド
レイン電極１２をスパッタ法により成膜した後に、ＰＥ
Ｐにより加工する。
【００１８】このように、ソース電極１３は、その中心
部にＡｌ材からなる中間層１０を配置し、その両側にＭ
ｏ材からなる外層１１を設けた３層構成となっており、
しかも後述する透明画素電極と接続される上部側の外層
１１膜厚が、下部側の外層１１膜厚よりも大きくなるよ
うに形成されている。
部にＡｌ材からなる中間層１０を配置し、その両側にＭ
ｏ材からなる外層１１を設けた３層構成となっており、
しかも後述する透明画素電極と接続される上部側の外層
１１膜厚が、下部側の外層１１膜厚よりも大きくなるよ
うに形成されている。
【００１９】このソース電極１３を３層構造に構成した
のは、Ａｌ材と透明画素電極とが直接接触を行うと、Ａ
ｌ材が透明画素電極側に吸収されて腐食され、もしくは
腐食が進行してしまう恐れがあり、これを防止するため
に多層構成としたもので、必要ならば２層構成として、
Ａｌ材の上側外層１１だけにＭｏ材を設けることも可能
である。
のは、Ａｌ材と透明画素電極とが直接接触を行うと、Ａ
ｌ材が透明画素電極側に吸収されて腐食され、もしくは
腐食が進行してしまう恐れがあり、これを防止するため
に多層構成としたもので、必要ならば２層構成として、
Ａｌ材の上側外層１１だけにＭｏ材を設けることも可能
である。
【００２０】その後、このソース電極１３の外層１１で
ある上部Ｍｏ材面上に、図２（ｂ）に示すようにＰＥ−
ＣＶＤにより、絶縁膜１４を構成するパッシベーション
膜となる、例えば４５０ｎｍの厚さの窒化シリコン膜を
設け、この膜で全面を覆う。次に図２（ｃ）に示すよう
に、ＰＥＰによりレジスト１５が絶縁膜１４上に形成さ
れ、これをＣＦ４＋Ｏ２の混合ガスによって、例えばエ
ッチング時間Ｔを３０〜６０ｓｅｃに設定してケミカル
ドライエッチング（ＣＤＥ）で処理し、コンタクトホー
ル１６を形成する。
ある上部Ｍｏ材面上に、図２（ｂ）に示すようにＰＥ−
ＣＶＤにより、絶縁膜１４を構成するパッシベーション
膜となる、例えば４５０ｎｍの厚さの窒化シリコン膜を
設け、この膜で全面を覆う。次に図２（ｃ）に示すよう
に、ＰＥＰによりレジスト１５が絶縁膜１４上に形成さ
れ、これをＣＦ４＋Ｏ２の混合ガスによって、例えばエ
ッチング時間Ｔを３０〜６０ｓｅｃに設定してケミカル
ドライエッチング（ＣＤＥ）で処理し、コンタクトホー
ル１６を形成する。
【００２１】更に図２（ｄ）に示すように、コンタクト
ホール１６の先端を、ソース電極１３の最外層１１側と
なる上側Ｍｏ材の厚さ方向中間部分まで到達するよう
に、例えばエッチング時間ｔを絶縁膜１４のエッチング
時間Ｔの略１／２に相当する１５〜３０ｓｅｃの時間
で、更にエッチング処理を行う。このようにエッチング
処理することにより、ソース電極１３のＭｏ材には、コ
ンタクトホール１６用に１０〜２０ｎｍ程度の凹部１７
が形成される。
ホール１６の先端を、ソース電極１３の最外層１１側と
なる上側Ｍｏ材の厚さ方向中間部分まで到達するよう
に、例えばエッチング時間ｔを絶縁膜１４のエッチング
時間Ｔの略１／２に相当する１５〜３０ｓｅｃの時間
で、更にエッチング処理を行う。このようにエッチング
処理することにより、ソース電極１３のＭｏ材には、コ
ンタクトホール１６用に１０〜２０ｎｍ程度の凹部１７
が形成される。
【００２２】この際に、上側の外層１１の厚さを下側の
外層１１の厚さよりも大としているので、引続きエッチ
ング処理を行っても、形成される凹部１７の底面が中間
層１０まで到達する危険性を回避することができる。ま
た、エッチング時間ｔを、ｔ≒Ｔ／２に設定すること
で、十分な深さを保ちながら、且つ中間層１０まで到達
させることなく、透明画素電極と確実に接続される凹部
１７を確保できることが判明した。
外層１１の厚さよりも大としているので、引続きエッチ
ング処理を行っても、形成される凹部１７の底面が中間
層１０まで到達する危険性を回避することができる。ま
た、エッチング時間ｔを、ｔ≒Ｔ／２に設定すること
で、十分な深さを保ちながら、且つ中間層１０まで到達
させることなく、透明画素電極と確実に接続される凹部
１７を確保できることが判明した。
【００２３】これらの一連の処理は、換言すれば、ＰＥ
Ｐによりレジスト１５を現像し、ＣＤＥでエッチングす
ることにより、コンタクトホール１６を開口する。この
開口形成の後に、更に同じ雰囲気中にてエッチング処理
を行い、ソース電極１３を形成する外層１１Ｍｏ材の厚
さ方向中間部分まで、続けてエッチング処理を行うもの
である。この結果、コンタクトホール１６は、窒化シリ
コン膜を貫通し、Ｍｏ材の中間部分まで連通するように
なる。
Ｐによりレジスト１５を現像し、ＣＤＥでエッチングす
ることにより、コンタクトホール１６を開口する。この
開口形成の後に、更に同じ雰囲気中にてエッチング処理
を行い、ソース電極１３を形成する外層１１Ｍｏ材の厚
さ方向中間部分まで、続けてエッチング処理を行うもの
である。この結果、コンタクトホール１６は、窒化シリ
コン膜を貫通し、Ｍｏ材の中間部分まで連通するように
なる。
【００２４】そして、その後レジスト１５を剥離させ、
例えば３μｍの厚さの感光性有機絶縁膜１８を塗布し、
現像後にスパッタ、ＰＥＰ、エッチングにより、酸化イ
ンジウムスズ（ＩＴＯ）からなる透明画素電極１９を形
成し、図２（ｅ）に示すように、この透明画素電極１９
の一部をコンタクトホール１６にも延在させることで、
ソース電極１３と透明画素電極１９との接続を行い、液
晶表示用アレイ基板を構成する。
例えば３μｍの厚さの感光性有機絶縁膜１８を塗布し、
現像後にスパッタ、ＰＥＰ、エッチングにより、酸化イ
ンジウムスズ（ＩＴＯ）からなる透明画素電極１９を形
成し、図２（ｅ）に示すように、この透明画素電極１９
の一部をコンタクトホール１６にも延在させることで、
ソース電極１３と透明画素電極１９との接続を行い、液
晶表示用アレイ基板を構成する。
【００２５】このような構成をとることにより、透明画
素電極１９とソース電極１３とは、コンタクトホール１
６を通して確実に相互接続されるので、接続不良等の事
故を未然に防止することができる。
素電極１９とソース電極１３とは、コンタクトホール１
６を通して確実に相互接続されるので、接続不良等の事
故を未然に防止することができる。
【００２６】なお、上記説明では、ソース電極１３を、
５０／６４０／６０ｎｍの厚さの構成をとるように説明
したが、この厚さはその設計の際に自由に取り得る値で
あって、この数値もしくは配分には限定されないことは
明らかであるが、最外層１１側のＭｏ材が、下側外層１
１のＭｏ材に比して大きな値をとるのが好ましい。
５０／６４０／６０ｎｍの厚さの構成をとるように説明
したが、この厚さはその設計の際に自由に取り得る値で
あって、この数値もしくは配分には限定されないことは
明らかであるが、最外層１１側のＭｏ材が、下側外層１
１のＭｏ材に比して大きな値をとるのが好ましい。
【００２７】またＣＦ４＋Ｏ２の混合ガスを使用した絶
縁膜１４のエッチングが終了した後に、ソース電極１３
のエッチングに、リン酸＋硝酸＋酢酸の混酸液等を用い
て、絶縁膜１４のエッチング方法とは異なる方法でエッ
チング処理することも可能であるが、この場合は、ドラ
イエッチング及びウエットエッチングと、そのエッチン
グ処理方法も異なるので、その都度エッチング処理装置
を換える必要がある。
縁膜１４のエッチングが終了した後に、ソース電極１３
のエッチングに、リン酸＋硝酸＋酢酸の混酸液等を用い
て、絶縁膜１４のエッチング方法とは異なる方法でエッ
チング処理することも可能であるが、この場合は、ドラ
イエッチング及びウエットエッチングと、そのエッチン
グ処理方法も異なるので、その都度エッチング処理装置
を換える必要がある。
【００２８】またアレイ基板の構成及び製造方法につい
ても、この実施例の構成もしくは製造方法と異なる構成
や製造方法をとることも可能で、本発明はこれらの実施
例に限定されないことは、言うまでもない。
ても、この実施例の構成もしくは製造方法と異なる構成
や製造方法をとることも可能で、本発明はこれらの実施
例に限定されないことは、言うまでもない。
【００２９】
【発明の効果】本発明によれば、透明画素電極とソース
電極とは、コンタクトホールを通して確実に相互接続さ
れるので、透明画素電極のスイッチング動作不良を防止
することができ、表示装置の品質向上、歩留まりの向上
をはかることができる。
電極とは、コンタクトホールを通して確実に相互接続さ
れるので、透明画素電極のスイッチング動作不良を防止
することができ、表示装置の品質向上、歩留まりの向上
をはかることができる。
【００３０】また、ソース電極を多層構成とすることに
より、使用材質による腐食の影響も防止することがで
き、更にエッチング時間を設定することで、より確実な
接続状態を有するアレイ基板及びその製造方法を提供す
ることができる。
より、使用材質による腐食の影響も防止することがで
き、更にエッチング時間を設定することで、より確実な
接続状態を有するアレイ基板及びその製造方法を提供す
ることができる。
【図１】本実施の形態に係る液晶表示用アレイ基板装置
のＮ型ＴＦＴ部分を示す要部断面図。
のＮ型ＴＦＴ部分を示す要部断面図。
【図２】図１に示す液晶表示用アレイ基板装置を構成す
る透明画素電極と配線部との接続状態を説明するための
工程説明図。
る透明画素電極と配線部との接続状態を説明するための
工程説明図。
【図３】従来の液晶表示用アレイ基板装置を示す要部断
面図。
面図。
１：透明絶縁基板 ５：ソース及びドレイン領域（ＴＦＴ） ７：ゲート線（ＴＦＴ） １０：中間層 １１：外層 １３：ソース電極 １４：絶縁膜 １６：コンタクトホール １９：透明画素電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１６Ｋ ６１６Ｓ Ｆターム(参考） 2H092 JA24 JA34 JA37 JA46 JB22 JB33 JB56 JB57 KA04 KA05 KB04 MA17 MA22 MA26 MA27 MA30 NA13 NA15 NA18 5C094 AA31 AA42 AA43 AA48 BA03 CA19 DA13 DB01 DB04 EA04 EA05 EB02 FA02 FB02 FB12 FB14 FB15 GB10 5F033 GG04 HH08 HH20 HH38 JJ01 JJ08 JJ20 JJ38 KK01 KK08 KK20 MM08 NN13 PP15 QQ08 QQ09 QQ11 QQ19 QQ37 RR06 RR27 SS15 VV15 XX09 5F110 AA30 CC02 DD02 DD11 EE44 FF30 GG02 GG13 GG25 GG32 GG51 HJ01 HJ12 HJ23 HL03 HL04 HL07 HL11 HL12 HL14 HL23 HM15 HM18 NN03 NN04 NN24 NN35 PP03 PP35 QQ03 QQ11 QQ25 5G435 AA14 AA17 CC09 HH12 KK05
Claims (7)
- 【請求項１】 基板上に形成されたソース及びドレイン
電極を有する薄膜トランジスタと、 この薄膜トランジスタ上に形成された絶縁膜と、 この絶縁膜上に形成された画素電極と、 前記絶縁膜を貫通し、更に前記ソース電極の厚さ方向中
間部分まで延在するように形成されたコンタクトホール
とを具備し、 このコンタクトホールを介して前記画素電極と前記ソー
ス電極とが電気的に接続していることを特徴とするアレ
イ基板。 - 【請求項２】 前記ソース電極は、異なる材質で少なく
とも２層構成となされ、前記コンタクトホールは、この
ソース電極の前記画素電極側に位置する外層の厚さ方向
中間部分まで延在していることを特徴とする請求項１記
載のアレイ基板。 - 【請求項３】 前記ソース電極は、アルミニュウム材及
びモリブデン材の２層構造を有し、このモリブデン材層
が前記画素電極側に位置していることを特徴とする請求
項２記載のアレイ基板。 - 【請求項４】 前記ソース電極は、異なる材質で３層構
成となされ、中間層を介して配置される両側の外層のう
ち、前記コンタクトホールが設けられる外層の厚さを、
他の外層の厚さに比して厚く形成したことを特徴とする
請求項２記載のアレイ基板。 - 【請求項５】 前記ソース電極は、中間層にアルミニュ
ウム材を、その両側の外層にモリブデン材を使用したこ
とを特徴とする請求項４記載のアレイ基板。 - 【請求項６】 基板上にソース電極及びドレイン電極を
有する薄膜トランジスタを形成する工程と、 この薄膜トランジスタ上に絶縁膜を形成する工程と、 この絶縁膜を貫通し前記ソース電極の厚さ方向中間部分
にまで延在するコンタクトホールを形成するエッチング
工程と、 このエッチング工程によって得られたコンタクトホール
を介して、前記ソース電極と電気的に接続される画素電
極を前記絶縁膜上に形成する工程とを有し、 前記エッチング工程は、前記絶縁膜をエッチングした後
に継続して、前記ソース電極の一部をエッチングするこ
とを特徴とするアレイ基板の製造方法。 - 【請求項７】 前記エッチング工程は、前記絶縁層をエ
ッチングする時間をＴとした時に、前記ソース電極のエ
ッチング時間ｔを、ｔ≒Ｔ／２に設定したことを特徴と
する請求項６記載のアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157064A JP2001337624A (ja) | 2000-05-26 | 2000-05-26 | アレイ基板及びその製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000157064A JP2001337624A (ja) | 2000-05-26 | 2000-05-26 | アレイ基板及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001337624A true JP2001337624A (ja) | 2001-12-07 |
Family
ID=18661760
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|---|---|---|---|
| JP2000157064A Pending JP2001337624A (ja) | 2000-05-26 | 2000-05-26 | アレイ基板及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2001337624A (ja) |
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-
2000
- 2000-05-26 JP JP2000157064A patent/JP2001337624A/ja active Pending
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