JP3281756B2 - 半導体装置及びそれを用いた液晶パネル - Google Patents
半導体装置及びそれを用いた液晶パネルInfo
- Publication number
- JP3281756B2 JP3281756B2 JP8794595A JP8794595A JP3281756B2 JP 3281756 B2 JP3281756 B2 JP 3281756B2 JP 8794595 A JP8794595 A JP 8794595A JP 8794595 A JP8794595 A JP 8794595A JP 3281756 B2 JP3281756 B2 JP 3281756B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- source
- contact hole
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、特に薄
膜半導体トランジスタ装置及びそれを用いた液晶パネル
に関する。
膜半導体トランジスタ装置及びそれを用いた液晶パネル
に関する。
【０００２】
【従来の技術】従来のコプレナー型薄膜トランジスタを
図１６ないし図１８に示す。図１６は平面図、図１７は
ｘ−ｘ’線断面図、図１８はｙ−ｙ’線断面図である。
これらの図に示すように、ガラスなどからなる透明絶縁
性基板１上に形成された非晶質シリコン或いは多結晶シ
リコンからなる薄膜半導体膜２上にゲート絶縁膜３が設
けられ、このゲート絶縁膜３上に多結晶シリコンからな
るゲート電極４が設けられる。このゲート電極４をマス
クとして、半導体膜２に燐（Ｐ）、ボロン（Ｂ）等の不
純物をドーピングし、ソース、ドレイン領域６、７が形
成され、そして、このゲート電極４を含み半導体膜上が
保護絶縁膜８で被覆されている。この保護絶縁膜８にコ
ンタクトホール９、９、９が設けられ、これらコンタク
トホール９、９、９を介して、アルミニウム（Ａｌ）な
どからなる取り出し電極１０とソース、ドレイン領域
６、７及びゲート電極４がそれぞれ接続されている。
図１６ないし図１８に示す。図１６は平面図、図１７は
ｘ−ｘ’線断面図、図１８はｙ−ｙ’線断面図である。
これらの図に示すように、ガラスなどからなる透明絶縁
性基板１上に形成された非晶質シリコン或いは多結晶シ
リコンからなる薄膜半導体膜２上にゲート絶縁膜３が設
けられ、このゲート絶縁膜３上に多結晶シリコンからな
るゲート電極４が設けられる。このゲート電極４をマス
クとして、半導体膜２に燐（Ｐ）、ボロン（Ｂ）等の不
純物をドーピングし、ソース、ドレイン領域６、７が形
成され、そして、このゲート電極４を含み半導体膜上が
保護絶縁膜８で被覆されている。この保護絶縁膜８にコ
ンタクトホール９、９、９が設けられ、これらコンタク
トホール９、９、９を介して、アルミニウム（Ａｌ）な
どからなる取り出し電極１０とソース、ドレイン領域
６、７及びゲート電極４がそれぞれ接続されている。
【０００３】上述したように、従来の薄膜トランジスタ
を形成する場合、ソース、ドレイン領域６、７上に位置
する絶縁膜はゲート絶縁膜の形成時に作製した絶縁膜３
と保護絶縁膜８の二層構造となる。
を形成する場合、ソース、ドレイン領域６、７上に位置
する絶縁膜はゲート絶縁膜の形成時に作製した絶縁膜３
と保護絶縁膜８の二層構造となる。
【０００４】これに対して、ゲート電極４はゲート絶縁
膜３を形成した後に形成するので、図１８に示すよう
に、ゲート電極４の上部は保護絶縁膜８の一層となる。
このため、ソース、ドレイン領域６、７上とゲート電極
４の上部での絶縁膜の膜厚に違いを生じる。これらの状
況でコンタクトホール９を形成すると、ゲート電極４上
はソース、ドレイン領域６、７上よりも膜厚が薄いた
め、速くエッチャントがゲート電極４に達し、ソース、
ドレイン領域６、７よりもエッチャントに晒される時間
が長くなる。この時、ゲート電極４は不純物を含む多結
晶シリコン等を用いるため、保護絶縁膜８のエッチャン
トに侵されやすく、ゲート電極４の薄膜化が生じる。
膜３を形成した後に形成するので、図１８に示すよう
に、ゲート電極４の上部は保護絶縁膜８の一層となる。
このため、ソース、ドレイン領域６、７上とゲート電極
４の上部での絶縁膜の膜厚に違いを生じる。これらの状
況でコンタクトホール９を形成すると、ゲート電極４上
はソース、ドレイン領域６、７上よりも膜厚が薄いた
め、速くエッチャントがゲート電極４に達し、ソース、
ドレイン領域６、７よりもエッチャントに晒される時間
が長くなる。この時、ゲート電極４は不純物を含む多結
晶シリコン等を用いるため、保護絶縁膜８のエッチャン
トに侵されやすく、ゲート電極４の薄膜化が生じる。
【０００５】この結果、Ａ１などからなる電極１０との
コンタクトが不十分になり、接触不良等により歩留まり
が悪くなるという問題があった。この傾向は、特に、薄
膜トランジスタのようにゲート絶縁膜３が厚い場合や、
保護絶縁膜８に対して、ゲート絶縁膜３のエッチングレ
ートが非常に遅い場合に多発する。
コンタクトが不十分になり、接触不良等により歩留まり
が悪くなるという問題があった。この傾向は、特に、薄
膜トランジスタのようにゲート絶縁膜３が厚い場合や、
保護絶縁膜８に対して、ゲート絶縁膜３のエッチングレ
ートが非常に遅い場合に多発する。
【０００６】
【発明が解決しようとする課題】この問題を克服するた
めの一例として、ゲート電極４の全体の膜厚を厚くする
ことが考えられるが、ゲート電極４が厚くなると、保護
絶縁膜８の膜厚を厚くしなければならず、成膜やエッチ
ングに時間がかかりスループットが悪くなる。また、段
差が大きくなり、保護絶縁膜８の段差の被覆性が悪くな
るなど他の部分で問題が生じる。更に、レーザによる活
性化の場合、ゲート電極４の膜厚を厚くするとゲート電
極４の下部の活性化が十分に行われないという問題もあ
った。
めの一例として、ゲート電極４の全体の膜厚を厚くする
ことが考えられるが、ゲート電極４が厚くなると、保護
絶縁膜８の膜厚を厚くしなければならず、成膜やエッチ
ングに時間がかかりスループットが悪くなる。また、段
差が大きくなり、保護絶縁膜８の段差の被覆性が悪くな
るなど他の部分で問題が生じる。更に、レーザによる活
性化の場合、ゲート電極４の膜厚を厚くするとゲート電
極４の下部の活性化が十分に行われないという問題もあ
った。
【０００７】この発明は、上述した従来の問題点を解消
するためになされたものにして、コンタクトホール形成
時のエッチング時間に余裕を持たせるとともに、取り出
し電極とゲート電極との接触を良好にし、歩留まりを向
上させることができる半導体装置を提供することを目的
とする。
するためになされたものにして、コンタクトホール形成
時のエッチング時間に余裕を持たせるとともに、取り出
し電極とゲート電極との接触を良好にし、歩留まりを向
上させることができる半導体装置を提供することを目的
とする。
【０００８】さらに、この発明は、液晶パネルに用いて
好適な半導体装置を提供し、ドライバー部と画素アレイ
部とを一つの基板に配置した液晶パネルを提供すること
を目的とする。
好適な半導体装置を提供し、ドライバー部と画素アレイ
部とを一つの基板に配置した液晶パネルを提供すること
を目的とする。
【０００９】
【課題を解決するための手段】この発明は、半導体層に
高濃度不純物を有するソースおよびドレイン領域が形成
され、その半導体層上にゲート絶縁膜を介してゲート電
極が形成され、前記ソース、ドレイン領域及びゲート電
極上に保護絶縁膜が形成され、この保護絶縁膜に設けた
コンタクトホールを介してソース、ドレイン領域及びゲ
ート電極に配線がそれぞれ接続される半導体装置におい
て、コンタクトホールの下に位置するゲート電極の下層
または上層に電極層を設け、ゲート電極におけるコンタ
クトホールの下部を含む領域を他の領域よりも厚膜化し
たことを特徴とする。
高濃度不純物を有するソースおよびドレイン領域が形成
され、その半導体層上にゲート絶縁膜を介してゲート電
極が形成され、前記ソース、ドレイン領域及びゲート電
極上に保護絶縁膜が形成され、この保護絶縁膜に設けた
コンタクトホールを介してソース、ドレイン領域及びゲ
ート電極に配線がそれぞれ接続される半導体装置におい
て、コンタクトホールの下に位置するゲート電極の下層
または上層に電極層を設け、ゲート電極におけるコンタ
クトホールの下部を含む領域を他の領域よりも厚膜化し
たことを特徴とする。
【００１０】前記ゲート電極が多結晶シリコンからな
り、前記コンタクトホールの下に位置するゲート電極の
下層または上層に、ゲート電極と同種の導電性を示す多
結晶シリコンからなる電極層を配置すると良い。
り、前記コンタクトホールの下に位置するゲート電極の
下層または上層に、ゲート電極と同種の導電性を示す多
結晶シリコンからなる電極層を配置すると良い。
【００１１】また、この発明の液晶パネルは、透明絶縁
基板上にドライバー部と画素アレイ部が設けられた液晶
パネルであって、前記ドライバー部にコプレナー型薄膜
トランジスタを用い、画素アレイ部の画素スイッチング
用トランジスタに逆スタガ型薄膜トランジスタを用いる
と共に、前記コプレナー型薄膜トランジスタは、前記透
明絶縁基板上に形成された半導体膜に高濃度不純物を有
するソースおよびドレイン領域を備え、この半導体膜上
にゲート絶縁膜を介してゲート電極が形成され、前記ソ
ース、ドレイン領域及びゲート電極上に保護絶縁膜が形
成され、この保護絶縁膜に設けたコンタクトホールを介
してソース、ドレイン領域及びゲート電極に配線がそれ
ぞれ接続され、且つ前記コンタクトホールの下に位置す
るゲート電極の下層または上層に電極層を設け、ゲート
電極におけるコンタクトホールの下部を含む領域を他の
領域よりも厚膜化したことを特徴とする。
基板上にドライバー部と画素アレイ部が設けられた液晶
パネルであって、前記ドライバー部にコプレナー型薄膜
トランジスタを用い、画素アレイ部の画素スイッチング
用トランジスタに逆スタガ型薄膜トランジスタを用いる
と共に、前記コプレナー型薄膜トランジスタは、前記透
明絶縁基板上に形成された半導体膜に高濃度不純物を有
するソースおよびドレイン領域を備え、この半導体膜上
にゲート絶縁膜を介してゲート電極が形成され、前記ソ
ース、ドレイン領域及びゲート電極上に保護絶縁膜が形
成され、この保護絶縁膜に設けたコンタクトホールを介
してソース、ドレイン領域及びゲート電極に配線がそれ
ぞれ接続され、且つ前記コンタクトホールの下に位置す
るゲート電極の下層または上層に電極層を設け、ゲート
電極におけるコンタクトホールの下部を含む領域を他の
領域よりも厚膜化したことを特徴とする。
【００１２】前記コプレナー型薄膜トランジスタの半導
体層と電極層及び前記逆スタガ型薄膜トランジスタのゲ
ート電極を同一工程で形成すると良い。
体層と電極層及び前記逆スタガ型薄膜トランジスタのゲ
ート電極を同一工程で形成すると良い。
【００１３】
【作用】コンタクトホールの下のゲート電極の下層また
は上層に電極層を設けたので、ゲート電極がエッチャン
トに長時間晒されても十分な耐性をもち、ゲート電極と
配線との良好なコンタクトが得られる。
は上層に電極層を設けたので、ゲート電極がエッチャン
トに長時間晒されても十分な耐性をもち、ゲート電極と
配線との良好なコンタクトが得られる。
【００１４】上記半導体装置を、液晶パネルのドライバ
ー部に用い、画素アレイ部のトランジスタに逆スタガ型
トランジスタを用いることで、ドライバー部でのゲート
電極と配線との良好なコンタクトが得られ、歩留まりが
飛躍的に向上し、安価な液晶パネルが提供できる。
ー部に用い、画素アレイ部のトランジスタに逆スタガ型
トランジスタを用いることで、ドライバー部でのゲート
電極と配線との良好なコンタクトが得られ、歩留まりが
飛躍的に向上し、安価な液晶パネルが提供できる。
【００１５】
【実施例】以下、この発明の実施例を図面を参照して説
明する。図１は、この発明の一実施例を示す平面図、図
２は、図１のｘ−ｘ’線断面図、図３は図１のｙ−ｙ’
線断面図である。なお、従来例と同一部分には同一符号
を付す。
明する。図１は、この発明の一実施例を示す平面図、図
２は、図１のｘ−ｘ’線断面図、図３は図１のｙ−ｙ’
線断面図である。なお、従来例と同一部分には同一符号
を付す。
【００１６】図１ないし図３に示すように、透明絶縁性
基板１上に多結晶シリコンからなる薄膜半導体膜２（半
導体層）が設けられ、この半導体膜２上にゲート絶縁膜
３が設けられている。このゲート絶縁膜３上に多結晶シ
リコンからなるゲート電極４が設けられている。そし
て、このゲート電極４のコンタクトホールが形成される
部分には、前記半導体薄膜２上にチャネル部２ａあるい
はゲート電極４と同種の導電性を示す多結晶シリコンか
らなる電極層１４が予め設けられている。
基板１上に多結晶シリコンからなる薄膜半導体膜２（半
導体層）が設けられ、この半導体膜２上にゲート絶縁膜
３が設けられている。このゲート絶縁膜３上に多結晶シ
リコンからなるゲート電極４が設けられている。そし
て、このゲート電極４のコンタクトホールが形成される
部分には、前記半導体薄膜２上にチャネル部２ａあるい
はゲート電極４と同種の導電性を示す多結晶シリコンか
らなる電極層１４が予め設けられている。
【００１７】前記ゲート電極４をマスクとして、半導体
膜２に燐（Ｐ）等の不純物をドーピングすることにより
ソース、ドレイン領域６、７が形成される。そして、こ
のゲート電極４を含み半導体膜２上が保護絶縁膜８で被
覆されている。
膜２に燐（Ｐ）等の不純物をドーピングすることにより
ソース、ドレイン領域６、７が形成される。そして、こ
のゲート電極４を含み半導体膜２上が保護絶縁膜８で被
覆されている。
【００１８】この保護絶縁膜８にコンタクトホール９、
９、９が設けられ、これらコンタクトホール９、９、９
を介してアルミニウム（Ａｌ）などからなる取り出し電
極１０とソース、ドレイン領域６、７及びゲート電極４
がそれぞれ接続されている。
９、９が設けられ、これらコンタクトホール９、９、９
を介してアルミニウム（Ａｌ）などからなる取り出し電
極１０とソース、ドレイン領域６、７及びゲート電極４
がそれぞれ接続されている。
【００１９】さて、この発明は、図３に示すように、ゲ
ート電極４上の保護絶縁膜８のコンタクトホール９を形
成する位置におけるゲート電極４の下にチャネル部２ａ
かゲート電極４と同種の導電性を示す電極層１４が設け
られている。すなわち、この部分のゲート電極領域はゲ
ート電極４と電極層１４との２層の電極膜で構成されて
いる。この構造により、ゲート電極４のコンタクトホー
ル９の下部を含む領域が厚膜化する。
ート電極４上の保護絶縁膜８のコンタクトホール９を形
成する位置におけるゲート電極４の下にチャネル部２ａ
かゲート電極４と同種の導電性を示す電極層１４が設け
られている。すなわち、この部分のゲート電極領域はゲ
ート電極４と電極層１４との２層の電極膜で構成されて
いる。この構造により、ゲート電極４のコンタクトホー
ル９の下部を含む領域が厚膜化する。
【００２０】この構造を取ることにより、コンタクトホ
ール９を形成する時にゲート電極４にエッチャントが長
時間晒されることがあっても、十分な耐久性をもつ。
ール９を形成する時にゲート電極４にエッチャントが長
時間晒されることがあっても、十分な耐久性をもつ。
【００２１】また、チャネル部の半導体２ａと本発明で
新たに加えた電極層１４の半導体膜の間隔を狭くとり、
ゲート絶縁膜３を成膜すると同時に、チャネル層２ａと
電極層１４間の凹部を埋めることにより、チャネル部２
ａの段差によるゲート電極４の段差切れを防ぐことがで
きる。
新たに加えた電極層１４の半導体膜の間隔を狭くとり、
ゲート絶縁膜３を成膜すると同時に、チャネル層２ａと
電極層１４間の凹部を埋めることにより、チャネル部２
ａの段差によるゲート電極４の段差切れを防ぐことがで
きる。
【００２２】尚、チャネル上のゲート電極４は、従来と
同じ構造、膜厚であるため、薄膜トランジスタの特性に
何ら影響を与えないのは言うまでもない。
同じ構造、膜厚であるため、薄膜トランジスタの特性に
何ら影響を与えないのは言うまでもない。
【００２３】次に、この発明の薄膜トランジスタの製造
例を図４ないし図１２に従い説明する。図４ないし図１
２は図１のｙ−ｙ’線の断面部分を示している。
例を図４ないし図１２に従い説明する。図４ないし図１
２は図１のｙ−ｙ’線の断面部分を示している。
【００２４】図４に示すように、透明絶縁性基板１の上
に多結晶シリコン（poly-Si）膜をプラズマＣＶＤ法な
どにより５００〜１０００オングストローム成膜し、チ
ャネルとソース、ドレイン領域となる半導体膜２とゲー
ト電極で取り出し電極とコンタクトを取る部分にこの発
明の特徴とする１層目の電極層１４を形成する。
に多結晶シリコン（poly-Si）膜をプラズマＣＶＤ法な
どにより５００〜１０００オングストローム成膜し、チ
ャネルとソース、ドレイン領域となる半導体膜２とゲー
ト電極で取り出し電極とコンタクトを取る部分にこの発
明の特徴とする１層目の電極層１４を形成する。
【００２５】次に、図５に示すように、この多結晶シリ
コン膜２の上に、絶縁膜３をＣＶＤ法、スパッタ法等を
用い２００〜６００℃の温度で１０００〜２０００オン
グストローム成膜する。
コン膜２の上に、絶縁膜３をＣＶＤ法、スパッタ法等を
用い２００〜６００℃の温度で１０００〜２０００オン
グストローム成膜する。
【００２６】次に、図６に示すように、電極層１４の上
のゲート絶縁膜３をフォトリソグラフィ工程を用いてエ
ッチングで除去し、電極層１４を露出させる。
のゲート絶縁膜３をフォトリソグラフィ工程を用いてエ
ッチングで除去し、電極層１４を露出させる。
【００２７】続いて、図７に示すように、その上に多結
晶シリコンもしくは非晶質シリコンをＣＶＤ法、蒸着
法、スパッタ法等を用いて２００〜５００℃の温度で５
００〜２０００オングストローム成膜し、フォトリソグ
ラフィ工程を経てゲート電極４を形成する。
晶シリコンもしくは非晶質シリコンをＣＶＤ法、蒸着
法、スパッタ法等を用いて２００〜５００℃の温度で５
００〜２０００オングストローム成膜し、フォトリソグ
ラフィ工程を経てゲート電極４を形成する。
【００２８】この状態で図８に示すように、ゲート電極
４をマスクとし、ソース、ドレイン領域を形成するため
イオン打ち込みにより、Ｐ（燐）イオンをエネルギー１
０〜１００ＫｅＶ、ドーズ量２×１０15〜１×１０16ｃ
ｍ-2で注入する。
４をマスクとし、ソース、ドレイン領域を形成するため
イオン打ち込みにより、Ｐ（燐）イオンをエネルギー１
０〜１００ＫｅＶ、ドーズ量２×１０15〜１×１０16ｃ
ｍ-2で注入する。
【００２９】その後、図９に示すように、エキシマレー
ザ１５によりソース、ドレイン領域６、７の活性化とゲ
ート電極４の結晶性の回復を同時に行う。この時のレー
ザエネルギーは１５０〜４００mJ／cm2 とした。この活
性化処理でゲート電極４に含まれる導電性を決定する不
純物が電極層１４部分に拡散する。
ザ１５によりソース、ドレイン領域６、７の活性化とゲ
ート電極４の結晶性の回復を同時に行う。この時のレー
ザエネルギーは１５０〜４００mJ／cm2 とした。この活
性化処理でゲート電極４に含まれる導電性を決定する不
純物が電極層１４部分に拡散する。
【００３０】次に、図１０に示すように、保護絶縁膜８
をＣＶＤ法、スパッタ法等で５０００〜１００００オン
グストローム成膜する。
をＣＶＤ法、スパッタ法等で５０００〜１００００オン
グストローム成膜する。
【００３１】その後、図１１に示すように、フォトリソ
グラフィ工程によりソース、ドレイン領域６、７上及び
ゲート電極４上の保護絶縁膜８を貫通するコンタクトホ
ール９を設ける。この時、前述したように、ゲート電極
４はソース、ドレイン領域６、７よりも、エッチャント
に晒らされる時間が長くなるが、本発明によれば十分な
膜厚があり問題とならない。
グラフィ工程によりソース、ドレイン領域６、７上及び
ゲート電極４上の保護絶縁膜８を貫通するコンタクトホ
ール９を設ける。この時、前述したように、ゲート電極
４はソース、ドレイン領域６、７よりも、エッチャント
に晒らされる時間が長くなるが、本発明によれば十分な
膜厚があり問題とならない。
【００３２】次に、図１２に示すように、真空蒸着法、
スパッタ法等によりＡｌ等の金属電極膜を８０００〜１
５０００オングストローム成膜し、フォトレジスト工程
により、パターニングすることにより、取り出し電極１
０を形成して図１ないし図３に示すような構造の薄膜ト
ランジスタが作製できる。
スパッタ法等によりＡｌ等の金属電極膜を８０００〜１
５０００オングストローム成膜し、フォトレジスト工程
により、パターニングすることにより、取り出し電極１
０を形成して図１ないし図３に示すような構造の薄膜ト
ランジスタが作製できる。
【００３３】この工程において、イオン打ち込みはＰイ
オンを用いたが、もちろん他のＢ（ボロン）、Ａｓ（ヒ
素）イオン等でも問題ない。
オンを用いたが、もちろん他のＢ（ボロン）、Ａｓ（ヒ
素）イオン等でも問題ない。
【００３４】また、図４の工程において、フォトリソグ
ラフィのプロセスを利用し、２回成膜することにより、
半導体膜２と電極層１４とが違う膜厚、膜質としても良
い。
ラフィのプロセスを利用し、２回成膜することにより、
半導体膜２と電極層１４とが違う膜厚、膜質としても良
い。
【００３５】なお、上述した実施例においては、ゲート
電極４の下層部に電極層１４を設けて２層構造にしてい
るが、ゲート電極４の上にモリブデン（Ｍｏ）などの金
属層を積層した２層構造にしてもよい。
電極４の下層部に電極層１４を設けて２層構造にしてい
るが、ゲート電極４の上にモリブデン（Ｍｏ）などの金
属層を積層した２層構造にしてもよい。
【００３６】また、上述した実施例においては、薄膜ト
ランジスタについて説明したが、ＭＯＳ型トランジスタ
にこの発明を適用しても同様の効果が得られる。
ランジスタについて説明したが、ＭＯＳ型トランジスタ
にこの発明を適用しても同様の効果が得られる。
【００３７】ところで、アクティブマトリクス液晶パネ
ルは図１３に示すように、画素アレイ部２０１、データ
線ドライバー部２０２とゲート線ドライバー部２０３を
備えてなり、それぞれのドライバー部２０２、２０３か
らデータ線２０１ｄ、ゲート線２０１ｇが伸び、画素ア
レイ２０１の各画素のスイッチング用の薄膜トランジス
タ（ＴＦＴ）２０１ａに接続され、それぞれの画素が駆
動される。
ルは図１３に示すように、画素アレイ部２０１、データ
線ドライバー部２０２とゲート線ドライバー部２０３を
備えてなり、それぞれのドライバー部２０２、２０３か
らデータ線２０１ｄ、ゲート線２０１ｇが伸び、画素ア
レイ２０１の各画素のスイッチング用の薄膜トランジス
タ（ＴＦＴ）２０１ａに接続され、それぞれの画素が駆
動される。
【００３８】ここで、画素のスイッチング用ＴＦＴ２０
１ａには、低リーク電流のＴＦＴが好適である。そし
て、活性層にアモルファスシリコンを用いると、ＴＦＴ
の低電流化が容易に行える。このため、画素のスイッチ
ング用ＴＦＴ２０１ａとしては、アモルファスシリコン
を用いたＴＦＴが好適である。そして、アモルファスシ
リコンを用いたＴＦＴでは、成膜時にアモルファスシリ
コン膜へのダメージが少ない逆スタガ型ＴＦＴ構造が好
適である。
１ａには、低リーク電流のＴＦＴが好適である。そし
て、活性層にアモルファスシリコンを用いると、ＴＦＴ
の低電流化が容易に行える。このため、画素のスイッチ
ング用ＴＦＴ２０１ａとしては、アモルファスシリコン
を用いたＴＦＴが好適である。そして、アモルファスシ
リコンを用いたＴＦＴでは、成膜時にアモルファスシリ
コン膜へのダメージが少ない逆スタガ型ＴＦＴ構造が好
適である。
【００３９】一方、データ線ドライバー部２０２とゲー
ト線ドライバー部２０３においてもドライバー用トラン
ジスタとしてＴＦＴを用いることができる。このドライ
バー部２０２、２０３もＴＦＴで構成することで、ドラ
イバー部２０２、２０３と画素アレイ部２０１を同一基
板上に設けることが可能となる。このドライバー部２０
２、２０３に用いられるＴＦＴは、高速動作が要求され
るため、活性層に多結晶シリコンを用いられる。多結晶
シリコンを用いたＴＦＴに前記に逆スタガ構造を用いる
と、多結晶シリコン形成時にゲート電極にダメージが生
じるため、一般にコプレナー型構造が用いられている。
しかしながら、このコプレナー型構造ＴＦＴでは、前述
したように、コンタクトホール作成時にゲート電極へダ
メージが発生するという問題がある。
ト線ドライバー部２０３においてもドライバー用トラン
ジスタとしてＴＦＴを用いることができる。このドライ
バー部２０２、２０３もＴＦＴで構成することで、ドラ
イバー部２０２、２０３と画素アレイ部２０１を同一基
板上に設けることが可能となる。このドライバー部２０
２、２０３に用いられるＴＦＴは、高速動作が要求され
るため、活性層に多結晶シリコンを用いられる。多結晶
シリコンを用いたＴＦＴに前記に逆スタガ構造を用いる
と、多結晶シリコン形成時にゲート電極にダメージが生
じるため、一般にコプレナー型構造が用いられている。
しかしながら、このコプレナー型構造ＴＦＴでは、前述
したように、コンタクトホール作成時にゲート電極へダ
メージが発生するという問題がある。
【００４０】そこで、この発明では、データ線ドライバ
ー部２０２、ゲート線ドライバー部２０３に前述した図
１ないし図３に示すこの実施例のコプレナー型ＴＦＴを
用い、画素のスイッチング用ＴＦＴ２０１ａとして逆ス
タガ型アモルファスシリコンＴＦＴ用いた。
ー部２０２、ゲート線ドライバー部２０３に前述した図
１ないし図３に示すこの実施例のコプレナー型ＴＦＴを
用い、画素のスイッチング用ＴＦＴ２０１ａとして逆ス
タガ型アモルファスシリコンＴＦＴ用いた。
【００４１】図１４は、画素用スイッチングＴＦＴ２０
１ａの構造を示す模式的断面図、図１５は、データ線ド
ライバー部２０２、ゲート線ドライバー部２０３のシフ
トレジスタにこの発明を用いた実施例を示す平面図であ
る。
１ａの構造を示す模式的断面図、図１５は、データ線ド
ライバー部２０２、ゲート線ドライバー部２０３のシフ
トレジスタにこの発明を用いた実施例を示す平面図であ
る。
【００４２】ドライバー部２０２、２０３を構成する各
ＴＦＴのゲート電極のコンタクトホールに位置する箇所
の透明絶縁基板１上に多結晶シリコン膜からなる１層目
の電極層１４が形成される。この１層目の電極層１４
は、前述したように、チャネルと、ソースドレイン領域
となる半導体膜と同時に形成される。また、この時、ス
イッチング用ＴＦＴ２０１ａの多結晶シリコン膜からな
るゲート電極３１が同時に形成される。
ＴＦＴのゲート電極のコンタクトホールに位置する箇所
の透明絶縁基板１上に多結晶シリコン膜からなる１層目
の電極層１４が形成される。この１層目の電極層１４
は、前述したように、チャネルと、ソースドレイン領域
となる半導体膜と同時に形成される。また、この時、ス
イッチング用ＴＦＴ２０１ａの多結晶シリコン膜からな
るゲート電極３１が同時に形成される。
【００４３】そして、前述した図４ないし図１２の工程
に従い図１５に示すシフトレジスタが形成される。この
図１５において、４はゲート電極、６、７はソース、ド
レイン領域、９はコンタクトホール、１０はゲート配
線、１４は第１の電極層である。
に従い図１５に示すシフトレジスタが形成される。この
図１５において、４はゲート電極、６、７はソース、ド
レイン領域、９はコンタクトホール、１０はゲート配
線、１４は第１の電極層である。
【００４４】また、図１４に示す逆スタガ型のＴＦＴ
は、第１の電極層１４と同時にゲート電極３１が形成さ
れた後、周知の方法で逆スタガ型構造のアモルファスシ
リコンＴＦＴが形成される。すなわち、ゲート電極３１
上に、酸化シリコン等からなるゲート絶縁膜３２が形成
され、このゲート絶縁膜３２上に活性層となるｉ型アモ
ルファスシリコン層３３が設けられる。そして、このア
モルファスシリコン層３３上にソース、ドレイン領域と
なるｎ+型アモルファスシリコン膜３４が設けられ、こ
のアモルファスシリコン膜３４上にＩＴＯ等の画素電極
３５が設けられている。なお、図１４において、３６は
エッチングストッパ、３７はパッシベーション膜であ
る。
は、第１の電極層１４と同時にゲート電極３１が形成さ
れた後、周知の方法で逆スタガ型構造のアモルファスシ
リコンＴＦＴが形成される。すなわち、ゲート電極３１
上に、酸化シリコン等からなるゲート絶縁膜３２が形成
され、このゲート絶縁膜３２上に活性層となるｉ型アモ
ルファスシリコン層３３が設けられる。そして、このア
モルファスシリコン層３３上にソース、ドレイン領域と
なるｎ+型アモルファスシリコン膜３４が設けられ、こ
のアモルファスシリコン膜３４上にＩＴＯ等の画素電極
３５が設けられている。なお、図１４において、３６は
エッチングストッパ、３７はパッシベーション膜であ
る。
【００４５】このようにして、データ線ドライバー部２
０２、ゲート線ドライバー部２０３に前述した図１ない
し図３に示すこの実施例のコプレナー型ＴＦＴを用い、
画素のスイッチング用ＴＦＴ２０１ａとして逆スタガ型
アモルファスシリコンＴＦＴ用いた液晶パネルが得られ
る。
０２、ゲート線ドライバー部２０３に前述した図１ない
し図３に示すこの実施例のコプレナー型ＴＦＴを用い、
画素のスイッチング用ＴＦＴ２０１ａとして逆スタガ型
アモルファスシリコンＴＦＴ用いた液晶パネルが得られ
る。
【００４６】
【発明の効果】以上説明したように、この発明によれ
ば、コンタクトホール形成時にゲート電極がエッチャン
トに長時間晒らされることがあっても、十分な耐性をも
ち、配線との良好なコンタクトが得られる。
ば、コンタクトホール形成時にゲート電極がエッチャン
トに長時間晒らされることがあっても、十分な耐性をも
ち、配線との良好なコンタクトが得られる。
【００４７】また、この発明により、コンタクトホール
形成時のエッチング時間に余裕が生じ、強いては、歩留
まりの向上につながる。さらに、チャネル部の半導体膜
と下層の電極層の間隔を狭くとることによりゲート電極
の段差切れを防ぐことができる。
形成時のエッチング時間に余裕が生じ、強いては、歩留
まりの向上につながる。さらに、チャネル部の半導体膜
と下層の電極層の間隔を狭くとることによりゲート電極
の段差切れを防ぐことができる。
【００４８】さらに、上記半導体装置を、液晶パネルの
ドライバー部に用い、画素アレイ部のトランジスタに逆
スタガ型トランジスタを用いることで、ドライバー部で
のゲート電極と配線との良好なコンタクトが得られ、歩
留まりが飛躍的に向上し、安価な液晶パネルが提供でき
る。
ドライバー部に用い、画素アレイ部のトランジスタに逆
スタガ型トランジスタを用いることで、ドライバー部で
のゲート電極と配線との良好なコンタクトが得られ、歩
留まりが飛躍的に向上し、安価な液晶パネルが提供でき
る。
【図１】この発明による薄膜トランジスタの一実施例を
示す平面図である。
示す平面図である。
【図２】図１のｘ−ｘ’線断面図である。
【図３】図１のｙ−ｙ’線断面図である。
【図４】この発明による薄膜トランジスタの製造工程を
示す断面図である。
示す断面図である。
【図５】この発明による薄膜トランジスタの製造工程を
示す断面図である。
示す断面図である。
【図６】この発明による薄膜トランジスタの製造工程を
示す断面図である。
示す断面図である。
【図７】この発明による薄膜トランジスタの製造工程を
示す断面図である。
示す断面図である。
【図８】この発明による薄膜トランジスタの製造工程を
示す断面図である。
示す断面図である。
【図９】この発明による薄膜トランジスタの製造工程を
示す断面図である。
示す断面図である。
【図１０】この発明による薄膜トランジスタの製造工程
を示す断面図である。
を示す断面図である。
【図１１】この発明による薄膜トランジスタの製造工程
を示す断面図である。
を示す断面図である。
【図１２】この発明による薄膜トランジスタの製造工程
を示す断面図である。
を示す断面図である。
【図１３】アクティブマトリクス液晶パネルの構造説明
図である。
図である。
【図１４】逆スタガ型薄膜トランジスタの模式的断面図
である。
である。
【図１５】この発明を液晶パネルのドライバー部のシフ
トレジスタに用いた平面図である。
トレジスタに用いた平面図である。
【図１６】従来の薄膜トランジスタを示す平面図であ
る。
る。
【図１７】図１６のｘ−ｘ’線断面図である。
【図１８】図１６のｙ−ｙ’線断面図である。
１ 透明絶縁性基板 ２ 多結晶シリコン半導体膜 ３ ゲート絶縁膜 ４ ゲート電極 ６ ソース領域 ７ ドレイン領域 ８ 保護絶縁膜 ９ コンタクトホール １０ 取り出し電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−326960（ＪＰ，Ａ) 特開 昭58−28870（ＪＰ，Ａ) 特開 昭61−252667（ＪＰ，Ａ) 特開 平５−114734（ＪＰ，Ａ) 特開 平１−192173（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368
Claims (5)
- 【請求項１】 半導体層に高濃度不純物を有するソース
およびドレイン領域が形成され、この半導体層上にゲー
ト絶縁膜を介してゲート電極が形成され、前記ソース、
ドレイン領域及びゲート電極上に保護絶縁膜が形成さ
れ、この保護絶縁膜に設けたコンタクトホールを介して
ソース、ドレイン領域及びゲート電極に配線がそれぞれ
接続される半導体装置において、コンタクトホールの下
に位置するゲート電極の下層または上層に電極層を設
け、ゲート電極におけるコンタクトホールの下部を含む
領域を他の領域よりも厚膜化したことを特徴とする半導
体装置。 - 【請求項２】 前記ゲート電極が多結晶シリコンからな
り、前記コンタクトホールの下に位置するゲート電極の
下層または上層に、前記ゲート電極と同種の導電性を示
す多結晶シリコンからなる電極層を配置したことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 絶縁基板上に形成された半導体膜に高濃
度不純物を有するソースおよびドレイン領域が形成さ
れ、この半導体膜上にゲート絶縁膜を介してゲート電極
が形成され、前記ソース、ドレイン領域及びゲート電極
上に保護絶縁膜が形成され、この保護絶縁膜に設けたコ
ンタクトホールを介してソース、ドレイン領域及びゲー
ト電極に配線がそれぞれ接続される薄膜半導体装置にお
いて、前記ゲート電極が多結晶シリコンからなり、前記
コンタクトホールの下に位置するゲート電極と前記基板
との間にゲート電極と同種の導電性を示す多結晶シリコ
ンからなる電極層を配置し、ゲート電極におけるコンタ
クトホールの下部を含む領域を他の領域よりも厚膜化し
たことを特徴とする薄膜半導体装置。 - 【請求項４】 透明絶縁基板上にドライバー部と画素ア
レイ部が設けられた液晶パネルであって、前記ドライバ
ー部にコプレナー型薄膜トランジスタを用い、画素アレ
イ部の画素スイッチング用トランジスタに逆スタガ型薄
膜トランジスタを用いると共に、前記コプレナー型薄膜
トランジスタは、前記透明絶縁基板上に形成された半導
体膜に高濃度不純物を有するソースおよびドレイン領域
を備え、この半導体膜上にゲート絶縁膜を介してゲート
電極が形成され、前記ソース、ドレイン領域及びゲート
電極上に保護絶縁膜が形成され、この保護絶縁膜に設け
たコンタクトホールを介してソース、ドレイン領域及び
ゲート電極に配線がそれぞれ接続され、且つ前記コンタ
クトホールの下に位置するゲート電極の下層または上層
に電極層を設け、ゲート電極におけるコンタクトホール
の下部を含む領域を他の領域よりも厚膜化したことを特
徴とする液晶パネル。 - 【請求項５】 前記コプレナー型薄膜トランジスタの半
導体膜と電極層及び前記逆スタガ型薄膜トランジスタの
ゲート電極が同一工程で形成されていることを特徴とす
る請求項４に記載の液晶パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8794595A JP3281756B2 (ja) | 1994-05-31 | 1995-04-13 | 半導体装置及びそれを用いた液晶パネル |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11817494 | 1994-05-31 | ||
| JP6-118174 | 1994-05-31 | ||
| JP8794595A JP3281756B2 (ja) | 1994-05-31 | 1995-04-13 | 半導体装置及びそれを用いた液晶パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851215A JPH0851215A (ja) | 1996-02-20 |
| JP3281756B2 true JP3281756B2 (ja) | 2002-05-13 |
Family
ID=26429174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8794595A Expired - Fee Related JP3281756B2 (ja) | 1994-05-31 | 1995-04-13 | 半導体装置及びそれを用いた液晶パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281756B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW444257B (en) | 1999-04-12 | 2001-07-01 | Semiconductor Energy Lab | Semiconductor device and method for fabricating the same |
| US6770518B2 (en) | 2001-01-29 | 2004-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| SG143975A1 (en) * | 2001-02-28 | 2008-07-29 | Semiconductor Energy Lab | Method of manufacturing a semiconductor device |
-
1995
- 1995-04-13 JP JP8794595A patent/JP3281756B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0851215A (ja) | 1996-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0523768B1 (en) | Thin-film transistor manufacture | |
| US5585647A (en) | Integrated circuit device having an insulating substrate, and a liquid crystal display device having an insulating substrate | |
| US5990491A (en) | Active matrix device utilizing light shielding means for thin film transistors | |
| JP2650543B2 (ja) | マトリクス回路駆動装置 | |
| US5913113A (en) | Method for fabricating a thin film transistor of a liquid crystal display device | |
| KR0156202B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR100193987B1 (ko) | 구동회로 일체형 액정표시소자 및 제조방법 | |
| US6746905B1 (en) | Thin film transistor and manufacturing process therefor | |
| JP2001085702A (ja) | トップゲート形ポリシリコン薄膜トランジスター製造方法 | |
| KR980012071A (ko) | 박막트랜지스터의 제조방법 | |
| US7618881B2 (en) | Thin-film transistor and manufacturing method thereof | |
| US5969377A (en) | Liquid crystal display device integrated with driving circuit and method for fabricating the same | |
| JPH06295924A (ja) | 液晶表示素子の製造方法 | |
| US5827760A (en) | Method for fabricating a thin film transistor of a liquid crystal display device | |
| KR101026808B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| JPH10290012A (ja) | アクティブマトリクス型液晶表示装置およびその製造方法 | |
| JPH0682826A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JP3452981B2 (ja) | 半導体集積回路およびその作製方法 | |
| JP3181692B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3281756B2 (ja) | 半導体装置及びそれを用いた液晶パネル | |
| JP2002176179A (ja) | 電気光学装置および電気光学装置の製造方法、並びに半導体装置 | |
| JP4166486B2 (ja) | 薄膜トランジスタ基板 | |
| JP3287806B2 (ja) | アクティブマトリクス基板 | |
| JPH07263698A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR19980021815A (ko) | 액정표시장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |