JPH05109905A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH05109905A JPH05109905A JP26649891A JP26649891A JPH05109905A JP H05109905 A JPH05109905 A JP H05109905A JP 26649891 A JP26649891 A JP 26649891A JP 26649891 A JP26649891 A JP 26649891A JP H05109905 A JPH05109905 A JP H05109905A
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- wiring layer
- wiring
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置とその製造方法に関
し、半導体装置の多層配線構造において、上下配線パタ
ーン間のコンタクト部の占有面積を抑え、かつ信頼性を
向上した半導体装置とその製造方法を提供することを目
的とする。 【構成】 本発明の半導体装置においては、基板上に、
底面がほぼ平坦で表面に凹部を設けた第１の配線層が形
成されており、その上に、第１の配線層の表面を覆う絶
縁層が形成されている。絶縁層には、貫通孔が設けら
れ、第２の配線層が貫通孔を通って第１の配線層の凹部
の表面と接続している。そして本発明の半導体装置の製
造方法においては、貫通孔のエッチングに続いて凹部の
形成がエッチングにより行われる。
し、半導体装置の多層配線構造において、上下配線パタ
ーン間のコンタクト部の占有面積を抑え、かつ信頼性を
向上した半導体装置とその製造方法を提供することを目
的とする。 【構成】 本発明の半導体装置においては、基板上に、
底面がほぼ平坦で表面に凹部を設けた第１の配線層が形
成されており、その上に、第１の配線層の表面を覆う絶
縁層が形成されている。絶縁層には、貫通孔が設けら
れ、第２の配線層が貫通孔を通って第１の配線層の凹部
の表面と接続している。そして本発明の半導体装置の製
造方法においては、貫通孔のエッチングに続いて凹部の
形成がエッチングにより行われる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び、その
製造方法に関する。詳しくは、半導体装置においては、
絶縁層を挟んで多層配線される配線間の接続技術に関す
る。
製造方法に関する。詳しくは、半導体装置においては、
絶縁層を挟んで多層配線される配線間の接続技術に関す
る。
【０００２】
【従来の技術】多層配線技術は集積回路における配線を
多層化して、回路素子を効率的に集積化するもので、近
年の半導体装置の微細化および高集積度化に伴い重要な
技術となってきている。
多層化して、回路素子を効率的に集積化するもので、近
年の半導体装置の微細化および高集積度化に伴い重要な
技術となってきている。
【０００３】多層配線構造においては、異なる配線間の
電気的絶縁を確保するために層間絶縁膜が設けられる。
そして、上下の配線間の電気的接続を得るために、この
層間絶縁膜に貫通孔（コンタクトホール）を設け、この
貫通孔を通して上下の配線パターン同士を接続させてい
る。
電気的絶縁を確保するために層間絶縁膜が設けられる。
そして、上下の配線間の電気的接続を得るために、この
層間絶縁膜に貫通孔（コンタクトホール）を設け、この
貫通孔を通して上下の配線パターン同士を接続させてい
る。
【０００４】この貫通孔における層間接続で重要なこと
は、上の配線層の貫通孔でのカバレッジと、上下配線層
間の接続部の信頼性である。図６〜図８に、従来技術に
よる多層配線構造における上下配線パターンの接続のプ
ロセスフローを示す。
は、上の配線層の貫通孔でのカバレッジと、上下配線層
間の接続部の信頼性である。図６〜図８に、従来技術に
よる多層配線構造における上下配線パターンの接続のプ
ロセスフローを示す。
【０００５】図６において、表面に絶縁層を形成した基
板２０の上にＡｌ（アルミニウム）、Ｗ（タングステ
ン）等の第１層目の配線パターン２１を形成し、その上
に層間絶縁層２２を形成し、さらにその上に、開口パタ
ーン２３を有するレジストマスク層２４を順次積層す
る。そしてフレオン系ガスによる等方性エッチングによ
り層間絶縁層２２をエッチングして、図６に示すように
断面がワインカットとなる開口部２５を形成する。
板２０の上にＡｌ（アルミニウム）、Ｗ（タングステ
ン）等の第１層目の配線パターン２１を形成し、その上
に層間絶縁層２２を形成し、さらにその上に、開口パタ
ーン２３を有するレジストマスク層２４を順次積層す
る。そしてフレオン系ガスによる等方性エッチングによ
り層間絶縁層２２をエッチングして、図６に示すように
断面がワインカットとなる開口部２５を形成する。
【０００６】次に、図７において、フレオン系ガスによ
る異方性エッチングによって、層間絶縁層２２にさらに
コンタクトホール２６を貫通させ、第１層目の配線パタ
ーン２１の表面を露出させる。この際、ワインカット形
状の開口部２５の深さ寸法ｌ 1 とコンタクトホール２６
の深さ寸法ｌ2 とは、たとえば５：５あるいは６：４と
いう一定の比になるように調整される。
る異方性エッチングによって、層間絶縁層２２にさらに
コンタクトホール２６を貫通させ、第１層目の配線パタ
ーン２１の表面を露出させる。この際、ワインカット形
状の開口部２５の深さ寸法ｌ 1 とコンタクトホール２６
の深さ寸法ｌ2 とは、たとえば５：５あるいは６：４と
いう一定の比になるように調整される。
【０００７】次に、図８において、レジストマスク層２
４を除去した後、Ａｌ等の第２層目の配線パターン２７
を形成する。第１層目の配線パターン２１と第２層目の
配線パターン２７とはコンタクトホール２６を介して接
続される。ワインカット形状の開口部２５の存在によ
り、コンタクト部の空着性、信頼性が向上する。
４を除去した後、Ａｌ等の第２層目の配線パターン２７
を形成する。第１層目の配線パターン２１と第２層目の
配線パターン２７とはコンタクトホール２６を介して接
続される。ワインカット形状の開口部２５の存在によ
り、コンタクト部の空着性、信頼性が向上する。
【０００８】
【発明が解決しようとする課題】上述した従来の技術に
おいては、等方性エッチングによって層間絶縁層２２を
ワインカット形状にエッチングして開口部分を大きく広
げて傾斜をつけたために、第２層目配線パターン２７の
カバレッジや接着力は確保されたが、コンタクトホール
２６の開口寸法よりも、その上のワインカット開口部２
５の開口寸法の方が大きくなってしまった。
おいては、等方性エッチングによって層間絶縁層２２を
ワインカット形状にエッチングして開口部分を大きく広
げて傾斜をつけたために、第２層目配線パターン２７の
カバレッジや接着力は確保されたが、コンタクトホール
２６の開口寸法よりも、その上のワインカット開口部２
５の開口寸法の方が大きくなってしまった。
【０００９】このことは、例えばレジストパターンを
０．８μｍで設計したとしても、実際にできるコンタク
トホールの開口パターンがたとえば１．５μｍ程度に広
がってしまい高集積度化の障害となる。
０．８μｍで設計したとしても、実際にできるコンタク
トホールの開口パターンがたとえば１．５μｍ程度に広
がってしまい高集積度化の障害となる。
【００１０】従って、６４ＭＤＲＡＭの場合のように、
配線幅が狭くなり、配線密度が高くなると、コンタクト
ホール形成時に接着力、信頼性改善のための等方性エッ
チングをおこなう寸法的な余裕がなくなる。無理にコン
タクトを形成すれば、接着力不足が生じたり、コンタク
ト不良を生じることになる。
配線幅が狭くなり、配線密度が高くなると、コンタクト
ホール形成時に接着力、信頼性改善のための等方性エッ
チングをおこなう寸法的な余裕がなくなる。無理にコン
タクトを形成すれば、接着力不足が生じたり、コンタク
ト不良を生じることになる。
【００１１】これらを防止するためには、第１層目と第
２層目の配線のコンタクト部の幅を大きくせざるを得な
くなるために、高密度化に対して制限を加えてしまうと
いうような問題があった。
２層目の配線のコンタクト部の幅を大きくせざるを得な
くなるために、高密度化に対して制限を加えてしまうと
いうような問題があった。
【００１２】本発明の目的は、半導体装置の多層配線構
造において、上下配線パターン間のコンタクト部の占有
面積を抑え、かつ信頼性を向上した半導体装置とその製
造方法を提供することにある。
造において、上下配線パターン間のコンタクト部の占有
面積を抑え、かつ信頼性を向上した半導体装置とその製
造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置にお
いては、第１の配線層に凹部を設けて接続部とし、第２
の配線層がその第１の配線層の凹部に入り込んで両者が
接続される。このようにすることによって、第１の配線
層と第２の配線層とのコンタクト面積を拡大し、接続部
の信頼性を向上させる。
いては、第１の配線層に凹部を設けて接続部とし、第２
の配線層がその第１の配線層の凹部に入り込んで両者が
接続される。このようにすることによって、第１の配線
層と第２の配線層とのコンタクト面積を拡大し、接続部
の信頼性を向上させる。
【００１４】また、本発明の半導体装置の製造方法にお
いては、上記凹部を形成するように第１層目の配線層に
もエッチングを行なう。図１に、本発明の原理説明図を
示す。図は、半導体装置の断面の基本的な構造を示す。
いては、上記凹部を形成するように第１層目の配線層に
もエッチングを行なう。図１に、本発明の原理説明図を
示す。図は、半導体装置の断面の基本的な構造を示す。
【００１５】必要に応じて層間絶縁膜を設けた基板１上
に、底面がほぼ平坦で表面に凹部５を設けた第１の配線
層２が形成されており、その上に、第１の配線層２の表
面を覆う絶縁層３が形成されている。絶縁層３には、凹
部５と整合した貫通孔４が設けられ、第２の配線層６が
貫通孔４を通って第１の配線層２の凹部５の表面と接続
している。
に、底面がほぼ平坦で表面に凹部５を設けた第１の配線
層２が形成されており、その上に、第１の配線層２の表
面を覆う絶縁層３が形成されている。絶縁層３には、凹
部５と整合した貫通孔４が設けられ、第２の配線層６が
貫通孔４を通って第１の配線層２の凹部５の表面と接続
している。
【００１６】絶縁層３に貫通孔４をエッチングした後、
第１の配線層２の表面もエッチングして凹部５を形成す
る。
第１の配線層２の表面もエッチングして凹部５を形成す
る。
【００１７】
【作用】第１の配線層に凹部を設けたことにより、従来
の技術よりもコンタクトホールにおける第１の配線層を
第２の配線層とのコンタクト面積が増大する。このた
め、両配線層の接続が確実となり欠陥が減少する。ワイ
ンカット形状の開口部の省略により占有面積を節約で
き、高集積化に寄与する。
の技術よりもコンタクトホールにおける第１の配線層を
第２の配線層とのコンタクト面積が増大する。このた
め、両配線層の接続が確実となり欠陥が減少する。ワイ
ンカット形状の開口部の省略により占有面積を節約で
き、高集積化に寄与する。
【００１８】
【実施例】図２〜図４を参照して、本発明の実施例によ
る半導体装置の製造方法のを説明する。なお、図２〜図
４において、半導体基板内に形成されるデバイス構造
は、図示を省略する。また、その他のデバイス層や配線
層があってもよい。
る半導体装置の製造方法のを説明する。なお、図２〜図
４において、半導体基板内に形成されるデバイス構造
は、図示を省略する。また、その他のデバイス層や配線
層があってもよい。
【００１９】図２において、半導体基板１上に７０００
Å〜１μｍの厚みのＰＳＧ（リンガラス）による絶縁層
１１が形成され、その上に、Ａｌ合金あるいはＷ合金に
よる第１の配線層２を形成する。この第１配線層２のＡ
ｌ合金材料としては、Ａｌ−Ｓｉ（Ｓｉ１％含有）、Ａ
ｌ−Ｃｕ（Ｃｕ２％あるいは０．１％含有）、Ｔｉ−Ａ
ｌ、Ｔｉ−ＴｉＮ−Ａｌ、Ｔｉ−ＴｉＷ−Ａｌ、Ａｌ−
Ｔｉ−Ｃｕ（Ｃｕ０．１％含有）等が使用できる。
Å〜１μｍの厚みのＰＳＧ（リンガラス）による絶縁層
１１が形成され、その上に、Ａｌ合金あるいはＷ合金に
よる第１の配線層２を形成する。この第１配線層２のＡ
ｌ合金材料としては、Ａｌ−Ｓｉ（Ｓｉ１％含有）、Ａ
ｌ−Ｃｕ（Ｃｕ２％あるいは０．１％含有）、Ｔｉ−Ａ
ｌ、Ｔｉ−ＴｉＮ−Ａｌ、Ｔｉ−ＴｉＷ−Ａｌ、Ａｌ−
Ｔｉ−Ｃｕ（Ｃｕ０．１％含有）等が使用できる。
【００２０】第１の配線層２の厚みは、その下に形成さ
れるデバイスの種類によるが、例えばＭＯＳトランジス
タの場合には約５０００Å厚で形成し、バイポーラトラ
ンジスタの場合には約１μｍの厚みで形成される。
れるデバイスの種類によるが、例えばＭＯＳトランジス
タの場合には約５０００Å厚で形成し、バイポーラトラ
ンジスタの場合には約１μｍの厚みで形成される。
【００２１】さらに、第１の配線層２の上に絶縁層１１
と同じくＰＳＧにより第１の配線層１１と同じ程度の厚
みの層間絶縁層３を形成し、さらにその上に、レジスト
マスク層８を約０．５〜２μｍの厚みで順次積層する。
このレジストマスク層８に、０．５〜０．８μｍ径の開
口パターン７を形成する。
と同じくＰＳＧにより第１の配線層１１と同じ程度の厚
みの層間絶縁層３を形成し、さらにその上に、レジスト
マスク層８を約０．５〜２μｍの厚みで順次積層する。
このレジストマスク層８に、０．５〜０．８μｍ径の開
口パターン７を形成する。
【００２２】このレジストマスク層８をエッチングマス
クとして用い、フレオン系ガスによる異方性エッチング
により層間絶縁層３をエッチングして開口パターン７と
ほぼ同一径のコンタクトホール９をあけ、第１の配線層
２を露出させる。この異方性エッチングは、反応性イオ
ンエッチング（ＲＩＥ）を使用し、たとえば０．２Ｔｏ
ｒｒに減圧した低真空中にＣＦ4 とＣＨＦ3 を１：１の
モル比で混合したエッチングガスを供給し、ＲＦ出力４
５０〜５００Ｗ程度で高周波放電して行う。
クとして用い、フレオン系ガスによる異方性エッチング
により層間絶縁層３をエッチングして開口パターン７と
ほぼ同一径のコンタクトホール９をあけ、第１の配線層
２を露出させる。この異方性エッチングは、反応性イオ
ンエッチング（ＲＩＥ）を使用し、たとえば０．２Ｔｏ
ｒｒに減圧した低真空中にＣＦ4 とＣＨＦ3 を１：１の
モル比で混合したエッチングガスを供給し、ＲＦ出力４
５０〜５００Ｗ程度で高周波放電して行う。
【００２３】次に、図３において、第１の配線層２の表
面に凹部５を形成する。凹部５の形成はＲＩＥまたは電
子サイクロトロン共鳴エッチング（ＥＣＲ）を使用す
る。エッチングガスとしてのＣｌ2 とデポジションガス
としてのＢＣｌ3 やＳｉＣｌ4 の混合ガスを用い、エッ
チングガスとデポジションガスの比を変えることによ
り、エッチングされる領域の形状を制御する。
面に凹部５を形成する。凹部５の形成はＲＩＥまたは電
子サイクロトロン共鳴エッチング（ＥＣＲ）を使用す
る。エッチングガスとしてのＣｌ2 とデポジションガス
としてのＢＣｌ3 やＳｉＣｌ4 の混合ガスを用い、エッ
チングガスとデポジションガスの比を変えることによ
り、エッチングされる領域の形状を制御する。
【００２４】ほぼ垂直な側壁を形成する時は、エッチン
グガスとデポジションガスの比を、たとえば６：４位に
してエッチングする。側壁を傾斜させる時は、デポジシ
ョンガスの比を増加させる。たとえば、エッチングガス
とデポジションガスの比を（３以下）：（７以上）とす
る。
グガスとデポジションガスの比を、たとえば６：４位に
してエッチングする。側壁を傾斜させる時は、デポジシ
ョンガスの比を増加させる。たとえば、エッチングガス
とデポジションガスの比を（３以下）：（７以上）とす
る。
【００２５】たとえば、Ｃｌ2 とＢＣｌ3 の混合ガスの
場合、Ｃｌ2 の含有率を１０〜２０％と少なくする。Ｓ
ｉＣｌ4 、ＢＣｌ3 等のデポジションガスを多めにする
と、側面方向のエッチング速度を抑制したコントロール
エッチングが行なわれ、傾斜した側面が得られる。
場合、Ｃｌ2 の含有率を１０〜２０％と少なくする。Ｓ
ｉＣｌ4 、ＢＣｌ3 等のデポジションガスを多めにする
と、側面方向のエッチング速度を抑制したコントロール
エッチングが行なわれ、傾斜した側面が得られる。
【００２６】凹部５の深さはレーザＥＰＤ（Ｅｎｄ Ｐ
ｏｉｎｔ Ｄｅｔｅｃｔｏｒ）により、エッチング量を
モニターしながら制御して、第１の配線層２の厚さの１
／４〜１／３程度とする。たとえば、約１５００Åの深
さを削り込む。
ｏｉｎｔ Ｄｅｔｅｃｔｏｒ）により、エッチング量を
モニターしながら制御して、第１の配線層２の厚さの１
／４〜１／３程度とする。たとえば、約１５００Åの深
さを削り込む。
【００２７】凹部５の傾斜は、Ｃｌ2 とＢＣｌ3 の混合
ガスでＣｌ2 の含有率を１０〜２０％とした時、配線材
料がＡｌ−Ｓｉの場合、垂直線に対し約３０〜４５°と
なった。Ａｌ−Ｃｕの場合にはさらに大きな角度となり
底面に対してなだらかな裾野の傾斜を作った。
ガスでＣｌ2 の含有率を１０〜２０％とした時、配線材
料がＡｌ−Ｓｉの場合、垂直線に対し約３０〜４５°と
なった。Ａｌ−Ｃｕの場合にはさらに大きな角度となり
底面に対してなだらかな裾野の傾斜を作った。
【００２８】次に、レジスト層８を除去した後、イオン
ミリングあるいは高周波放電により、コンタクトホール
９ないし凹部５の表面に付着した不要なデポジションガ
ス等の膜を除去する。そして、その上に第２の配線層６
を形成する。
ミリングあるいは高周波放電により、コンタクトホール
９ないし凹部５の表面に付着した不要なデポジションガ
ス等の膜を除去する。そして、その上に第２の配線層６
を形成する。
【００２９】第２の電極層６は、Ａｌ−Ｓｉ合金、Ｔｉ
／Ａｌ−Ｃｕ（０．１〜２％）合金あるいはＴｉ／Ａｌ
−Ｓｉ（１％）合金あるいはＷ合金等をスパッタあるい
はＣＶＤ等により成長形成した後、配線パターンに従っ
たホトリソグラフィでパターニングする。
／Ａｌ−Ｃｕ（０．１〜２％）合金あるいはＴｉ／Ａｌ
−Ｓｉ（１％）合金あるいはＷ合金等をスパッタあるい
はＣＶＤ等により成長形成した後、配線パターンに従っ
たホトリソグラフィでパターニングする。
【００３０】第２の配線層６の厚みは、バイポーラトラ
ンジスタの場合、たとえば約８０００Å程度である。Ｍ
ＯＳトランジスタの場合は約５０００Å程度である。Ａ
ｌ合金に代えてＷ合金を使う場合も同様の厚さである。
ンジスタの場合、たとえば約８０００Å程度である。Ｍ
ＯＳトランジスタの場合は約５０００Å程度である。Ａ
ｌ合金に代えてＷ合金を使う場合も同様の厚さである。
【００３１】なお、上記実施例で凹部５に傾斜面を形成
する場合を説明したが、これは凹部５による接触面積拡
大の他に、傾斜部としたことにより、スパッタにより第
２の配線層を形成する場合、材料がよりよく付着して成
長しやすくなりカバレッジを向上する。
する場合を説明したが、これは凹部５による接触面積拡
大の他に、傾斜部としたことにより、スパッタにより第
２の配線層を形成する場合、材料がよりよく付着して成
長しやすくなりカバレッジを向上する。
【００３２】もちろん、ＣＶＤで配線層を形成する場合
等、図１のように凹部５の側面を垂直にしても、接触面
積の拡大による信頼性向上の効果が得られる。垂直面と
傾斜面を組み合わせてもよいことは言うまでもない。
等、図１のように凹部５の側面を垂直にしても、接触面
積の拡大による信頼性向上の効果が得られる。垂直面と
傾斜面を組み合わせてもよいことは言うまでもない。
【００３３】次に、図５に、本発明の他の実施例による
半導体装置の断面構造を示す。これは、ＥＳＰＥＲ（Ｅ
ｍｉｔｔｅｒ Ｓｅｌｆ−ａｌｉｇｎｅｄ ｗｉｔｈ
Ｐｏｌｙ−ｓｉｌｉｃｏｎ Ｅｌｅｃｔｒｏｄｅ Ｒｅ
ｓｉｓｔｅｒ）等に適用できる例である。なお、図５で
はデバイス部分は図示を省略してある。
半導体装置の断面構造を示す。これは、ＥＳＰＥＲ（Ｅ
ｍｉｔｔｅｒ Ｓｅｌｆ−ａｌｉｇｎｅｄ ｗｉｔｈ
Ｐｏｌｙ−ｓｉｌｉｃｏｎ Ｅｌｅｃｔｒｏｄｅ Ｒｅ
ｓｉｓｔｅｒ）等に適用できる例である。なお、図５で
はデバイス部分は図示を省略してある。
【００３４】図５において、第１層目のＰＳＧ絶縁層１
１の上にＡｌ合金による第１の電極パターン１０（これ
らは、それぞれ図示しないトランジスタのエミッタ、ベ
ース、コレクタにそれぞれ接続されていると考えてよ
い）が形成され、その表面には先の実施例と同様な凹部
が設けられている。さらに第２層目のＰＳＧ層１２と平
坦化のための第３層目のＰＳＧ層１３が順次積層されて
いる。
１の上にＡｌ合金による第１の電極パターン１０（これ
らは、それぞれ図示しないトランジスタのエミッタ、ベ
ース、コレクタにそれぞれ接続されていると考えてよ
い）が形成され、その表面には先の実施例と同様な凹部
が設けられている。さらに第２層目のＰＳＧ層１２と平
坦化のための第３層目のＰＳＧ層１３が順次積層されて
いる。
【００３５】なお、第１の電極層１１の間にある層１４
は平坦化のための樹脂層である。そして、第３のＰＳＧ
層１３にはコンタクトホール１５が形成されて、そこに
Ａｌ合金による第２の配線層１６が形成されている。
は平坦化のための樹脂層である。そして、第３のＰＳＧ
層１３にはコンタクトホール１５が形成されて、そこに
Ａｌ合金による第２の配線層１６が形成されている。
【００３６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
第１層目の配線層に凹部を設けて接続部とし、第２層目
の配線層がその第１層目の配線層の凹部に入り込んで両
者が接続されるようにすることによって、接触面積の増
大により第２層目の配線層の信頼性を向上させることが
でき、コンタクト部作成に必要な面積の減少により半導
体装置の高密度化を促進する。
第１層目の配線層に凹部を設けて接続部とし、第２層目
の配線層がその第１層目の配線層の凹部に入り込んで両
者が接続されるようにすることによって、接触面積の増
大により第２層目の配線層の信頼性を向上させることが
でき、コンタクト部作成に必要な面積の減少により半導
体装置の高密度化を促進する。
【図１】本発明の原理を説明するための、半導体装置の
断面の基本構造を示す図である。
断面の基本構造を示す図である。
【図２】本発明の実施例による半導体装置の製造方法の
工程を示す断面図である。
工程を示す断面図である。
【図３】図２の工程に続く工程を示す断面図である。
【図４】図３の工程に続く工程を示す断面図である。
【図５】本発明の他の実施例による半導体装置の断面図
である。
である。
【図６】従来の技術による半導体装置の製造方法の工程
を示す断面図である。
を示す断面図である。
【図７】図６の工程に続く工程を示す断面図である。
【図８】図７の工程に続く工程を示す断面図である。
１ 基板 ２ 第１の配線層 ３ 絶縁層 ４ 貫通孔（コンタクトホール） ５ 凹部 ６ 第２の配線層 ７ 開口パターン ８ レジストマスク層 ９ コンタクトホール １０ 第１の電極パターン １１ 絶縁層 １６ 第２の配線層
Claims (3)
- 【請求項１】 基板（１）上に形成され、底面がほぼ平
坦で表面に凹部（５）を設けた第１の配線層（２）と、 前記第１の配線層（２）の表面を覆う絶縁層（３）と、 前記絶縁層（３）を貫通する貫通孔（４）と、 前記貫通孔（４）を通って前記第１の配線層（２）の前
記凹部（５）の表面と接触する第２の配線層（６）とを
有する半導体装置。 - 【請求項２】 前記凹部（５）の表面は、底面と、該底
面に対して傾斜した面とを含む請求項１記載の半導体装
置。 - 【請求項３】 基板（１）上に第１の配線層（２）を形
成する工程と、 前記第１の配線層（２）を覆う絶縁層（３）を形成する
工程と、 前記絶縁層（３）を貫通する貫通孔（４）と、前記第１
の配線層（２）の一部表面（５）とをエッチングするエ
ッチング工程と、 前記貫通孔（４）を通り、前記凹部（５）の表面と接触
するように前記絶縁層（３）上に第２の配線層（６）を
形成する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26649891A JPH05109905A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26649891A JPH05109905A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109905A true JPH05109905A (ja) | 1993-04-30 |
Family
ID=17431759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26649891A Pending JPH05109905A (ja) | 1991-10-15 | 1991-10-15 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109905A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248805B1 (ko) * | 1996-12-30 | 2000-03-15 | 김영환 | 반도체 소자의 금속배선 형성방법 |
| JP2001337624A (ja) * | 2000-05-26 | 2001-12-07 | Toshiba Corp | アレイ基板及びその製造方法 |
| JP2007140556A (ja) * | 2007-02-14 | 2007-06-07 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置 |
| JP2008021809A (ja) * | 2006-07-12 | 2008-01-31 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US7485587B1 (en) * | 1995-03-07 | 2009-02-03 | Micron Technology, Inc. | Method of making a semiconductor device having improved contacts |
-
1991
- 1991-10-15 JP JP26649891A patent/JPH05109905A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7485587B1 (en) * | 1995-03-07 | 2009-02-03 | Micron Technology, Inc. | Method of making a semiconductor device having improved contacts |
| US7678691B2 (en) | 1995-03-07 | 2010-03-16 | Micron Technology, Inc. | Method of making a semiconductor device having improved contacts |
| US7932174B2 (en) | 1995-03-07 | 2011-04-26 | Micron Technology, Inc. | Method of making a semiconductor device having improved contacts |
| KR100248805B1 (ko) * | 1996-12-30 | 2000-03-15 | 김영환 | 반도체 소자의 금속배선 형성방법 |
| JP2001337624A (ja) * | 2000-05-26 | 2001-12-07 | Toshiba Corp | アレイ基板及びその製造方法 |
| JP2008021809A (ja) * | 2006-07-12 | 2008-01-31 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2007140556A (ja) * | 2007-02-14 | 2007-06-07 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置 |
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