JPH03126246A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03126246A JPH03126246A JP26565389A JP26565389A JPH03126246A JP H03126246 A JPH03126246 A JP H03126246A JP 26565389 A JP26565389 A JP 26565389A JP 26565389 A JP26565389 A JP 26565389A JP H03126246 A JPH03126246 A JP H03126246A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- layer wiring
- hole
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000010410 layer Substances 0.000 claims abstract description 105
- 239000011229 interlayer Substances 0.000 claims abstract description 28
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置における多層配線構造に関する。
［従来の技術］
従来の半導体装置における多層配線接続方法は第一層目
の配線と第三層目の配線を接続するために第二層目の配
線を介しているか、あるいは第二層目の配線とは十分に
距離を取ってスルーホールを開孔するといった構造をし
ていた。ここでは後者を例に挙げて説明する。
の配線と第三層目の配線を接続するために第二層目の配
線を介しているか、あるいは第二層目の配線とは十分に
距離を取ってスルーホールを開孔するといった構造をし
ていた。ここでは後者を例に挙げて説明する。
従来の半導体装置における多層配線接続方法の断面図を
第２図（ａ）に示す。シリコン基板２０１上に酸化膜２
０２を形成し、前記酸化膜上に第一層目の配線２０３を
形成し、その上方には第一層目の層間膜２０４を介して
第二層目の配線２０５が形成されている。前記第二層目
の配線２０５の上方には第二層目の層間膜２０６を介し
て第三層目の配線２０７が形成されている。この様な構
造において第一層目の配線２０３と第三層目の配線２０
７を接続するスルーホール２０８を開孔する際には、第
二層目の配線２０５を避けてエツチングする事になる。
第２図（ａ）に示す。シリコン基板２０１上に酸化膜２
０２を形成し、前記酸化膜上に第一層目の配線２０３を
形成し、その上方には第一層目の層間膜２０４を介して
第二層目の配線２０５が形成されている。前記第二層目
の配線２０５の上方には第二層目の層間膜２０６を介し
て第三層目の配線２０７が形成されている。この様な構
造において第一層目の配線２０３と第三層目の配線２０
７を接続するスルーホール２０８を開孔する際には、第
二層目の配線２０５を避けてエツチングする事になる。
従来の半導体装置における多層配線接続方法の平面図を
第２図（ｂ）に示す。第一層目の配線２０３の上方に第
二層目の配線２０５と、その上方には第三層目の配線２
０７が形成されていて、前記第一層目の配線２０３と第
三層目の配線２０７を第二層目の配線２０５を介さずに
接続するスルーホール２０８が第二層目の配線２０５の
スペースの部分に開孔されている。
第２図（ｂ）に示す。第一層目の配線２０３の上方に第
二層目の配線２０５と、その上方には第三層目の配線２
０７が形成されていて、前記第一層目の配線２０３と第
三層目の配線２０７を第二層目の配線２０５を介さずに
接続するスルーホール２０８が第二層目の配線２０５の
スペースの部分に開孔されている。
［発明が解決しようとする課題及び目的］しかしながら
、前述の従来技術では、スルーホール２０８を開孔する
際に第二層目の配線２０５とのショートを避けるために
スルーホールと第二層目の配線の間にマスク合わせの余
裕と、オーバーエツチングのための余裕を取らなければ
ならなかった。そのために前述の従来技術では素子の微
細化が難しいと言う問題点を有する。
、前述の従来技術では、スルーホール２０８を開孔する
際に第二層目の配線２０５とのショートを避けるために
スルーホールと第二層目の配線の間にマスク合わせの余
裕と、オーバーエツチングのための余裕を取らなければ
ならなかった。そのために前述の従来技術では素子の微
細化が難しいと言う問題点を有する。
そこで本発明はこの様な問題点を解決するもので、スル
ーホールの部分をセルファラインによって開孔すること
により上記の問題を解決した多層配線構造の半導体装置
を提供することを目的とする。
ーホールの部分をセルファラインによって開孔すること
により上記の問題を解決した多層配線構造の半導体装置
を提供することを目的とする。
［課題を解決するための手段］
本発明の半導体装置の配線構造は、第一層目の配線と、
第一層目の層間膜をはさんでその上方に形成され、第一
層目及び第二層目の層間膜に比べてエツチングされにく
い絶縁膜によりその上面と側面を覆われた第二層目の配
線、及び第二層目の層間膜をはさんで第二層目の配線の
上方に形成された第三層目の配線とを有し、第一層目の
配線と第三層目の配線を第二層目の配線を介さずに、か
つ第二層目の配線を覆った前記絶縁膜に接触しながら接
続するスルーホールとからなることを特徴とする。
第一層目の層間膜をはさんでその上方に形成され、第一
層目及び第二層目の層間膜に比べてエツチングされにく
い絶縁膜によりその上面と側面を覆われた第二層目の配
線、及び第二層目の層間膜をはさんで第二層目の配線の
上方に形成された第三層目の配線とを有し、第一層目の
配線と第三層目の配線を第二層目の配線を介さずに、か
つ第二層目の配線を覆った前記絶縁膜に接触しながら接
続するスルーホールとからなることを特徴とする。
［作用］
第二層目の配線の上面及び側面を第一層目及び第二層目
の層間膜とは選択的にエツチングされない絶縁膜で覆っ
た状態で第二層目の層間膜の上方からエツチングすると
スルーホール孔に隣接した第二層目の配線が存在しない
ところはそのままエツチングされるが、スルーホール孔
に隣接した第二層目の配線が存在するところでは第二層
目の配線を覆った絶縁膜がエツチングされないために第
二層目の配線はスルーホール内に露出せず、その結果ス
ルーホールはセルファラインで第二層目の配線を避けて
開孔する。つまりマスク合わせの余裕やオーバーエツチ
ングの余裕を計算にいれなくても、第二層目の配線とシ
ョートすることのないスルーホールを開孔する技術を配
線構造に適用でき、それにより優れた半導体装置を提供
できる。
の層間膜とは選択的にエツチングされない絶縁膜で覆っ
た状態で第二層目の層間膜の上方からエツチングすると
スルーホール孔に隣接した第二層目の配線が存在しない
ところはそのままエツチングされるが、スルーホール孔
に隣接した第二層目の配線が存在するところでは第二層
目の配線を覆った絶縁膜がエツチングされないために第
二層目の配線はスルーホール内に露出せず、その結果ス
ルーホールはセルファラインで第二層目の配線を避けて
開孔する。つまりマスク合わせの余裕やオーバーエツチ
ングの余裕を計算にいれなくても、第二層目の配線とシ
ョートすることのないスルーホールを開孔する技術を配
線構造に適用でき、それにより優れた半導体装置を提供
できる。
［実施例］
本発明の半導体装置の配線構造の一つの実施例の断面図
を第１図（ａ）に示す。１０１はシリコン基板、１０２
は酸化膜、１０３は第一層目の配線、１０４は第一層目
の層間膜、１０５は第二層目の配線、１０６と１０７は
層間膜に比べてエツチングされにくい材料の絶縁膜、１
０８は第二層目の層間膜、１０９は第三層目の配線、１
１０は第一層目の配線と第三層目の配線を接続するスル
ーホールである。スルーホール１１０は第二層目の層間
膜１０８の上方からエツチングすることにより第二層目
の配線の上面と側面をおおった絶縁膜１０６．１０７以
外の層間膜１０４．１０８がエツチングされて開孔する
。
を第１図（ａ）に示す。１０１はシリコン基板、１０２
は酸化膜、１０３は第一層目の配線、１０４は第一層目
の層間膜、１０５は第二層目の配線、１０６と１０７は
層間膜に比べてエツチングされにくい材料の絶縁膜、１
０８は第二層目の層間膜、１０９は第三層目の配線、１
１０は第一層目の配線と第三層目の配線を接続するスル
ーホールである。スルーホール１１０は第二層目の層間
膜１０８の上方からエツチングすることにより第二層目
の配線の上面と側面をおおった絶縁膜１０６．１０７以
外の層間膜１０４．１０８がエツチングされて開孔する
。
本発明の半導体装置の配線構造の一つの実施例の平面図
を第１図（ｂ）に示す。１０３は第一層目の配線、１０
５は第二層目の配線、１０９は第三層目の配線、１１０
は第一層目の配線と第三層目の配線を接続す３スルーホ
ールである。第二層目の配線のスペースの部分にスルー
ホール１１０が開孔している。
を第１図（ｂ）に示す。１０３は第一層目の配線、１０
５は第二層目の配線、１０９は第三層目の配線、１１０
は第一層目の配線と第三層目の配線を接続す３スルーホ
ールである。第二層目の配線のスペースの部分にスルー
ホール１１０が開孔している。
ここでは層間膜１０４，１０８に比べてエツチングされ
にくい絶縁膜１０６，１０７の材料として窒化シリコン
を選ぶ。しかし窒化シリコンに限らず、アルミナ等でも
同様の効果が期待できる。
にくい絶縁膜１０６，１０７の材料として窒化シリコン
を選ぶ。しかし窒化シリコンに限らず、アルミナ等でも
同様の効果が期待できる。
この様な配線構造においてはスルーホールはセルファラ
インで第二層目の配線１０５を避けて開孔するために第
二配線とスルーホールの間にはマスク合わせの余裕やオ
ーバーエツチングのための余裕を取る必要が無いので、
従来の方法に比べて素子の微細化が可能である。尚、第
２図（ｂ）では第一層目及び第三層目の配線と複数の第
二層目の配線は互いに直交しているが、本発明は上記実
施例に限られるものではなく、例えばこれらは互いに平
行であっても、また第二層目の配線が複数でなくてもよ
い。
インで第二層目の配線１０５を避けて開孔するために第
二配線とスルーホールの間にはマスク合わせの余裕やオ
ーバーエツチングのための余裕を取る必要が無いので、
従来の方法に比べて素子の微細化が可能である。尚、第
２図（ｂ）では第一層目及び第三層目の配線と複数の第
二層目の配線は互いに直交しているが、本発明は上記実
施例に限られるものではなく、例えばこれらは互いに平
行であっても、また第二層目の配線が複数でなくてもよ
い。
以下、詳細は工程を追いながら説明していく。
まずシリコン基板３０１上に酸化膜３０２を形成し、そ
の上方に第一層目の配線３０３をアルミニウムで形成し
、その後全面に第一層間膜３０４として酸化シリコン膜
をＣＶＤ法により形成する。
の上方に第一層目の配線３０３をアルミニウムで形成し
、その後全面に第一層間膜３０４として酸化シリコン膜
をＣＶＤ法により形成する。
その上にアルミニウム膜をスパッタし窒化シリコンの膜
をＣＶＤ法により形成した後、二層を同じマスクで一度
にエツチングすることによりアルミニウムと窒化シリコ
ンの二層構造である第二層目の配線を形成する［第３図
（ａ）］。前記の第二層目の配線の上方にさらに厚い窒
化シリコンの膜をＣＶＤ法により全面に形成し、ＲＩＥ
を用いてエツチングすることによりサイドウオールを形
成し第二層目の配線３０５の上面と側面を窒化シリコン
膜３０６．３０７で覆う［第３図（ｂ）コ。
をＣＶＤ法により形成した後、二層を同じマスクで一度
にエツチングすることによりアルミニウムと窒化シリコ
ンの二層構造である第二層目の配線を形成する［第３図
（ａ）］。前記の第二層目の配線の上方にさらに厚い窒
化シリコンの膜をＣＶＤ法により全面に形成し、ＲＩＥ
を用いてエツチングすることによりサイドウオールを形
成し第二層目の配線３０５の上面と側面を窒化シリコン
膜３０６．３０７で覆う［第３図（ｂ）コ。
窒化シリコン膜３０６．３０７で覆われた第二層目の配
線３０５の上方に第二層目の層間膜３０８として酸化シ
リコン膜をＣＶＤ法により形成してからスルーホール３
０８をＣＨＦ３を用いてエツチングすると、まず第二層
目の層間膜３０８がエツチングされ、第二層目の配線３
０５を覆った絶縁膜３０６，３０７である窒化シリコン
と第一層目の層間膜３０４であ・る酸化膜が露出する。
線３０５の上方に第二層目の層間膜３０８として酸化シ
リコン膜をＣＶＤ法により形成してからスルーホール３
０８をＣＨＦ３を用いてエツチングすると、まず第二層
目の層間膜３０８がエツチングされ、第二層目の配線３
０５を覆った絶縁膜３０６，３０７である窒化シリコン
と第一層目の層間膜３０４であ・る酸化膜が露出する。
そのままエツチングを続けると窒化シリコン膜はほとん
どエツチングされずに酸化膜がエツチングされるので、
第二層目の配線３０５を覆った窒化シリコン膜をマスク
にして下部の酸化膜のエツチングがすすむ。この様にし
て結果的に第二層目の配線３０５を避けるようにスルー
ホール３１０が開孔する［第３図（Ｃ）］。そのうえに
第三層目の配線３０９をアルミニウムで形成することに
より、第二層目の配線３０５とはショートせずに第一層
目の配線３０３と接続することが出来る［第３図（ｄ）
］。
どエツチングされずに酸化膜がエツチングされるので、
第二層目の配線３０５を覆った窒化シリコン膜をマスク
にして下部の酸化膜のエツチングがすすむ。この様にし
て結果的に第二層目の配線３０５を避けるようにスルー
ホール３１０が開孔する［第３図（Ｃ）］。そのうえに
第三層目の配線３０９をアルミニウムで形成することに
より、第二層目の配線３０５とはショートせずに第一層
目の配線３０３と接続することが出来る［第３図（ｄ）
］。
上記の工程を経て出来上がった本発明の半導体装置はス
ルーホールを開孔する際に第二層目の配線との間にマス
ク合わせの余裕やオーバーエツチングの余裕を取らなく
てもショートする心配が無いので従来の半導体装置に比
べ、微細化が可能である。
ルーホールを開孔する際に第二層目の配線との間にマス
ク合わせの余裕やオーバーエツチングの余裕を取らなく
てもショートする心配が無いので従来の半導体装置に比
べ、微細化が可能である。
［発明の効果］
以上、述べたように本発明の半導体装置の構造によれば
、第二配線との間にマスク合わせの余裕やオーバーエツ
チングのための余裕を取らなくてもショートせずに第一
層目の配線と第三層目の配線を接続するスルーホールを
開孔することが出来るので素子の微細化が可能となり優
れた半導体装置を提供できる。
、第二配線との間にマスク合わせの余裕やオーバーエツ
チングのための余裕を取らなくてもショートせずに第一
層目の配線と第三層目の配線を接続するスルーホールを
開孔することが出来るので素子の微細化が可能となり優
れた半導体装置を提供できる。
以上本発明を実施例を基に説明したが、本発明は上記実
施例に限定される物ではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例えば
多層配線は実施例の３層に限られる物ではなく、４層以
上の構成であってもよい。
施例に限定される物ではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例えば
多層配線は実施例の３層に限られる物ではなく、４層以
上の構成であってもよい。
第１図（ａ） （ｂ）は、それぞれ本発明の半導体装置
の一実施例を示す断面図及び平面図。第２図（ａｔ （
ｂ）は、それぞれ従来の半導体装置の構造を示す断面図
及び平面図。第３図（ａ）〜（ｄ）は、本発明の半導体
装置の実施例を工程を追って示した断面図。 １０１．２０１，３０１・・・・・・・・・シＴノコン
基板１０２．２０２，３０２・・・・・・・・・酸化膜
１０３．２０３，３０３・・・・・・・・・第一層目の
配線１０４．２０４．３０４・・・・・・・・・第一層
目の層間膜１０５．３０５，３０５ ・・・・・・・
・１０６，１０７，３０６，３０７・・・・・・１０８
．２０６，３０８・・・・・・・・・１０９．２０７，
３０９ ・・・・・・・・・１１０．２０８，３１０
・・・・・・・・・第二層目の配線 絶縁膜 第二層目の層間膜 第三層目の配線 スルーホール 以上
の一実施例を示す断面図及び平面図。第２図（ａｔ （
ｂ）は、それぞれ従来の半導体装置の構造を示す断面図
及び平面図。第３図（ａ）〜（ｄ）は、本発明の半導体
装置の実施例を工程を追って示した断面図。 １０１．２０１，３０１・・・・・・・・・シＴノコン
基板１０２．２０２，３０２・・・・・・・・・酸化膜
１０３．２０３，３０３・・・・・・・・・第一層目の
配線１０４．２０４．３０４・・・・・・・・・第一層
目の層間膜１０５．３０５，３０５ ・・・・・・・
・１０６，１０７，３０６，３０７・・・・・・１０８
．２０６，３０８・・・・・・・・・１０９．２０７，
３０９ ・・・・・・・・・１１０．２０８，３１０
・・・・・・・・・第二層目の配線 絶縁膜 第二層目の層間膜 第三層目の配線 スルーホール 以上
Claims (1)
- 第一層目の配線と、第一層目の配線上に形成された第一
層目の層間膜と、前記第一層目の層間膜上に形成され、
第一層目及び第二層目の層間膜に比べエッチングされに
くい絶縁膜によってその上面及び側面を覆われた第二層
目の配線と、前記第二層目の配線上に形成された第二層
目の層間膜と、前記第二層目の層間膜上に形成された第
三層目の配線と、第一層目の配線と第三層目の配線を第
二層目の配線を介さずに、かつ第二層目の配線を覆う前
記絶縁膜に接触しながら接続するスルーホールとからな
る事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26565389A JPH03126246A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26565389A JPH03126246A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03126246A true JPH03126246A (ja) | 1991-05-29 |
Family
ID=17420125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26565389A Pending JPH03126246A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03126246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012726A (ja) * | 1996-06-20 | 1998-01-16 | Nec Corp | 半導体装置及びその製造方法 |
| DE19743289A1 (de) * | 1997-09-30 | 1999-04-22 | Siemens Ag | Mehrebenen-Zwischenträgersubstrat mit hoher Verdrahtungsdichte, insbesondere für Multichipmodule, und Verfahren zu seiner Herstellung |
-
1989
- 1989-10-12 JP JP26565389A patent/JPH03126246A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012726A (ja) * | 1996-06-20 | 1998-01-16 | Nec Corp | 半導体装置及びその製造方法 |
| US5952724A (en) * | 1996-06-20 | 1999-09-14 | Nec Corporation | Semiconductor device incorporating a stepped contact hole |
| DE19743289A1 (de) * | 1997-09-30 | 1999-04-22 | Siemens Ag | Mehrebenen-Zwischenträgersubstrat mit hoher Verdrahtungsdichte, insbesondere für Multichipmodule, und Verfahren zu seiner Herstellung |
| DE19743289C2 (de) * | 1997-09-30 | 2000-02-17 | Siemens Ag | Mehrebenen-Zwischenträgersubstrat mit hoher Verdrahtungsdichte, insbesondere für Multichipmodule, und Verfahren zu seiner Herstellung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2740050B2 (ja) | 溝埋込み配線形成方法 | |
| JPH03126246A (ja) | 半導体装置 | |
| JP2001024056A (ja) | 半導体装置の多層配線装置及びその製造方法 | |
| JPH02285658A (ja) | 半導体装置の製造方法 | |
| JPH03155627A (ja) | 半導体装置 | |
| JPH02161755A (ja) | 半導体装置 | |
| JPH05226475A (ja) | 半導体装置の製造方法 | |
| JP3312409B2 (ja) | 多層配線構造の半導体装置 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| JPH06204345A (ja) | 半導体装置 | |
| KR100246101B1 (ko) | 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법 | |
| JP2002151516A (ja) | 半導体装置及びその製造方法 | |
| JPH10154808A (ja) | 半導体装置およびその製造方法 | |
| JPH073835B2 (ja) | 半導体装置 | |
| JP2758765B2 (ja) | 半導体装置の製造方法 | |
| JPH0917868A (ja) | 半導体集積回路装置の配線接続構造及びその製造方法 | |
| JPH04109654A (ja) | 半導体装置及びその製造方法 | |
| JP2538245Y2 (ja) | 半導体装置 | |
| JPH0669347A (ja) | 半導体装置の製造方法 | |
| JPH01312854A (ja) | 半導体集積回路の多層配線構造の製造方法 | |
| JPH04369853A (ja) | 半導体装置 | |
| JPH065711A (ja) | 半導体装置の製造方法 | |
| JPH0936222A (ja) | 半導体装置及びその製造方法 | |
| JPH06310506A (ja) | 半導体装置及びその製造方法 | |
| JP2000036537A (ja) | 半導体装置およびその製造方法 |