JPH0669347A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669347A JPH0669347A JP4107197A JP10719792A JPH0669347A JP H0669347 A JPH0669347 A JP H0669347A JP 4107197 A JP4107197 A JP 4107197A JP 10719792 A JP10719792 A JP 10719792A JP H0669347 A JPH0669347 A JP H0669347A
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Abstract
(57)【要約】
【目的】スルーホールによる上層配線の被覆性の悪化、
また同時に微細化、多層化による配線遅延を防止する。 【構成】絶縁膜１０３を選択的に形成し、その上に下層
配線１０４Ｂを形成し、層間絶縁膜１０５，１０６をそ
の上面よりエッチング除去して下層配線１０４Ｂの上部
を露出させ、上層配線１０７を層間絶縁膜上に形成し、
かつ露出した下層配線１０４Ｂの上部に接続する。 【効果】下層配線と上層配線はスルーホールなしに直接
接続され、デバイスの高速化，高信頼性化を実現でき
る。
また同時に微細化、多層化による配線遅延を防止する。 【構成】絶縁膜１０３を選択的に形成し、その上に下層
配線１０４Ｂを形成し、層間絶縁膜１０５，１０６をそ
の上面よりエッチング除去して下層配線１０４Ｂの上部
を露出させ、上層配線１０７を層間絶縁膜上に形成し、
かつ露出した下層配線１０４Ｂの上部に接続する。 【効果】下層配線と上層配線はスルーホールなしに直接
接続され、デバイスの高速化，高信頼性化を実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に上部配線と下部配線とを接続する技術に
関する。
に係わり、特に上部配線と下部配線とを接続する技術に
関する。
【０００２】
【従来の技術】図４は従来の半導体装置の製造方法を工
程順に示す半導体チップの断面図である。半導体素子を
形成したシリコン基板３０１の上に第１の絶縁膜３０２
をプラズマＣＶＤにより被着させ、つづいて下層配線３
０３を形成するための材料のアルミニウム膜をスパッタ
で生成する。そしてこのアルミニウム膜をフォトレジス
ト３０４をマスクとして加工して下層配線３０３を形成
し（図４（ａ））、第２の絶縁膜３０５をプラズマＣＶ
Ｄにより被着する。さらに平坦性を向上させるために有
機塗布膜３０６を塗布し、その上に第３の絶縁膜３０７
をプラズマＣＶＤにより被着する（図４（ｂ））。次
に、フォトレジスト加工により、第２の絶縁膜３０５お
よび第３の絶縁膜３０７をそれぞれ等方性エッチングお
よび異方性エッチングして、スルーホール３０８を形成
する（図４（ｃ））。その後上層配線３０９と材料とな
るアルミニウム膜をスパッタで生成して、フォトレジス
ト加工によりパターニングすることで、下層配線３０３
とスルーホール３０８を介して接続される上層配線３０
９を形成する（図４（ｄ））。
程順に示す半導体チップの断面図である。半導体素子を
形成したシリコン基板３０１の上に第１の絶縁膜３０２
をプラズマＣＶＤにより被着させ、つづいて下層配線３
０３を形成するための材料のアルミニウム膜をスパッタ
で生成する。そしてこのアルミニウム膜をフォトレジス
ト３０４をマスクとして加工して下層配線３０３を形成
し（図４（ａ））、第２の絶縁膜３０５をプラズマＣＶ
Ｄにより被着する。さらに平坦性を向上させるために有
機塗布膜３０６を塗布し、その上に第３の絶縁膜３０７
をプラズマＣＶＤにより被着する（図４（ｂ））。次
に、フォトレジスト加工により、第２の絶縁膜３０５お
よび第３の絶縁膜３０７をそれぞれ等方性エッチングお
よび異方性エッチングして、スルーホール３０８を形成
する（図４（ｃ））。その後上層配線３０９と材料とな
るアルミニウム膜をスパッタで生成して、フォトレジス
ト加工によりパターニングすることで、下層配線３０３
とスルーホール３０８を介して接続される上層配線３０
９を形成する（図４（ｄ））。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、上層配線と下層配線を接続するため
に、層間絶縁膜をフォトレジスト加工により、選択的に
エッチングしてスルーホールを形成している。従って、
半導体装置の微細下が進むにつれ、このスルーホール形
状も微細になり、その上目合せのマージンも厳しくなる
ため、スルーホール形成のためのフォトレジスト加工に
高度な技術を要する。また、スルーホールを開口するこ
とで、スルーホール部における上層配線の被覆性が著し
く低下し、スルーホール形状の微細化が進むと、スルー
ホール部の配線抵抗が高くなり、スピードの遅延をまね
いたり、またスルーホール部付近で上層配線が断線する
という問題点があった。
の製造方法では、上層配線と下層配線を接続するため
に、層間絶縁膜をフォトレジスト加工により、選択的に
エッチングしてスルーホールを形成している。従って、
半導体装置の微細下が進むにつれ、このスルーホール形
状も微細になり、その上目合せのマージンも厳しくなる
ため、スルーホール形成のためのフォトレジスト加工に
高度な技術を要する。また、スルーホールを開口するこ
とで、スルーホール部における上層配線の被覆性が著し
く低下し、スルーホール形状の微細化が進むと、スルー
ホール部の配線抵抗が高くなり、スピードの遅延をまね
いたり、またスルーホール部付近で上層配線が断線する
という問題点があった。
【０００４】
【課題を解決するための手段】本発明の特徴は、下層配
線と上層配線とこれら両配線を接続する接合部とを有す
る多層配線構造の半導体装置の製造方法において、半導
体基板上の絶縁層上に絶縁膜を形成する工程と、前記絶
縁膜をパターニングして前記接合部下に位置する該絶縁
膜を選択的に残余せしめる工程と、前記絶縁層上から前
記残余した絶縁膜上にかけて前記下層配線を形成する工
程と、前記残余した絶縁膜上において前記下層配線と前
記上層配線とを接続する工程とを有する半導体装置の製
造方法にある。又、前記下層配線上に塗布膜を含む層間
絶縁膜を形成する工程と、前記層間絶縁膜をその上面よ
りエッチング除去して前記残余した絶縁膜上に位置する
前記下層配線の上面部分を露出せしめる工程とを有し、
前記層間絶縁膜上に前記上層配線を形成して前記露出し
た前記下層配線の上面部分に接続することが好ましい。
線と上層配線とこれら両配線を接続する接合部とを有す
る多層配線構造の半導体装置の製造方法において、半導
体基板上の絶縁層上に絶縁膜を形成する工程と、前記絶
縁膜をパターニングして前記接合部下に位置する該絶縁
膜を選択的に残余せしめる工程と、前記絶縁層上から前
記残余した絶縁膜上にかけて前記下層配線を形成する工
程と、前記残余した絶縁膜上において前記下層配線と前
記上層配線とを接続する工程とを有する半導体装置の製
造方法にある。又、前記下層配線上に塗布膜を含む層間
絶縁膜を形成する工程と、前記層間絶縁膜をその上面よ
りエッチング除去して前記残余した絶縁膜上に位置する
前記下層配線の上面部分を露出せしめる工程とを有し、
前記層間絶縁膜上に前記上層配線を形成して前記露出し
た前記下層配線の上面部分に接続することが好ましい。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の製造工程順に示した
半導体チップの断面図である。まず半導体素子を形成し
たシリコン基板１０１の上に、シリコン酸化膜のような
絶縁層であるフィールド絶縁膜１０２をＣＶＤ法により
形成する。前記フィールド酸化膜１０２上にシリコン窒
化膜のような絶縁膜１０３をプラズマＣＶＤ法により、
後述する下層配線の膜厚のおよそ半分の厚さで形成す
る。例えば下層配線の厚さを１．０μｍとすれば前記シ
リコン窒化膜１０３を０．５〜０．８μｍの厚さに成膜
するとよい（図１（ａ））。そして、シリコン窒化膜１
０３をフォトレジスト加工によりパターニングする。次
にスパッタ法によりアルミニウム膜１０４を前面に被着
させ（図１（ｂ））、フォトレジスト加工により前記ア
ルミニウム膜１０４をパターニングすることにより下層
配線１０４Ａ，１０４Ｂを形成する。このとき、パター
ニングされたシリコン窒化膜１０３上には、下層配線の
全部または一部が形成されるが、少なくとも上層配線と
の接合部となる１０４Ｂはシリコン窒化膜１０３上に位
置させる。そして、前記下層配線１０４Ａ，１０４Ｂ上
にＰ−ＣＶＤ法によるプラズマ酸化膜１０５をおよそ
０．５〜１．０μｍ形成し、さらにＰＳＩ（シリコンリ
ッチなポリイミド膜）のような塗布膜１０６を回転塗布
し、平坦化を計る（図１（ｃ））。その後、塗布膜１０
６およびプラズマ酸化膜１０５の一部を上面よりエッチ
ングにより除去し、パターニングされたシリコン窒化膜
１０３上に形成された下層配線１０４Ｂの少なくとも上
部の一部が露出するようにする。次に、下層配線と同様
にして、アルミニウム膜をスパッタ法により被着させ、
フォトレジスト加工によりパターニングして上層配線１
０７を形成する。このとき前述した露出している下層配
線１０４Ｂと上層配線１０７は、その接合部１０８によ
り、接続されている。
る。図１は本発明の第１の実施例の製造工程順に示した
半導体チップの断面図である。まず半導体素子を形成し
たシリコン基板１０１の上に、シリコン酸化膜のような
絶縁層であるフィールド絶縁膜１０２をＣＶＤ法により
形成する。前記フィールド酸化膜１０２上にシリコン窒
化膜のような絶縁膜１０３をプラズマＣＶＤ法により、
後述する下層配線の膜厚のおよそ半分の厚さで形成す
る。例えば下層配線の厚さを１．０μｍとすれば前記シ
リコン窒化膜１０３を０．５〜０．８μｍの厚さに成膜
するとよい（図１（ａ））。そして、シリコン窒化膜１
０３をフォトレジスト加工によりパターニングする。次
にスパッタ法によりアルミニウム膜１０４を前面に被着
させ（図１（ｂ））、フォトレジスト加工により前記ア
ルミニウム膜１０４をパターニングすることにより下層
配線１０４Ａ，１０４Ｂを形成する。このとき、パター
ニングされたシリコン窒化膜１０３上には、下層配線の
全部または一部が形成されるが、少なくとも上層配線と
の接合部となる１０４Ｂはシリコン窒化膜１０３上に位
置させる。そして、前記下層配線１０４Ａ，１０４Ｂ上
にＰ−ＣＶＤ法によるプラズマ酸化膜１０５をおよそ
０．５〜１．０μｍ形成し、さらにＰＳＩ（シリコンリ
ッチなポリイミド膜）のような塗布膜１０６を回転塗布
し、平坦化を計る（図１（ｃ））。その後、塗布膜１０
６およびプラズマ酸化膜１０５の一部を上面よりエッチ
ングにより除去し、パターニングされたシリコン窒化膜
１０３上に形成された下層配線１０４Ｂの少なくとも上
部の一部が露出するようにする。次に、下層配線と同様
にして、アルミニウム膜をスパッタ法により被着させ、
フォトレジスト加工によりパターニングして上層配線１
０７を形成する。このとき前述した露出している下層配
線１０４Ｂと上層配線１０７は、その接合部１０８によ
り、接続されている。
【０００６】つぎに本発明の第２の実施例について図２
および図３を参照して説明する。本実施例では、半導体
素子を形成したシリコン基板２０１上に絶縁層としてシ
リコン酸化膜のようなフィールド絶縁膜２０２を形成す
る。そしてフィールド酸化膜２０２上にシリコン窒化膜
のような絶縁膜２０３をプラズマＣＶＤ法により形成す
るが、このとき前述した第１の実施例とは異なり、この
プラズマ窒化膜２０３の膜厚を後述する下層配線の厚さ
のおよそ２倍ぐらいにする。例えば下層配線の厚さを
１．０μｍとすれば前記プラズマ窒化膜２０３を２．０
μｍ〜２．５μｍの厚さに形成するとよい（図２
（ａ））。そして前述した第１の実施例と同様にプラズ
マ窒化膜２０３をパターニングした後、アルミニウム膜
２０４をスパッタで生成し（図２（ｂ））、フォトレジ
スト加工により下層配線２０４Ａ，２０４Ｂを形成し、
この下層配線上にプラズマ酸化膜２０５をおよそ０．５
〜１．０μｍの膜厚に形成し、さらにＰＳＩのような塗
布膜２０６を回転塗布し、平坦化を図る（図２
（ｃ））。その後、塗布膜２０６およびプラズマ酸化膜
２０５，プラズマ窒化膜２０３の一部を上面側からエッ
チングにより除去し、プラズマ窒化膜２０３上の下層配
線２０４Ｂの少なくとも上部の一部を露出するようにす
る。次に下層配線と同様にして第１の上層配線２０７を
形成する（図３（ａ））。また、さらに、下層配線と第
１の上層配線の層間を形成した方法と同様にして、第１
の上層配線２０７上に層間絶縁膜２０８，２０９を形成
する。このとき、前述の場合と同様、層間絶縁膜２０
８，２０９を上面側からエッチングする際、下方配線２
０４Ｂの少なくとも上部の一部を露出するようにする。
次に、第１の上層配線２０７と同様にして、第２の上層
配線２１０を形成する。このとき、前記下層配線２０４
Ｂと第２の上層配線２１０は、その接合部２１１により
接合されている（図３（ｂ））。
および図３を参照して説明する。本実施例では、半導体
素子を形成したシリコン基板２０１上に絶縁層としてシ
リコン酸化膜のようなフィールド絶縁膜２０２を形成す
る。そしてフィールド酸化膜２０２上にシリコン窒化膜
のような絶縁膜２０３をプラズマＣＶＤ法により形成す
るが、このとき前述した第１の実施例とは異なり、この
プラズマ窒化膜２０３の膜厚を後述する下層配線の厚さ
のおよそ２倍ぐらいにする。例えば下層配線の厚さを
１．０μｍとすれば前記プラズマ窒化膜２０３を２．０
μｍ〜２．５μｍの厚さに形成するとよい（図２
（ａ））。そして前述した第１の実施例と同様にプラズ
マ窒化膜２０３をパターニングした後、アルミニウム膜
２０４をスパッタで生成し（図２（ｂ））、フォトレジ
スト加工により下層配線２０４Ａ，２０４Ｂを形成し、
この下層配線上にプラズマ酸化膜２０５をおよそ０．５
〜１．０μｍの膜厚に形成し、さらにＰＳＩのような塗
布膜２０６を回転塗布し、平坦化を図る（図２
（ｃ））。その後、塗布膜２０６およびプラズマ酸化膜
２０５，プラズマ窒化膜２０３の一部を上面側からエッ
チングにより除去し、プラズマ窒化膜２０３上の下層配
線２０４Ｂの少なくとも上部の一部を露出するようにす
る。次に下層配線と同様にして第１の上層配線２０７を
形成する（図３（ａ））。また、さらに、下層配線と第
１の上層配線の層間を形成した方法と同様にして、第１
の上層配線２０７上に層間絶縁膜２０８，２０９を形成
する。このとき、前述の場合と同様、層間絶縁膜２０
８，２０９を上面側からエッチングする際、下方配線２
０４Ｂの少なくとも上部の一部を露出するようにする。
次に、第１の上層配線２０７と同様にして、第２の上層
配線２１０を形成する。このとき、前記下層配線２０４
Ｂと第２の上層配線２１０は、その接合部２１１により
接合されている（図３（ｂ））。
【０００７】この第２の実施例では、下層配線と直上の
上層配線だけでなく、さらに上層の上層配線ともスルー
ホールの形成なしに直接、接続することが可能であり、
かつ、上層の配線層の平坦性も損なわれないという利点
がある。
上層配線だけでなく、さらに上層の上層配線ともスルー
ホールの形成なしに直接、接続することが可能であり、
かつ、上層の配線層の平坦性も損なわれないという利点
がある。
【０００８】
【発明の効果】以上説明したように本発明は、下層配線
下の一部にたとえば０．５μｍ〜２．５μｍの段差を設
け、この段差上に形成された下層配線と上層配線とを、
従来のようなスルーホールの形成なしに直接接続したの
で、スルーホール部における配線抵抗による配線遅延を
解消し、従来に比べて５０％〜８０％の高速化が得られ
る。また、スルーホール形成のないうえに層間絶縁膜の
一部に有機系の塗布膜を用いるので、上層配線の被覆性
が８０％以上向上し、高集積化に伴う微細化、多層配線
化にも十分対応できる。また、信頼性においてもスルー
ホール形成がないため、上層配線のスルーホール部にお
ける断線という問題がない。
下の一部にたとえば０．５μｍ〜２．５μｍの段差を設
け、この段差上に形成された下層配線と上層配線とを、
従来のようなスルーホールの形成なしに直接接続したの
で、スルーホール部における配線抵抗による配線遅延を
解消し、従来に比べて５０％〜８０％の高速化が得られ
る。また、スルーホール形成のないうえに層間絶縁膜の
一部に有機系の塗布膜を用いるので、上層配線の被覆性
が８０％以上向上し、高集積化に伴う微細化、多層配線
化にも十分対応できる。また、信頼性においてもスルー
ホール形成がないため、上層配線のスルーホール部にお
ける断線という問題がない。
【図１】本発明の第１の実施例の半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図２】本発明の第２の実施例の半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図３】本発明の第２の実施例の半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図４】従来技術の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
１０１，２０１，３０１ 半導体基板 １０２，２０２，３０２ フィールド酸化膜 １０３，２０３ 絶縁膜 １０４，２０４ 下層配線パターニング前のアルミニ
ウム膜 １０４Ａ，１０４Ｂ，２０４Ａ，２０４Ｂ，３０３
下層配線 １０７，２０７，３０９ 第１の上層配線 ２１０ 第２の上層配線 １０５，２０５，２０８，３０５，３０７ 層間絶縁
膜 １０６，２０６，２０９，３０６ 塗布膜 １０８，２１１ 接合部 ３０４ フォトレジスト ３０８ スルーホール
ウム膜 １０４Ａ，１０４Ｂ，２０４Ａ，２０４Ｂ，３０３
下層配線 １０７，２０７，３０９ 第１の上層配線 ２１０ 第２の上層配線 １０５，２０５，２０８，３０５，３０７ 層間絶縁
膜 １０６，２０６，２０９，３０６ 塗布膜 １０８，２１１ 接合部 ３０４ フォトレジスト ３０８ スルーホール
Claims (2)
- 【請求項１】 下層配線と上層配線とこれら両配線を接
続する接合部とを有する多層配線構造の半導体装置の製
造方法において、半導体基板上の絶縁層上に絶縁膜を形
成する工程と、前記絶縁膜をパターニングして前記接合
部下に位置する該絶縁膜を選択的に残余せしめる工程
と、前記絶縁層上から前記残余した絶縁膜上にかけて前
記下層配線を形成する工程と、前記残余した絶縁膜上に
おいて前記下層配線と前記上層配線とを接続する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記下層配線上に塗布膜を含む層間絶縁
膜を形成する工程と、前記層間絶縁膜をその上面よりエ
ッチング除去して前記残余した絶縁膜上に位置する前記
下層配線の上面部分を露出せしめる工程とを有し、前記
層間絶縁膜上に前記上層配線を形成して前記露出した前
記下層配線の上面部分に接続することを特徴とする請求
項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107197A JPH0669347A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107197A JPH0669347A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669347A true JPH0669347A (ja) | 1994-03-11 |
Family
ID=14452944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107197A Withdrawn JPH0669347A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015512A (ja) * | 1999-06-29 | 2001-01-19 | Nec Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-04-27 JP JP4107197A patent/JPH0669347A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001015512A (ja) * | 1999-06-29 | 2001-01-19 | Nec Corp | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |