JPH04256339A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04256339A JPH04256339A JP1786291A JP1786291A JPH04256339A JP H04256339 A JPH04256339 A JP H04256339A JP 1786291 A JP1786291 A JP 1786291A JP 1786291 A JP1786291 A JP 1786291A JP H04256339 A JPH04256339 A JP H04256339A
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- Japan
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- insulating film
- film
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims description 3
- 238000003486 chemical etching Methods 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052782 aluminium Inorganic materials 0.000 abstract description 12
- 239000010410 layer Substances 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- 238000001020 plasma etching Methods 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 229920005591 polysilicon Polymers 0.000 abstract description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract description 2
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に微細な接続口の形成方法に関する。
関し、特に微細な接続口の形成方法に関する。
【０００２】
【従来の技術】近年の半導体装置では、素子の高集積化
に伴って用いられる配線幅及び配線間隔はますます微細
になりつつある。また、用いられる導電層も二層以上の
多層配線構造が一般的になっている。このような配線構
造を用いた半導体装置の製造工程における接続口として
のコンタクトホールの形成方法について図面を用いて説
明する。図２は、従来のコンタクトホールの形成方法を
説明するための工程順に示した半導体チップの断面図で
ある。
に伴って用いられる配線幅及び配線間隔はますます微細
になりつつある。また、用いられる導電層も二層以上の
多層配線構造が一般的になっている。このような配線構
造を用いた半導体装置の製造工程における接続口として
のコンタクトホールの形成方法について図面を用いて説
明する。図２は、従来のコンタクトホールの形成方法を
説明するための工程順に示した半導体チップの断面図で
ある。
【０００３】まず図２（ａ）に示すように、シリコン等
の半導体基板１上に酸化膜２を介してポリシリコンから
なる配線３を形成したのち、全面にＢＰＳＧ等からなる
層間絶縁膜４を構成する。次に図２（ｂ）に示すように
、所望のコンタクトホールパターンをリソグラフィー方
法により形成したフォトレジスト膜５をマスクにして反
応性イオンエッチングにより層間絶縁膜４をエッチング
し、コンタクトホール６Ａを開口する。次に図２（ｃ）
のように、フォトレジスト膜５を剥離した後、コンタク
トホールをおおって、上層のアルミニウム配線８Ａを形
成し、半導体基板１と接続を行う。
の半導体基板１上に酸化膜２を介してポリシリコンから
なる配線３を形成したのち、全面にＢＰＳＧ等からなる
層間絶縁膜４を構成する。次に図２（ｂ）に示すように
、所望のコンタクトホールパターンをリソグラフィー方
法により形成したフォトレジスト膜５をマスクにして反
応性イオンエッチングにより層間絶縁膜４をエッチング
し、コンタクトホール６Ａを開口する。次に図２（ｃ）
のように、フォトレジスト膜５を剥離した後、コンタク
トホールをおおって、上層のアルミニウム配線８Ａを形
成し、半導体基板１と接続を行う。
【０００４】
【発明が解決しようとする課題】上述した従来のコンタ
クトホールの形成方法では、コンタクトホール６Ａの形
成工程において、図２（ｄ）に示すように、コンタクト
ホール６Ａ形成のリソグラフィー工程で位置合わせずれ
が生じた場合、コンタクトホール形成時に配線３が露出
し、上層のアルミニウム配線８Ａと配線３とがショート
するため、半導体装置の信頼性及び歩留りが低下すると
いう問題がある。
クトホールの形成方法では、コンタクトホール６Ａの形
成工程において、図２（ｄ）に示すように、コンタクト
ホール６Ａ形成のリソグラフィー工程で位置合わせずれ
が生じた場合、コンタクトホール形成時に配線３が露出
し、上層のアルミニウム配線８Ａと配線３とがショート
するため、半導体装置の信頼性及び歩留りが低下すると
いう問題がある。
【０００５】またこの問題を回避するため、配線パター
ンとコンタクトパターンのマージンを増やし、位置合わ
せずれに対して、ショートが発生しないようにすること
も考えられるが、この方法は、配線間隔が狭い箇所にコ
ンタクトホールを形成する場合に適用できないため多層
配線の微細化に大きな制約になっている。
ンとコンタクトパターンのマージンを増やし、位置合わ
せずれに対して、ショートが発生しないようにすること
も考えられるが、この方法は、配線間隔が狭い箇所にコ
ンタクトホールを形成する場合に適用できないため多層
配線の微細化に大きな制約になっている。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に層間絶縁膜を形成する工程と
、この層間絶縁膜をパターニングし接続口を形成する工
程と、この接続口を含む全面に絶縁膜を形成する工程と
、異方性エッチング法によりこの絶縁膜をエッチングし
前記接続口の側壁面にのみ残す工程とを含むものである
。
造方法は、半導体基板上に層間絶縁膜を形成する工程と
、この層間絶縁膜をパターニングし接続口を形成する工
程と、この接続口を含む全面に絶縁膜を形成する工程と
、異方性エッチング法によりこの絶縁膜をエッチングし
前記接続口の側壁面にのみ残す工程とを含むものである
。
【０００７】
【実施例】次に本発明を図面を参照して説明する。図１
（ａ）〜（ｄ）は本発明の一実施例を説明するための工
程順に示した半導体チップの断面図である。
（ａ）〜（ｄ）は本発明の一実施例を説明するための工
程順に示した半導体チップの断面図である。
【０００８】まず、図１（ａ）のように、シリコン等の
半導体基板１上に酸化膜２を介して膜厚０．３５μｍの
ポリシリコンからなる配線３を形成する。次で全面にＢ
ＰＳＧ等からなる層間絶縁膜４を０．７５μｍの厚さに
形成する。次に、図１（ｂ）のように、フォトレジスト
膜５を塗布し、フォトリソグラフィ方法により、大きさ
０．８μｍ×０．８μｍのコンタクトホールパターンを
形成したのち、このフォトレジスト膜５をマスクとし、
ＣＨＦ３ ガスを用いた反応性イオンエッチング方法で
層間絶縁膜４にコンタクトホール６を形成する。
半導体基板１上に酸化膜２を介して膜厚０．３５μｍの
ポリシリコンからなる配線３を形成する。次で全面にＢ
ＰＳＧ等からなる層間絶縁膜４を０．７５μｍの厚さに
形成する。次に、図１（ｂ）のように、フォトレジスト
膜５を塗布し、フォトリソグラフィ方法により、大きさ
０．８μｍ×０．８μｍのコンタクトホールパターンを
形成したのち、このフォトレジスト膜５をマスクとし、
ＣＨＦ３ ガスを用いた反応性イオンエッチング方法で
層間絶縁膜４にコンタクトホール６を形成する。
【０００９】次に図１（ｃ）に示すように、フォトレジ
スト膜５を剥離した後、酸化膜７をコンタクトホール６
をおおうようにして０．１５μｍの厚さに堆積する。そ
の後、図１（ｄ）のように、反応性イオンエッチング法
でエッチングし、コンタクトホール６の内側面にのみ一
部残す。次でコンタクトホール６をおおってアルミニウ
ム膜を形成したのちパターニングし、上層のアルミニウ
ム配線８を形成する。
スト膜５を剥離した後、酸化膜７をコンタクトホール６
をおおうようにして０．１５μｍの厚さに堆積する。そ
の後、図１（ｄ）のように、反応性イオンエッチング法
でエッチングし、コンタクトホール６の内側面にのみ一
部残す。次でコンタクトホール６をおおってアルミニウ
ム膜を形成したのちパターニングし、上層のアルミニウ
ム配線８を形成する。
【００１０】コンタクトホール６と配線３の設計上のマ
ージンを図１（ｂ）に示すように０．１μｍとすると、
本実施例のように０．２μｍ位置合わせずれが生じれば
、配線３がコンタクトホール形成時に露出する。しかし
、図１（ｄ）に示したように、露出した配線３をおおっ
て酸化膜７をコンタクトホールの内側面に残すことによ
り、アルミニウム配線８の形成工程においても、配線３
と、アルミニウム膜とがショートすることなく、半導体
基板１とアルミニウム配線８の接続が容易となる。
ージンを図１（ｂ）に示すように０．１μｍとすると、
本実施例のように０．２μｍ位置合わせずれが生じれば
、配線３がコンタクトホール形成時に露出する。しかし
、図１（ｄ）に示したように、露出した配線３をおおっ
て酸化膜７をコンタクトホールの内側面に残すことによ
り、アルミニウム配線８の形成工程においても、配線３
と、アルミニウム膜とがショートすることなく、半導体
基板１とアルミニウム配線８の接続が容易となる。
【００１１】尚、上記実施例においては半導体基板１と
アルミニウム配線８との接続口の形成の場合について説
明したが、下層配線と上層配線との接続口の場合であっ
てもよいことは勿論である。
アルミニウム配線８との接続口の形成の場合について説
明したが、下層配線と上層配線との接続口の場合であっ
てもよいことは勿論である。
【００１２】
【発明の効果】以上説明したように本発明は、導電層上
に形成した層間絶縁膜に接続口を形成したのち、この接
続口をおおって絶縁膜を形成し、この第２の絶縁膜を異
方性エッチングして接続口の内側面に残すことにより、
接続口の近傍に存在する配線と絶縁を保つことができる
ため、半導体装置の信頼性及び歩留りを向上させること
ができる。
に形成した層間絶縁膜に接続口を形成したのち、この接
続口をおおって絶縁膜を形成し、この第２の絶縁膜を異
方性エッチングして接続口の内側面に残すことにより、
接続口の近傍に存在する配線と絶縁を保つことができる
ため、半導体装置の信頼性及び歩留りを向上させること
ができる。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図である。
プの断面図である。
【図２】従来の半導体装置の製造方法を説明するための
半導体チップの断面図である。
半導体チップの断面図である。
１ 半導体基板
２ 酸化膜
３ 配線
４ 層間絶縁膜
５ フォトレジスト膜
６，６Ａ コンタクトホール
７ 酸化膜
８，８Ａ アルミニウム配線
Claims (1)
- 【請求項１】 半導体基板上に層間絶縁膜を形成する
工程と、この層間絶縁膜をパターニングし接続口を形成
する工程と、この接続口を含む全面に絶縁膜を形成する
工程と、異方性エッチング法によりこの絶縁膜をエッチ
ングし前記接続口の側壁面にのみ残す工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1786291A JPH04256339A (ja) | 1991-02-08 | 1991-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1786291A JPH04256339A (ja) | 1991-02-08 | 1991-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256339A true JPH04256339A (ja) | 1992-09-11 |
Family
ID=11955471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1786291A Pending JPH04256339A (ja) | 1991-02-08 | 1991-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256339A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181470A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-02-08 JP JP1786291A patent/JPH04256339A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181470A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |