JPH04115535A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JPH04115535A
JPH04115535A JP23478190A JP23478190A JPH04115535A JP H04115535 A JPH04115535 A JP H04115535A JP 23478190 A JP23478190 A JP 23478190A JP 23478190 A JP23478190 A JP 23478190A JP H04115535 A JPH04115535 A JP H04115535A
Authority
JP
Japan
Prior art keywords
layer wiring
wiring
insulating film
contact hole
interlayer insulating
Prior art date
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Pending
Application number
JP23478190A
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English (en)
Inventor
Koji Ishii
石井 弘二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH04115535A publication Critical patent/JPH04115535A/ja
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造装置に関し、特に多層
配線を有する半導体装置及びその製造方法に関する。
〔従来の技術〕
従来の半導体装置は、第3図に示すように、シリコン基
板1の上に設けた酸化シリコン膜2の上に選択的に下層
配線3を設け、下層配線3を含む表面に層間絶縁膜4を
堆積する。次に、下層配線3上の層間絶縁膜4を選択的
に開孔してコンタクトホールを設けるが、コンタクト抵
抗を下げるため、等方性エツチングと異方性エツチング
を組合わせた2ステツプエツチングと呼ばれるエツチン
グ法により断面が盃状のコンタクトホール6を形成する
。次に、コンタクトホール6を含む表面に金属層を堆積
して選択的にエツチングし、コンタクトホール6の下層
配線3と接続する上層配線7を形成する。
ここで、コンタクトホール6が下層配線3からはずれて
形成されると、上層配線7と下層配線3との導通不良や
隣接配線間の短絡を生ずるため、コンタクトホール6の
構法がり及び、下層配線3との位置合せずれを考慮して
コンタクトホール6の近傍の下層配線3の寸法を他の部
分より広げた形状(以下コンタクトの座と記す)を設け
ている。
〔発明が解決しようとする課題〕
この従来の半導体装置は、近年、配線ピッチの縮小化が
進み、コンタクトホールの近傍の下層配線にコンタクト
ホールの座を設けることは、微細化にとって大きな障壁
になっている。
また最小配線間スペースが前記コンタクトホールの座に
よって決定されてしまい、この最小配線間スペース部で
の隣接配線間の短絡を引き起こすという欠点があった。
一方、コンタクトホールを小さくすれば、前記コンタク
トホールの座を小さくすることは可能であるが、不具合
な点として、導通不良やコンタクト抵抗増大を誘発し、
半導体装置の信頼性の低下を招くという欠点がある。
〔課題を解決するための手段〕
本発明の半導体装置は、半導体基板上に設けた絶縁膜上
に設けた下層配線と、前記下層配線の側面に接して前記
下層配線以外の領域に設けた第1の層間絶縁膜と、前記
下層配線及び第1の層間絶縁膜を含む表面に設けた第2
の層間絶縁膜と、前記下層配線上の第2の層間絶縁膜に
設けたコンタクトホールを介して前記下層配線と接続し
第2の層間絶縁膜上に延在して設けた上層配線とを有す
る。
本発明の半導体装置の製造方法は、半導体基板上に設け
た絶縁膜上に導体層を堆積し前記導体層上にパターニン
グして設けたレジスト膜をマスクとして前記導体層をエ
ツチングし下層配線を設ける工程と2前記レジスト膜を
含む表面に第1の層間絶縁膜を堆積して設けリフトオフ
法により前記下層配線上の第1の層間絶縁膜を除去する
工程と、前記下層配線及び第1の層間絶縁膜を含む表面
に第2の層間絶縁膜を堆積して選択的にエツチングし前
記下層配線上にコンタクトホールを形成する工程と、前
記コンタクトホールを介して下層配線と接続する上層配
線を形成する工程とを含んで構成される。
〔実施例〕
次に、本発明について、図面を参照して説明する。
第1図は本発明の第1の実施例を示す半導体チップの断
面図である。
第1図に示すように、シリコン基板1の上に設けた酸化
シリコン膜2の上にアルミニウム層を堆積し、選択的に
エツチングして下層配線3を形成する。次に、下層配線
3をパターニングするために用いたレジスト膜をそのま
ま残し、膜堆積に方向性の良い電子サイクロトロン共鳴
(以下ECRと記す)を用いたプラズマ堆積法で酸化シ
リコン膜を概ね下層配線3と同じ膜厚だけ堆積し、リフ
トオフ法により段差部側面での脆弱な酸化シリコン膜を
除去し、下層配線3の領域以外の領域に第1の層間絶縁
膜4を形成する。ここで、下層配線3の側面上部にはV
字形の渭8が出来る。次に、下層配線3及び層間絶縁膜
4を含む表面にポリイミド樹脂等の有機塗布膜を形成し
て第2の層間絶縁膜5を設ける。ここで、層間絶縁M4
と層間絶縁膜5はコンタクトホール形成時のエツチング
で充分な選択比、すなわち、コンタクトホール形成時の
エツチングで層間絶縁膜4がほとんどエツチングされな
いような組合せとする。次に、o2ガスを用いたプラズ
マエツチング法により、選択的に層間絶縁膜5をエツチ
ングしてコンタクトホール6を形成する。ここで、コン
タクトホール6のサイズは下層配線3のサイズよりも大
きいもので良い。次に、コンタクトホール6を含む表面
にアルミニウム層を堆積し、選択的にエツチングしてコ
ンタクトホール6の下層配線3と接続する上層配線7を
形成する。
ここで、コンタクトホール6で露出される下層配線3の
側面も、上層配線との接続に使用出来るため、実効的な
コンタクトホールサイズの増大が図れコンタクト抵抗を
低減させる。又、コンタクトホール6のサイズは下層配
線のサイズより大きく形成される。
第2図は、本発明の第2の実施例を示す半導体チップの
断面図である。
第2図に示すように、シリコン基板1の上に設けた酸化
シリコン膜2の上に第1の層間絶縁M4を堆積し、フォ
トリソグラフィー技術を用いて選択的にエツチングして
開孔部を設け、更に、レジスト膜を除去せずに開孔部を
含む表面にアルミニウム層を堆積し、リフトオフ法によ
り層間絶縁膜上のアルミニウム層を除去して下層配線3
を形成する。以下、第1の実施例と同様に第2の層間絶
縁膜5を形成し、フォトリソグラフィー技術を用いてコ
ンタクトホール6を形成し上層配線7を形成する。
なお、第2の実施例では、コンタクトホール6を2ステ
ツプエツチング法により形成しており、コンタクトホー
ル部での上層配線のカバーレッジが第1の実施例に比べ
て良好にできる利点がある。
〔発明の効果〕
以上説明したように本発明は、コンタクト部において下
層配線パターンサイズよりもサイズの大きいコンタクト
ホールを形成出来るので、コンタクトポールの座を設け
る必要がないこと、更に、第1の層間絶縁膜がコンタク
トホール形成時にエツチングされないため目金せずれの
余裕度が大きいことの利点があり、配線ピッチの縮小化
すなわち微細化が可能であるという効果を有する。
【図面の簡単な説明】
第1図及び第2図は本発明の第1及び第2の実施例を示
す半導体チップの断面図、第3図は従来の半導体装置の
一例を示す半導体チップの断面図である。 1・・・シリコン基板、2・・・酸化シリコン膜、3・
・・下層配線、4,5・・・層間絶縁膜、6・・・コン
タクトホール、7・・・上層配線、8・・・溝。 躬 1 因

Claims (1)

  1. 【特許請求の範囲】 1、半導体基板上に設けた絶縁膜上に設けた下層配線と
    、前記下層配線の側面に接して前記下層配線以外の領域
    に設けた第1の層間絶縁膜と、前記下層配線及び第1の
    層間絶縁膜を含む表面に設けた第2の層間絶縁膜と、前
    記下層配線上の第2の層間絶縁膜に設けたコンタクトホ
    ールを介して前記下層配線と接続し第2の層間絶縁膜上
    に延在して設けた上層配線とを有することを特徴とする
    半導体装置。 2、コンタクトホールの径を前記コンタクトホール直下
    の下層配線の幅よりも大きくした請求項1記載の半導体
    装置。 3、半導体基板上に設けた絶縁膜上に導体層を堆積し前
    記導体層上にパターニングして設けたレジスト膜をマス
    クとして前記導体層をエッチングし下層配線を設ける工
    程と、前記レジスト膜を含む表面に第1の層間絶縁膜を
    堆積して設けリフトオフ法により前記下層配線上の第1
    の層間絶縁膜を除去する工程と、前記下層配線及び第1
    の層間絶縁膜を含む表面に第2の層間絶縁膜を堆積して
    選択的にエッチングし前記下層配線上にコンタクトホー
    ルを形成する工程と、前記コンタクトホールを介して下
    層配線と接続する上層配線を形成する工程とを含むこと
    を特徴とする半導体装置の製造方法。
JP23478190A 1990-09-05 1990-09-05 半導体装置及びその製造方法 Pending JPH04115535A (ja)

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JPH04115535A true JPH04115535A (ja) 1992-04-16

Family

ID=16976277

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JP23478190A Pending JPH04115535A (ja) 1990-09-05 1990-09-05 半導体装置及びその製造方法

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JP (1) JPH04115535A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6958267B2 (en) 2001-08-17 2005-10-25 Micron Technology, Inc. Methods of forming perovskite-type dielectric materials with chemical vapor deposition

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US6958267B2 (en) 2001-08-17 2005-10-25 Micron Technology, Inc. Methods of forming perovskite-type dielectric materials with chemical vapor deposition

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