JPS6366425B2 - - Google Patents
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- JPS6366425B2 JPS6366425B2 JP57176424A JP17642482A JPS6366425B2 JP S6366425 B2 JPS6366425 B2 JP S6366425B2 JP 57176424 A JP57176424 A JP 57176424A JP 17642482 A JP17642482 A JP 17642482A JP S6366425 B2 JPS6366425 B2 JP S6366425B2
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法に係わり、特
に配線層の構造が２層以上の所謂多層配線構造の
形成方法に関する。
に配線層の構造が２層以上の所謂多層配線構造の
形成方法に関する。
従来、多層配線構造の半導体素子や集積回路は
次のようにして製造されている。先ず、素子を形
成した半導体基板上にシリコン酸化膜などの絶縁
膜を形成した後、前記基板の素子と、その上の絶
縁膜上に形成される配線導体との接続に必要な部
分の絶縁膜に写真食刻法によつて孔をあけ、これ
によつて露出された基板と絶縁膜の全面にアルミ
ニウム等の導体膜を被着し、写真食刻法を用いて
不要部分を除去して、所定のパターンの第１配線
導体層を形成する。さらにこの上にシリコン酸化
膜或いはシリコン窒化膜などの絶縁膜を気相成長
法或いは、高周波スパツタリング法等により被着
した後、その上に形成される配線導体層との接続
に必要な部分の絶縁膜に写真食刻法で孔をあけ
る。この全面にアルミニウム等の導体膜を被着し
て、写真食刻法で所定の配線パターンを形成し、
第２配線導体層とする。
次のようにして製造されている。先ず、素子を形
成した半導体基板上にシリコン酸化膜などの絶縁
膜を形成した後、前記基板の素子と、その上の絶
縁膜上に形成される配線導体との接続に必要な部
分の絶縁膜に写真食刻法によつて孔をあけ、これ
によつて露出された基板と絶縁膜の全面にアルミ
ニウム等の導体膜を被着し、写真食刻法を用いて
不要部分を除去して、所定のパターンの第１配線
導体層を形成する。さらにこの上にシリコン酸化
膜或いはシリコン窒化膜などの絶縁膜を気相成長
法或いは、高周波スパツタリング法等により被着
した後、その上に形成される配線導体層との接続
に必要な部分の絶縁膜に写真食刻法で孔をあけ
る。この全面にアルミニウム等の導体膜を被着し
て、写真食刻法で所定の配線パターンを形成し、
第２配線導体層とする。
ところが、この様な従来の製造方法において
は、第１配線導体層によつて生ずる段差などによ
つて第２配線導体層が段の側壁において薄くな
り、断線し易くなつたり、写真食刻法で形成した
配線導体パターンが段の底部で細くなつたり配線
の信頼性を落す原因になつている。
は、第１配線導体層によつて生ずる段差などによ
つて第２配線導体層が段の側壁において薄くな
り、断線し易くなつたり、写真食刻法で形成した
配線導体パターンが段の底部で細くなつたり配線
の信頼性を落す原因になつている。
この様な点を改善するため、第１配線導体層上
に平担な絶縁膜を形成する方法として、例えばポ
リイミド樹脂などの流動性高分子材料を回転塗布
する方法がある。しかしこの方法においても素子
の微細化及び配線占有面積の縮小化に対しての限
界がある。すなわち第１配線導体層上の絶縁膜に
第２配線導体層との接続孔を形成するに際し、第
１配線導体層の巾とほぼ同じ大きさの孔を形成す
る場合、写真食刻法でのマスクずれによつて孔の
内側の一端の絶縁膜に深い溝が生ずる。第１図に
この状態を示す。ただし第１図ａは、平面図、同
ｂ図は、その断面図である。第１図ｂに示す様に
接続孔９の底部の溝部で第２配線導体層８例えば
アルミニウムなどの蒸着膜が極端に薄くなり、シ
リコン基板１上の二酸化硅素膜２上に形成された
第１配線導体層３と第２配線導体層８との接続の
信頼性が著しく低下する。この為、上記マスクず
れを考慮して、接続孔９の大きさを第１配線導体
層３の巾に比べて充分小さくすれば上記接続孔９
の底部での細溝の発生は防止できるが、例えば、
第１配線導体層３の巾が2μm以下の場合、接続孔
９の大きさを1μm以下にする必要があり、接続孔
９が小さくなることによつて、この領域での第２
配線導体層８のアルミニウム蒸着膜が薄くなり接
続の信頼性が低下し、また接触抵抗も増大し、集
積回路の高速動作を阻害する。
に平担な絶縁膜を形成する方法として、例えばポ
リイミド樹脂などの流動性高分子材料を回転塗布
する方法がある。しかしこの方法においても素子
の微細化及び配線占有面積の縮小化に対しての限
界がある。すなわち第１配線導体層上の絶縁膜に
第２配線導体層との接続孔を形成するに際し、第
１配線導体層の巾とほぼ同じ大きさの孔を形成す
る場合、写真食刻法でのマスクずれによつて孔の
内側の一端の絶縁膜に深い溝が生ずる。第１図に
この状態を示す。ただし第１図ａは、平面図、同
ｂ図は、その断面図である。第１図ｂに示す様に
接続孔９の底部の溝部で第２配線導体層８例えば
アルミニウムなどの蒸着膜が極端に薄くなり、シ
リコン基板１上の二酸化硅素膜２上に形成された
第１配線導体層３と第２配線導体層８との接続の
信頼性が著しく低下する。この為、上記マスクず
れを考慮して、接続孔９の大きさを第１配線導体
層３の巾に比べて充分小さくすれば上記接続孔９
の底部での細溝の発生は防止できるが、例えば、
第１配線導体層３の巾が2μm以下の場合、接続孔
９の大きさを1μm以下にする必要があり、接続孔
９が小さくなることによつて、この領域での第２
配線導体層８のアルミニウム蒸着膜が薄くなり接
続の信頼性が低下し、また接触抵抗も増大し、集
積回路の高速動作を阻害する。
上記問題を回避するための従来法を第２図に示
す。第２図に示す様に、第１配線導体層３の巾を
第２配線導体層８と接続する孔９の領域で大きく
し、接続孔９を形成する写真蝕刻法でのマスクず
れが生じても接続孔９の底部が第１配線導体層３
の巾からずれない構造が用いられている。写真蝕
刻法のマスク合わせ精度は、少なくとも0.5μm程
であり、この為、接続孔９の周囲において、第１
配線導体層の巾を0.5μm以上広げている。この為
第１配線導体層の間隔は広がり、配線の占有面積
が増大し半導体集積回路装置のチツプサイズの縮
小を阻む。また、第１配線導体層の間隔が制限さ
れる為、素子の高密度化も阻害され素子の集積度
を制限する。
す。第２図に示す様に、第１配線導体層３の巾を
第２配線導体層８と接続する孔９の領域で大きく
し、接続孔９を形成する写真蝕刻法でのマスクず
れが生じても接続孔９の底部が第１配線導体層３
の巾からずれない構造が用いられている。写真蝕
刻法のマスク合わせ精度は、少なくとも0.5μm程
であり、この為、接続孔９の周囲において、第１
配線導体層の巾を0.5μm以上広げている。この為
第１配線導体層の間隔は広がり、配線の占有面積
が増大し半導体集積回路装置のチツプサイズの縮
小を阻む。また、第１配線導体層の間隔が制限さ
れる為、素子の高密度化も阻害され素子の集積度
を制限する。
更に、第２配線導体層９の細密化をも制限し、
配線層を多層に形成する程この影響が大きくな
る。一方、従来から、Ｃ―Ｆ結合を有するガス例
えばCF4ガスとH2ガスの混合ガスを用いて酸化珪
素（SiO2）膜及び窒化珪素（Si3N4）膜を夫々異
方性エツチングした場合、そのエツチング速度を
SiO2＞Si3N4とできる事が知られている（例え
ば、管野卓雄 編集「集積回路プロセス技術シリ
ーズ（半導体プラズマプロセス技術）」昭和55年
７月10日・産業図書発行、第230頁〜第231頁参
照）。
配線層を多層に形成する程この影響が大きくな
る。一方、従来から、Ｃ―Ｆ結合を有するガス例
えばCF4ガスとH2ガスの混合ガスを用いて酸化珪
素（SiO2）膜及び窒化珪素（Si3N4）膜を夫々異
方性エツチングした場合、そのエツチング速度を
SiO2＞Si3N4とできる事が知られている（例え
ば、管野卓雄 編集「集積回路プロセス技術シリ
ーズ（半導体プラズマプロセス技術）」昭和55年
７月10日・産業図書発行、第230頁〜第231頁参
照）。
〔発明の目的〕
本発明の目的は、上記問題を解決し、配線及び
素子の集積度を高め、しかも信頼性の高い微細な
多層配線構造を有する半導体装置の製造方法を提
供することにある。
素子の集積度を高め、しかも信頼性の高い微細な
多層配線構造を有する半導体装置の製造方法を提
供することにある。
本発明は、多層配線構造の半導体装置の製造方
法において、第１配線導体層を形成した半導体基
板上の第１配線導体層に自己整合して窒化硅素膜
を形成し、次いで、この全面に酸化硅素膜を形成
し、次いで反応ガスにＣ―Ｆ結合を有するガス及
び水素ガスを採用した酸化硅素膜のエツチング速
度が窒化硅素膜のエツチング速度に比べて速い反
応性イオンエツチング法により、酸化硅素膜の所
定領域に接続孔を形成し、その後第２配線導体層
を形成するようにした方法である。
法において、第１配線導体層を形成した半導体基
板上の第１配線導体層に自己整合して窒化硅素膜
を形成し、次いで、この全面に酸化硅素膜を形成
し、次いで反応ガスにＣ―Ｆ結合を有するガス及
び水素ガスを採用した酸化硅素膜のエツチング速
度が窒化硅素膜のエツチング速度に比べて速い反
応性イオンエツチング法により、酸化硅素膜の所
定領域に接続孔を形成し、その後第２配線導体層
を形成するようにした方法である。
本発明によれば、例えば第１配線導体層の巾と
同じ大きさの接続孔を形成する場合、写真蝕刻法
でのマスクずれが生じても、ゲートの側壁に残し
た窒化硅素膜のエツチング速度よりも酸化硅素の
層間絶縁膜の方が早いため、第１配線導体層の上
面と窒化硅素膜の上面がほぼ同じ高さになり、接
続孔の底は平坦化される。これにより、この接続
孔に設けられる第２配線層の断線が防止でき、信
頼性の高い配線層を形成できる。
同じ大きさの接続孔を形成する場合、写真蝕刻法
でのマスクずれが生じても、ゲートの側壁に残し
た窒化硅素膜のエツチング速度よりも酸化硅素の
層間絶縁膜の方が早いため、第１配線導体層の上
面と窒化硅素膜の上面がほぼ同じ高さになり、接
続孔の底は平坦化される。これにより、この接続
孔に設けられる第２配線層の断線が防止でき、信
頼性の高い配線層を形成できる。
また、本発明は層間絶縁膜に、窒化珪素に比べ
てクラツクの発生しにくい酸化珪素を採用するた
め、製造工程で受ける応力によつて配線層間絶縁
膜にクラツクが発生し、これに帰因する電流リー
クの問題が起こりにくく、この面からも信頼性の
高い多層配線を形成できる。
てクラツクの発生しにくい酸化珪素を採用するた
め、製造工程で受ける応力によつて配線層間絶縁
膜にクラツクが発生し、これに帰因する電流リー
クの問題が起こりにくく、この面からも信頼性の
高い多層配線を形成できる。
さらに、接続孔の大きさに対して、第１配線導
体層の巾を過度に広くする必要がないので、配線
導体層の微細化が可能になり、配線層の占有面積
が小さくなり、また素子の高密度化ができるため
チツプサイズが小さく、しかも高集積な半導体装
置が得られる。
体層の巾を過度に広くする必要がないので、配線
導体層の微細化が可能になり、配線層の占有面積
が小さくなり、また素子の高密度化ができるため
チツプサイズが小さく、しかも高集積な半導体装
置が得られる。
以下、本発明の具体的実施例について第３図に
従つて説明する。先ず、第３図９に示すように、
シリコン基板１上に絶縁膜として、例えば膜厚
0.5μmの二酸化硅素膜２を形成し、この上に例え
ば膜厚0.8μmのアルミニウム（以下Alと称す）膜
を蒸着し、更にフオトレジストを塗布し、写真蝕
刻法蝕刻法によりフオトレジスト膜４パターンを
形成する。その後、このフオトレジスト膜４パタ
ーンをマスクに、例えばBCl3及びCl2の混合ガス
を用い、反応性イオンエツチング法でAl膜をエ
ツチングし、第１配線層３とする。フオトレジス
ト膜４を除去した後、第３図ｂに示すように、例
えばSiH4／NH4系のガスを用い、プラズマCVD
法により膜厚1.2μmの窒化硅素膜５を堆積する。
その後CF4／H2ガスを用いた反応性イオンエツチ
ングで全面エツチングを行ない、第３図ｃに示す
ように、Al配線層３の側面に窒化硅素膜５を形
成する。その後第３図ｄに示すように、例えば
SiH4／O2ガスを用い、プラズマCVD法により膜
厚1.0μmの二酸化硅素膜６を堆積し、更にフオト
レジストを塗布し写真蝕刻法により、フオトレジ
スト膜７パターンを形成し、これをマスクに、例
えばCF4／H2ガスを用いた反応性イオンエツチン
グ法により二酸化硅素膜６にスルーホール９を形
成する。この場合、図に示すように写真蝕刻法時
マスクの合わせズレが起きても、二酸化硅素膜６
と窒化硅素膜５の選択比を十分とることができる
ので、従来のような好ましくない現象を防ぐこと
ができる。この後、フオトレジスト膜７を除去
し、第３図ｅに示すように、第２配線層として、
例えばAl膜８を蒸着し加工形成した。
従つて説明する。先ず、第３図９に示すように、
シリコン基板１上に絶縁膜として、例えば膜厚
0.5μmの二酸化硅素膜２を形成し、この上に例え
ば膜厚0.8μmのアルミニウム（以下Alと称す）膜
を蒸着し、更にフオトレジストを塗布し、写真蝕
刻法蝕刻法によりフオトレジスト膜４パターンを
形成する。その後、このフオトレジスト膜４パタ
ーンをマスクに、例えばBCl3及びCl2の混合ガス
を用い、反応性イオンエツチング法でAl膜をエ
ツチングし、第１配線層３とする。フオトレジス
ト膜４を除去した後、第３図ｂに示すように、例
えばSiH4／NH4系のガスを用い、プラズマCVD
法により膜厚1.2μmの窒化硅素膜５を堆積する。
その後CF4／H2ガスを用いた反応性イオンエツチ
ングで全面エツチングを行ない、第３図ｃに示す
ように、Al配線層３の側面に窒化硅素膜５を形
成する。その後第３図ｄに示すように、例えば
SiH4／O2ガスを用い、プラズマCVD法により膜
厚1.0μmの二酸化硅素膜６を堆積し、更にフオト
レジストを塗布し写真蝕刻法により、フオトレジ
スト膜７パターンを形成し、これをマスクに、例
えばCF4／H2ガスを用いた反応性イオンエツチン
グ法により二酸化硅素膜６にスルーホール９を形
成する。この場合、図に示すように写真蝕刻法時
マスクの合わせズレが起きても、二酸化硅素膜６
と窒化硅素膜５の選択比を十分とることができる
ので、従来のような好ましくない現象を防ぐこと
ができる。この後、フオトレジスト膜７を除去
し、第３図ｅに示すように、第２配線層として、
例えばAl膜８を蒸着し加工形成した。
このようにして形成された第２配線層８は、第
３図ｅからも判かるように、スルーホール９形成
時、写真蝕刻法のマスク合わせズレが起きても、
反応性イオンエツチング法の条件を変えることに
より、エツチングを窒化硅素膜の部分が露出した
ところで止めることができ、従来方法で説明した
ような接続孔（スルーホール）底部に発生する段
差を防止することができる。これにより、第２図
で説明したようなマスク合わせのズレを考慮し、
スルーホール下の配線層巾を広げるという構造を
とらなくてもよく、従来問題とされていた配線層
の間隔を小さくすることができ、素子の高密度化
高集積化を実現することができる。
３図ｅからも判かるように、スルーホール９形成
時、写真蝕刻法のマスク合わせズレが起きても、
反応性イオンエツチング法の条件を変えることに
より、エツチングを窒化硅素膜の部分が露出した
ところで止めることができ、従来方法で説明した
ような接続孔（スルーホール）底部に発生する段
差を防止することができる。これにより、第２図
で説明したようなマスク合わせのズレを考慮し、
スルーホール下の配線層巾を広げるという構造を
とらなくてもよく、従来問題とされていた配線層
の間隔を小さくすることができ、素子の高密度化
高集積化を実現することができる。
尚、上記実施例では、第１アルミニウム配線層
３の側壁に第１絶縁膜５を形成する方法として、
シリコン窒化膜をCF4／H2ガスを用いた反応性イ
オンエツチング法の場合について説明したが、そ
の他の反応ガス、例えばC2F6、C3F8等のガスを
用いてもよい。また、上記実施例では、配線導体
としてアルミニウムを用いたが、他の導体膜、例
えばモリブデス、タングステン、タンタル、白
金、及び前記硅化物、多結晶シリコンに対しても
本発明が適用できる。更に上記実施例では配線導
体を２層に設けた場合について説明したが、３層
以上の配線導体を設けた多層配線も、上記実施例
で述べた方法をくり返して行なうことにより実現
することが出来る。
３の側壁に第１絶縁膜５を形成する方法として、
シリコン窒化膜をCF4／H2ガスを用いた反応性イ
オンエツチング法の場合について説明したが、そ
の他の反応ガス、例えばC2F6、C3F8等のガスを
用いてもよい。また、上記実施例では、配線導体
としてアルミニウムを用いたが、他の導体膜、例
えばモリブデス、タングステン、タンタル、白
金、及び前記硅化物、多結晶シリコンに対しても
本発明が適用できる。更に上記実施例では配線導
体を２層に設けた場合について説明したが、３層
以上の配線導体を設けた多層配線も、上記実施例
で述べた方法をくり返して行なうことにより実現
することが出来る。
第１図及び第２図は各々従来の製造方法により
製作された半導体装置の構造を示しており、ａは
平面図、ｂは断面図、第３図ａ〜ｅは本発明の一
実施例を示す工程断面図である。 １…シリコン基板、２…二酸化硅素膜、３…第
１配線導体、４…フオトレジスト膜、５…窒化硅
素膜、６…二酸化硅素膜、７…フオトレジスト
膜、８…第２配線導体、９…スルーホール。
製作された半導体装置の構造を示しており、ａは
平面図、ｂは断面図、第３図ａ〜ｅは本発明の一
実施例を示す工程断面図である。 １…シリコン基板、２…二酸化硅素膜、３…第
１配線導体、４…フオトレジスト膜、５…窒化硅
素膜、６…二酸化硅素膜、７…フオトレジスト
膜、８…第２配線導体、９…スルーホール。
Claims (1)
- 【特許請求の範囲】 １ 基板上に形成された第１の配線層の側面に自
己整合して窒化硅素膜を形成する工程と、前記第
１の配線層上及び前記窒化硅素膜上を含む全面に
酸化硅素膜を被着する工程と、前記酸化硅素膜の
エツチング速度が前記窒化硅素膜のエツチング速
度より速いＣ―Ｆ結合を有するガス及び水素ガス
の混合ガスを用いた反応性イオンエツチング法に
より前記酸化硅素膜に前記第１の配線層から前記
窒化硅素膜に跨がる孔を設ける工程と、前記酸化
硅素膜上及びその孔内に前記第１の配線層に接続
される第２の配線層を形成する工程とから成る半
導体装置の製造方法。 ２ 第１の配線層の幅は、前記酸化硅素膜に設け
た孔と同じ大きさであることを特徴とする上記特
許請求の範囲第１項に記載した半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642482A JPS5966149A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642482A JPS5966149A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5966149A JPS5966149A (ja) | 1984-04-14 |
| JPS6366425B2 true JPS6366425B2 (ja) | 1988-12-20 |
Family
ID=16013451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17642482A Granted JPS5966149A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966149A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0175604B1 (en) * | 1984-08-23 | 1989-07-19 | Fairchild Semiconductor Corporation | A process for forming vias on integrated circuits |
| JPH02105418A (ja) * | 1988-10-14 | 1990-04-18 | Mitsubishi Electric Corp | 樹脂封止型半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142981A (en) * | 1978-04-27 | 1979-11-07 | Matsushita Electric Ind Co Ltd | Manufacture of insulation gate type semiconductor device |
-
1982
- 1982-10-08 JP JP17642482A patent/JPS5966149A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142981A (en) * | 1978-04-27 | 1979-11-07 | Matsushita Electric Ind Co Ltd | Manufacture of insulation gate type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5966149A (ja) | 1984-04-14 |
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