JPS5966149A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5966149A JPS5966149A JP17642482A JP17642482A JPS5966149A JP S5966149 A JPS5966149 A JP S5966149A JP 17642482 A JP17642482 A JP 17642482A JP 17642482 A JP17642482 A JP 17642482A JP S5966149 A JPS5966149 A JP S5966149A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半η寥体装置の製造方法に係わり、特に配線
層の構造が２層以上の所謂多層配線構造の形成方法に関
する。
層の構造が２層以上の所謂多層配線構造の形成方法に関
する。
従来、多層配線構造の半導体素子や集積回路は次のよう
にして製造されている。先ず、素子を形成した半導体基
板上にソリコン酸化膜などの絶縁膜を形成した後、前記
基板の素子と、その上の絶縁膜上に形成される配線導体
との接続に必要な部分の絶縁膜に写真食刻法によって孔
をあけ、これによって露出された基板と絶縁膜の全面に
アルミニウム等の導体膜を被着し、写真食刻法を用いて
不要部分を除去して、所定のパターンの第１配線専体層
を形成する。さらにこの上にシリコン酸化膜或いはシリ
コン窒化膜などの絶縁膜を気相成長法或いは、高周波ス
パッタリング法等により被着した後、その上に形成され
る配線導体層との接続に必要な部分の絶縁膜に写真食刻
法で孔をあける。
にして製造されている。先ず、素子を形成した半導体基
板上にソリコン酸化膜などの絶縁膜を形成した後、前記
基板の素子と、その上の絶縁膜上に形成される配線導体
との接続に必要な部分の絶縁膜に写真食刻法によって孔
をあけ、これによって露出された基板と絶縁膜の全面に
アルミニウム等の導体膜を被着し、写真食刻法を用いて
不要部分を除去して、所定のパターンの第１配線専体層
を形成する。さらにこの上にシリコン酸化膜或いはシリ
コン窒化膜などの絶縁膜を気相成長法或いは、高周波ス
パッタリング法等により被着した後、その上に形成され
る配線導体層との接続に必要な部分の絶縁膜に写真食刻
法で孔をあける。
この全面にアルミニウム等の導体膜を被着して、写真食
刻法で所定の配線パターンを形成し、第２配ｐ、＋１導
体層とする。
刻法で所定の配線パターンを形成し、第２配ｐ、＋１導
体層とする。
ところが、この様な従来の製造方法においては、第１配
線専体層によって生ずる段差などによって第２配線４体
層が段の側壁において薄くなり、断線し易くなったり、
写真食刻法で形成した配線導体パターンが段の底部で細
くなったり配線の信頼性を落す原因になっている。
線専体層によって生ずる段差などによって第２配線４体
層が段の側壁において薄くなり、断線し易くなったり、
写真食刻法で形成した配線導体パターンが段の底部で細
くなったり配線の信頼性を落す原因になっている。
この様な点を改善するため、第１配ｍ４体層上に平担な
絶縁膜を形成する方法として、例えばポリイミド樹脂な
どの流動性高分子材料を回転塗布する方法がある。しか
しこの方法においても素子の微細化及び配線占有面積の
縮小化に対しての限界がある。すなわち第１配線導体層
上の絶縁膜に第２配線嚇体層との接続孔を形成するに際
し、第１配線導体層の巾とほぼ同じ大きさの孔を形成す
る場合、写真食刻法でのマスクずれによって孔の内側の
一端の絶縁膜に深い溝が生じる。第１図にこの状態を示
す。たたし第１図（ａ）は、平面図、同（ｂ）図は、そ
の断聞図である。第１図（ｂ）に示す様に接続孔９の底
部の溝部で第２配線導体層８例えばアルミニウムなどの
蒸着膜が極端に薄くなり、シリコン基板１上の二酸化硅
素弾２上に形成された第１配線導体増３と第２配線導体
層８との接続の信頼性が著しく世下する。この為、上記
マスクずれを考慮して、接続孔９の大きさを第１配線導
体層３の巾に比べて充分小さくすれば上記接続孔９の底
部での細溝の発生は防止できるが、例えば、第１配線導
体層３の巾が２μｍ以下の場合、接続孔９の大きさを１
μｍ以下にする必要があり、接続孔９が小さくなること
によって、この領域での第２配線導体層８のアルミニウ
ム蒸着膜が薄くなり接続の信頼性が低下し、寸だ接触抵
抗も増大し、集積回路の高速動作を阻害する。
絶縁膜を形成する方法として、例えばポリイミド樹脂な
どの流動性高分子材料を回転塗布する方法がある。しか
しこの方法においても素子の微細化及び配線占有面積の
縮小化に対しての限界がある。すなわち第１配線導体層
上の絶縁膜に第２配線嚇体層との接続孔を形成するに際
し、第１配線導体層の巾とほぼ同じ大きさの孔を形成す
る場合、写真食刻法でのマスクずれによって孔の内側の
一端の絶縁膜に深い溝が生じる。第１図にこの状態を示
す。たたし第１図（ａ）は、平面図、同（ｂ）図は、そ
の断聞図である。第１図（ｂ）に示す様に接続孔９の底
部の溝部で第２配線導体層８例えばアルミニウムなどの
蒸着膜が極端に薄くなり、シリコン基板１上の二酸化硅
素弾２上に形成された第１配線導体増３と第２配線導体
層８との接続の信頼性が著しく世下する。この為、上記
マスクずれを考慮して、接続孔９の大きさを第１配線導
体層３の巾に比べて充分小さくすれば上記接続孔９の底
部での細溝の発生は防止できるが、例えば、第１配線導
体層３の巾が２μｍ以下の場合、接続孔９の大きさを１
μｍ以下にする必要があり、接続孔９が小さくなること
によって、この領域での第２配線導体層８のアルミニウ
ム蒸着膜が薄くなり接続の信頼性が低下し、寸だ接触抵
抗も増大し、集積回路の高速動作を阻害する。
上記問題を回避するための従来法を第２図に示す。第２
図に示す様に、第１配線導体ｊ？４３の巾を＠２２配線
導層８と接続する孔９の領域で大きくし、接続孔９を形
成する写真蝕刻法でのマスクずれが生じても接続孔９の
底部が第１配線導体層３の巾からずれない構造が用いら
れている。写真蝕刻法のマスク会わせ精度は、少なくと
も０．５μｍ程であり、この為、接続孔９の周囲におい
て、第１配線導体層の巾を０．５μｍ以上広げている。
図に示す様に、第１配線導体ｊ？４３の巾を＠２２配線
導層８と接続する孔９の領域で大きくし、接続孔９を形
成する写真蝕刻法でのマスクずれが生じても接続孔９の
底部が第１配線導体層３の巾からずれない構造が用いら
れている。写真蝕刻法のマスク会わせ精度は、少なくと
も０．５μｍ程であり、この為、接続孔９の周囲におい
て、第１配線導体層の巾を０．５μｍ以上広げている。
この為第１配線導体ノーの間隔は広がり、配線の占有面
積が増大し半導体集積回路装置のチンプサイズの縮小を
阻む。捷だ、第１配線導体層の間隔が制限される為、素
子の高密度化も阻害され素子の集積度を制限する。
積が増大し半導体集積回路装置のチンプサイズの縮小を
阻む。捷だ、第１配線導体層の間隔が制限される為、素
子の高密度化も阻害され素子の集積度を制限する。
更に、第２配線導体層９の細密化をも制限し、配線層を
多層に形成する程この影響が大きくなる。
多層に形成する程この影響が大きくなる。
本発明の目的は、上記問題を解決し、配線及び素子の集
積度を高め、しかも信頼性の高い微細な多層配線構造を
有する半導体装置の製造方法を提供することにある。
積度を高め、しかも信頼性の高い微細な多層配線構造を
有する半導体装置の製造方法を提供することにある。
本発明は、多層配線構造の半導体装置の製造方法におい
て、第１配線導体層を形成した半導体基板上の第１配線
導体層の側壁に第１絶縁膜を形成し、次いで、この全面
に第２絶縁膜を形成し、次いで第２杷縁膜のエツチング
速度が第１絶縁膜のエツチング速度に比べて速いエツチ
ング法を用いて、第２絶縁膜の所定領域に接続孔を形成
し、その後第２配線導体層を形成するようにした方法で
ある。
て、第１配線導体層を形成した半導体基板上の第１配線
導体層の側壁に第１絶縁膜を形成し、次いで、この全面
に第２絶縁膜を形成し、次いで第２杷縁膜のエツチング
速度が第１絶縁膜のエツチング速度に比べて速いエツチ
ング法を用いて、第２絶縁膜の所定領域に接続孔を形成
し、その後第２配線導体層を形成するようにした方法で
ある。
本発明によれは、第１配線導体層の巾と同じ大きさの接
続孔を形成する場合、写真−側法でのマスクずれが生じ
ても第２絶縁膜のエツチング速度が第１絶縁膜のエツチ
ング速度よりも速いため、第１絶縁膜にはとんとエツチ
ングされない。また第１配線導体層の上面と、第１絶縁
膜の上面がほぼ同じ高さで、しかも平担になるため、接
続孔での第２配線導体層の断線が防止でき、信頼性の高
い配線層を形成することが出来る。さらに接続孔の大き
さに対して、第１配線４体層の巾を広くする必要がない
ので、配線導体層の微細化が可能になり、配線層の占有
面積が小さくなり、また素子の高密度化ができるためチ
ップサイズが小さく、しかも畠集積な半導体装置が得ら
れる。
続孔を形成する場合、写真−側法でのマスクずれが生じ
ても第２絶縁膜のエツチング速度が第１絶縁膜のエツチ
ング速度よりも速いため、第１絶縁膜にはとんとエツチ
ングされない。また第１配線導体層の上面と、第１絶縁
膜の上面がほぼ同じ高さで、しかも平担になるため、接
続孔での第２配線導体層の断線が防止でき、信頼性の高
い配線層を形成することが出来る。さらに接続孔の大き
さに対して、第１配線４体層の巾を広くする必要がない
ので、配線導体層の微細化が可能になり、配線層の占有
面積が小さくなり、また素子の高密度化ができるためチ
ップサイズが小さく、しかも畠集積な半導体装置が得ら
れる。
以下、本発明の具体的実施例について第３図に従って説
明する。先ず、第３図（９）に示すように、シリコン基
板１上に絶縁膜として、例えば膜厚０．５μｍの二酸化
硅素膜２を形成し、この上に例えば膜厚０．８１１ｍの
アルミニウム（以下Ａｌと称す）膜を蒸着し、更にフォ
トレジストを塗布し、写真蝕刻法蝕側法によりフォトレ
ジスト膜４パターンを形成する。その後、このフォトレ
ジスト膜４パターンをマスクに、例えばＢＣｌ３及びｃ
１２の混合ガスを用い、反応性イオンエツチング法でＡ
ｌ膜をエツチングし、第１配線層３とする。フォトレジ
スト膜４を除去した後、第３図（ｂ）に示すように、例
えばＳｉＨ４／ＮＨ４系のガスを用い、プラズマＣＶＤ
法により膜厚１．２μｍの窒化硅素膜５を堆積する。
明する。先ず、第３図（９）に示すように、シリコン基
板１上に絶縁膜として、例えば膜厚０．５μｍの二酸化
硅素膜２を形成し、この上に例えば膜厚０．８１１ｍの
アルミニウム（以下Ａｌと称す）膜を蒸着し、更にフォ
トレジストを塗布し、写真蝕刻法蝕側法によりフォトレ
ジスト膜４パターンを形成する。その後、このフォトレ
ジスト膜４パターンをマスクに、例えばＢＣｌ３及びｃ
１２の混合ガスを用い、反応性イオンエツチング法でＡ
ｌ膜をエツチングし、第１配線層３とする。フォトレジ
スト膜４を除去した後、第３図（ｂ）に示すように、例
えばＳｉＨ４／ＮＨ４系のガスを用い、プラズマＣＶＤ
法により膜厚１．２μｍの窒化硅素膜５を堆積する。
その後ＣＦ４／Ｈ２ガスを用いた反応性イオンエツチン
グで全面エツチングを行ない、第３図（ｃ）に示すよう
に、 ＡＡ配線層３の側面に窒化硅素膜５を形成する。
グで全面エツチングを行ない、第３図（ｃ）に示すよう
に、 ＡＡ配線層３の側面に窒化硅素膜５を形成する。
その後第３図（ｄ）に示すように、例えばＳｉＨ４／′
０２ガスを用い、プラズマＣ司法により膜厚１．０μｍ
の二酸化硅素膜６を堆積し、更にフォトレジストを塗布
し写真蝕刻法により、フォトレジスト膜７パターンを形
成し、これをマスクに、例えばＣＦ ４ ／Ｈ２ガスを
用いた反応性イオンエツチング法により二酸化硅素膜６
にスルーホール９を形成する。この場合、図に示すよう
に写真蝕刻法時マスクの合わせスレが起きても、反応性
イオンエツチングの条件を変えることにより、二酸化硅
素膜６と窒化硅素膜５の選択比をコントロールすること
ができるので、従来のような好ましくない現象を防ぐこ
とができる。この後、フォトレジスト膜７を除去し、第
３図（ｅ）に示すように、第２配線層として、例えばＡ
ｌ膜８を蒸着し加工形成した。
０２ガスを用い、プラズマＣ司法により膜厚１．０μｍ
の二酸化硅素膜６を堆積し、更にフォトレジストを塗布
し写真蝕刻法により、フォトレジスト膜７パターンを形
成し、これをマスクに、例えばＣＦ ４ ／Ｈ２ガスを
用いた反応性イオンエツチング法により二酸化硅素膜６
にスルーホール９を形成する。この場合、図に示すよう
に写真蝕刻法時マスクの合わせスレが起きても、反応性
イオンエツチングの条件を変えることにより、二酸化硅
素膜６と窒化硅素膜５の選択比をコントロールすること
ができるので、従来のような好ましくない現象を防ぐこ
とができる。この後、フォトレジスト膜７を除去し、第
３図（ｅ）に示すように、第２配線層として、例えばＡ
ｌ膜８を蒸着し加工形成した。
このようにして形成された第２配線層８は、第３図（ｅ
）からも判かるように、スルーホール９形成時、写真蝕
刻法のマスク合わせズレが起きても、反応性イオンエツ
チング法の条件を変えることにより、エツチングを窒化
硅素膜の部分が何出したところで止めることができ、従
来方法で説明したような接続孔（スルーホール）底部に
発生する段差を防止することができる。これにより、第
２図で説明したようなマスク合わせのズレを考慮し、ス
ルーホール丁の配線層中を広げるという構造をとらなく
てもよく、従来問題とされていた配線層の間隔を小さく
することができ、素子の＾密度化高集積化を実現するこ
とができる。
）からも判かるように、スルーホール９形成時、写真蝕
刻法のマスク合わせズレが起きても、反応性イオンエツ
チング法の条件を変えることにより、エツチングを窒化
硅素膜の部分が何出したところで止めることができ、従
来方法で説明したような接続孔（スルーホール）底部に
発生する段差を防止することができる。これにより、第
２図で説明したようなマスク合わせのズレを考慮し、ス
ルーホール丁の配線層中を広げるという構造をとらなく
てもよく、従来問題とされていた配線層の間隔を小さく
することができ、素子の＾密度化高集積化を実現するこ
とができる。
尚、上記実施例では、第１アルミニウム配線層３の側壁
に第１絶縁膜５を形成する方法として、シリコン望化膜
をＣＦ４／Ｈ２ガスを用いた反応性イオンエツチング法
の場合について説明したが、その他の反応ガス、例えば
Ｃ２Ｆ６ ＋ Ｃ３）’ ８等のガスを用いてもよい。
に第１絶縁膜５を形成する方法として、シリコン望化膜
をＣＦ４／Ｈ２ガスを用いた反応性イオンエツチング法
の場合について説明したが、その他の反応ガス、例えば
Ｃ２Ｆ６ ＋ Ｃ３）’ ８等のガスを用いてもよい。
また、上記実施例では、配線導体としてアルミニウムを
用いたが、他の導体膜、例えばモリプデス、タングステ
ン、タンタル、白金、及び前記硅化物、多結晶シリコン
に対しても本発明が適用できる。更に上記実施例では配
線導体を２層に設けた場合について説明しだが、３層以
上の配線導体を設けた多層配線も、上記実施例で述べた
方法をくり返して行なうことによシ実現することが出来
る。
用いたが、他の導体膜、例えばモリプデス、タングステ
ン、タンタル、白金、及び前記硅化物、多結晶シリコン
に対しても本発明が適用できる。更に上記実施例では配
線導体を２層に設けた場合について説明しだが、３層以
上の配線導体を設けた多層配線も、上記実施例で述べた
方法をくり返して行なうことによシ実現することが出来
る。
第１図及び第Ｖ図は各々従来の製造方法により製作され
た半導体装置の構造を示しており、（ａ）は平面図、（
ｂ）は断面図、第３図（ａ）〜（ｅ）は本発明の一実施
例を示す工程断面図である。 ｔｉ＋・・・シリコン基板、 （２）・・・二酸化硅素膜、 （３）・・第１配線導体、 （４）・・・フォトレジスト膜、 （５）・・・窒化硅素膜、 （６）・・・二酸化硅素膜、 （力・・・フォトレジスト膜、 （８）・・・第２配線導体、 （９）・・・スルーホール。 第 １ 図 第２図 第３図
た半導体装置の構造を示しており、（ａ）は平面図、（
ｂ）は断面図、第３図（ａ）〜（ｅ）は本発明の一実施
例を示す工程断面図である。 ｔｉ＋・・・シリコン基板、 （２）・・・二酸化硅素膜、 （３）・・第１配線導体、 （４）・・・フォトレジスト膜、 （５）・・・窒化硅素膜、 （６）・・・二酸化硅素膜、 （力・・・フォトレジスト膜、 （８）・・・第２配線導体、 （９）・・・スルーホール。 第 １ 図 第２図 第３図
Claims (3)
- （１）基板上に形成された第１の配線層の側面に隣接し
て第１の絶縁膜を形成する工程と、前記第１の配線層上
及び前記第１の絶縁膜上を含む全面に第２の絶縁膜を被
着する工程と、前記第２の絶縁層上に所定孔を有するマ
スクパターンを形成する工程と、前記マスクパターンを
エツチングマスクとして前記第２の絶縁層のエツチング
速度が前記第１の絶縁層のエツチング速度より速い趙択
エツチング法によシ前記第２の絶縁層に前記第１の配線
層に及ぶ孔を設ける工程と、前記第２の絶縁層上及びそ
の孔内に前記第１の配線層に接続される第２の配線層を
形成する工程とから成る＃！−導体装ｆｉｆの製造方法
。 - （２）第１の配線層の幅は、第２の絶縁層に設けた孔と
同じもしくはそれより大きいことを特徴とする特許 置の製造方法。 - （３）選択エツチング法は反応性イオンエツチング法で
あることを特徴とする上記特許請求の範囲第１項に記載
した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642482A JPS5966149A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17642482A JPS5966149A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5966149A true JPS5966149A (ja) | 1984-04-14 |
| JPS6366425B2 JPS6366425B2 (ja) | 1988-12-20 |
Family
ID=16013451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17642482A Granted JPS5966149A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966149A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112356A (ja) * | 1984-08-23 | 1986-05-30 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | 集積回路に貫通導体を形成する方法 |
| US4974052A (en) * | 1988-10-14 | 1990-11-27 | Mitsubishi Denki Kabushiki Kaisha | Plastic packaged semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142981A (en) * | 1978-04-27 | 1979-11-07 | Matsushita Electric Ind Co Ltd | Manufacture of insulation gate type semiconductor device |
-
1982
- 1982-10-08 JP JP17642482A patent/JPS5966149A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142981A (en) * | 1978-04-27 | 1979-11-07 | Matsushita Electric Ind Co Ltd | Manufacture of insulation gate type semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112356A (ja) * | 1984-08-23 | 1986-05-30 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | 集積回路に貫通導体を形成する方法 |
| US4974052A (en) * | 1988-10-14 | 1990-11-27 | Mitsubishi Denki Kabushiki Kaisha | Plastic packaged semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6366425B2 (ja) | 1988-12-20 |
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