JPH10163316A - 半導体装置における埋め込み配線の形成方法 - Google Patents
半導体装置における埋め込み配線の形成方法Info
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- JPH10163316A JPH10163316A JP8324290A JP32429096A JPH10163316A JP H10163316 A JPH10163316 A JP H10163316A JP 8324290 A JP8324290 A JP 8324290A JP 32429096 A JP32429096 A JP 32429096A JP H10163316 A JPH10163316 A JP H10163316A
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Abstract
(57)【要約】
【課題】 多層配線構造の半導体装置において、コンタ
クトホールの内径の大きさや溝の幅の大きさの如何にか
かわらず、コンタクトホール形成用のレジストパターン
の位置合わせにずれに影響されずに一定の形状の埋め込
み配線を形成するを方法を提供する。 【解決手段】 導電体層１の上方の層間絶縁膜２ｃ，２
ｄに溝４を形成し、溝４の側面を層間絶縁膜２ｃに対す
るエッチング選択性を有する材料から成る膜６で覆う。
次に溝４の幅よりも大きい内径の貫通孔を有するレジス
トパターン７をマスクとして溝４の下の層間絶縁膜２
ｂ，２ａをエッチングして、導電体層１に到達するコン
タクトホール８を形成する。次に溝４及びコンタクトホ
ール８を埋め込む状態で導電性材料から成る膜を形成
し、この膜を層間絶縁膜２ｄの上面が露出する位置まで
除去して埋め込み配線９を形成する。
クトホールの内径の大きさや溝の幅の大きさの如何にか
かわらず、コンタクトホール形成用のレジストパターン
の位置合わせにずれに影響されずに一定の形状の埋め込
み配線を形成するを方法を提供する。 【解決手段】 導電体層１の上方の層間絶縁膜２ｃ，２
ｄに溝４を形成し、溝４の側面を層間絶縁膜２ｃに対す
るエッチング選択性を有する材料から成る膜６で覆う。
次に溝４の幅よりも大きい内径の貫通孔を有するレジス
トパターン７をマスクとして溝４の下の層間絶縁膜２
ｂ，２ａをエッチングして、導電体層１に到達するコン
タクトホール８を形成する。次に溝４及びコンタクトホ
ール８を埋め込む状態で導電性材料から成る膜を形成
し、この膜を層間絶縁膜２ｄの上面が露出する位置まで
除去して埋め込み配線９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置に関し、特に、上層配線を埋め込み配線
として形成する方法に関する。
する半導体装置に関し、特に、上層配線を埋め込み配線
として形成する方法に関する。
【０００２】
【従来の技術】多層配線構造を有する半導体装置とし
て、導電体層（例えばＳｉ（シリコン）基板または下層
配線）上の層間絶縁膜内に上層配線を埋め込むようにし
て形成し、この上層配線と導電体層との間に導電性を有
する柱状のコンタクト部を介装した構造のものが知られ
ている。
て、導電体層（例えばＳｉ（シリコン）基板または下層
配線）上の層間絶縁膜内に上層配線を埋め込むようにし
て形成し、この上層配線と導電体層との間に導電性を有
する柱状のコンタクト部を介装した構造のものが知られ
ている。
【０００３】このように上層配線を埋め込み配線とした
形成する従来の方法の一例を工程順に示すと、図４の通
りである。 ［図４Ａまでの工程］最初に、導電体層（例えばＡｌ
（アルミニウム）から成る下層配線）２１の上に、Ｓｉ
Ｏ2 （酸化シリコン）膜２２ａ，ＰーＳｉＮ（不純物と
してリンを拡散させた窒化シリコン）膜２２ｂ，ＳｉＯ
2 膜２２ｃをＣＶＤ（Chemical Vapor Deposition ）等
の方法で順次積層することにより層間絶縁膜２２を形成
する。
形成する従来の方法の一例を工程順に示すと、図４の通
りである。 ［図４Ａまでの工程］最初に、導電体層（例えばＡｌ
（アルミニウム）から成る下層配線）２１の上に、Ｓｉ
Ｏ2 （酸化シリコン）膜２２ａ，ＰーＳｉＮ（不純物と
してリンを拡散させた窒化シリコン）膜２２ｂ，ＳｉＯ
2 膜２２ｃをＣＶＤ（Chemical Vapor Deposition ）等
の方法で順次積層することにより層間絶縁膜２２を形成
する。
【０００４】次に、この層間絶縁膜２２のＳｉＯ2 膜２
２ａ上にレジスト膜（図示せず）を形成し、このレジス
ト膜をパターニングすることにより、所定の幅ｔの細長
い溝状の孔２３ａを有するレジストパターン２３を形成
する。そして、このレジストパターン２３をマスクとし
てＳｉＯ2 膜２２ｃをエッチングし、ＰーＳｉＮ膜２ｂ
でこのエッチングをストップさせる。これにより、レジ
ストパターン２３の孔２３ａの直下のＳｉＯ2 膜２２ｃ
に、開口２３ａの幅ｔと等しい幅の細長い溝２４が形成
される。
２ａ上にレジスト膜（図示せず）を形成し、このレジス
ト膜をパターニングすることにより、所定の幅ｔの細長
い溝状の孔２３ａを有するレジストパターン２３を形成
する。そして、このレジストパターン２３をマスクとし
てＳｉＯ2 膜２２ｃをエッチングし、ＰーＳｉＮ膜２ｂ
でこのエッチングをストップさせる。これにより、レジ
ストパターン２３の孔２３ａの直下のＳｉＯ2 膜２２ｃ
に、開口２３ａの幅ｔと等しい幅の細長い溝２４が形成
される。
【０００５】［図４Ｂまでの工程］次に、レジストパタ
ーン２３をＳｉＯ2 膜２２ａ上から除去する。続いて、
ＳｉＯ2 膜２２ａ上に新たにレジスト膜（図示せず）を
形成し、このレジスト膜をパターニングすることによ
り、溝２４上の所定箇所に溝２４の幅ｔと等しい内径の
孔２５ａを有するレジストパターン２５を形成する。
ーン２３をＳｉＯ2 膜２２ａ上から除去する。続いて、
ＳｉＯ2 膜２２ａ上に新たにレジスト膜（図示せず）を
形成し、このレジスト膜をパターニングすることによ
り、溝２４上の所定箇所に溝２４の幅ｔと等しい内径の
孔２５ａを有するレジストパターン２５を形成する。
【０００６】次に、このレジストパターン２５をマスク
として、ＰーＳｉＮ膜２２ｂ及びＳｉＯ2 膜２２ａを、
下層配線（導電体層）２１の位置までエッチングする。
これにより、溝２４の上記所定箇所の直下のＰーＳｉＮ
膜２２ｂ及びＳｉＯ2 膜２２ａに、溝２４の幅ｔと等し
い内径のコンタクトホール２６が形成される。
として、ＰーＳｉＮ膜２２ｂ及びＳｉＯ2 膜２２ａを、
下層配線（導電体層）２１の位置までエッチングする。
これにより、溝２４の上記所定箇所の直下のＰーＳｉＮ
膜２２ｂ及びＳｉＯ2 膜２２ａに、溝２４の幅ｔと等し
い内径のコンタクトホール２６が形成される。
【０００７】［図４Ｃまでの工程］次に、レジストパタ
ーン２５をＳｉＯ2 膜２２ａ上から除去する。続いて、
ＳｉＯ2 膜２２ａ上に、導電性材料から成る膜（図示せ
ず）を、溝２４及びコンタクトホール２６を埋め込む状
態で形成する。そして、この導電性材料から成る膜を、
ＳｉＯ2 膜２２ｃの上面が露出する位置まで除去する。
これにより、溝２４内にこの導電性材料（例えばＡｌ）
から成る配線（溝埋め込み配線としての上層配線）２７
が形成されるとともに、コンタクトホール２６内には上
層配線２７と下層配線２１とを接触させるコンタクト部
２８がやはりこの導電性材料から形成される。以上の工
程により、上層配線を埋め込み配線とした多層配線構造
が得られる。
ーン２５をＳｉＯ2 膜２２ａ上から除去する。続いて、
ＳｉＯ2 膜２２ａ上に、導電性材料から成る膜（図示せ
ず）を、溝２４及びコンタクトホール２６を埋め込む状
態で形成する。そして、この導電性材料から成る膜を、
ＳｉＯ2 膜２２ｃの上面が露出する位置まで除去する。
これにより、溝２４内にこの導電性材料（例えばＡｌ）
から成る配線（溝埋め込み配線としての上層配線）２７
が形成されるとともに、コンタクトホール２６内には上
層配線２７と下層配線２１とを接触させるコンタクト部
２８がやはりこの導電性材料から形成される。以上の工
程により、上層配線を埋め込み配線とした多層配線構造
が得られる。
【０００８】
【発明が解決しようとする課題】ところで、以上のよう
な埋め込み配線の形成方法において、レジストパターン
２５を形成する工程（図４Ｂ）で、図５Ａに示すように
溝２４の幅方向での孔２５ａの位置合わせにずれが起き
てしまった場合には、溝２４の底部（図の（ア）の部
分）に入り込んだレジストの抜けが悪くなる事態を招い
てしまう。
な埋め込み配線の形成方法において、レジストパターン
２５を形成する工程（図４Ｂ）で、図５Ａに示すように
溝２４の幅方向での孔２５ａの位置合わせにずれが起き
てしまった場合には、溝２４の底部（図の（ア）の部
分）に入り込んだレジストの抜けが悪くなる事態を招い
てしまう。
【０００９】この事態を回避するために、ポジティブ型
のフォトレジストを露光及び現像することによってレジ
ストパターン２５を形成しておき、溝２４内に入り込ん
だレジストを再び露光（オーバー露光）することによっ
て溶解する方法を採ることも考えられる。しかし、レジ
ストパターン２５の孔２５ａは溝２４の幅ｔと同じ大き
さの内径しか有しておらず且つ溝２４とは位置がずれて
いるので、溝２４の底部には光が届きにくくなってお
り、そのためオーバー露光によっても溝２４の底部のレ
ジストを全て除去することは困難である。従って、この
方法では、位置合わせずれの程度に応じてオーバー露光
後の溝２４の形状にバラツキが生じてしまう。そして、
その形状如何では、溝２４内に形成された埋め込み配線
２７に図５Ｂに示すようにいわゆる‘ス’（隙間）２７
ａが入ることがあり、このことが半導体装置の電気的信
頼性の低下の原因となってしまう。
のフォトレジストを露光及び現像することによってレジ
ストパターン２５を形成しておき、溝２４内に入り込ん
だレジストを再び露光（オーバー露光）することによっ
て溶解する方法を採ることも考えられる。しかし、レジ
ストパターン２５の孔２５ａは溝２４の幅ｔと同じ大き
さの内径しか有しておらず且つ溝２４とは位置がずれて
いるので、溝２４の底部には光が届きにくくなってお
り、そのためオーバー露光によっても溝２４の底部のレ
ジストを全て除去することは困難である。従って、この
方法では、位置合わせずれの程度に応じてオーバー露光
後の溝２４の形状にバラツキが生じてしまう。そして、
その形状如何では、溝２４内に形成された埋め込み配線
２７に図５Ｂに示すようにいわゆる‘ス’（隙間）２７
ａが入ることがあり、このことが半導体装置の電気的信
頼性の低下の原因となってしまう。
【００１０】そこで従来は、ある範囲内の位置合わせず
れを予め想定して図４Ａまでの工程で溝２４の幅をレジ
ストパターン２５の孔２５ａの内径よりも大きめに設定
しておく（あるいは逆に図４Ｂまでの工程でレジストパ
ターン２５の孔２５ａの内径を溝２４の幅よりも小さめ
に設定しておく）ことにより、コンタクトホール２６の
内径を溝２４の幅よりも小さくしておき、この想定した
位置合わせずれの範囲内ではコンタクトホール２６が溝
２４からはみださない（従ってこの位置合わせずれの範
囲内では溝２４の形状が一定となる）ようにせざるを得
なかった。
れを予め想定して図４Ａまでの工程で溝２４の幅をレジ
ストパターン２５の孔２５ａの内径よりも大きめに設定
しておく（あるいは逆に図４Ｂまでの工程でレジストパ
ターン２５の孔２５ａの内径を溝２４の幅よりも小さめ
に設定しておく）ことにより、コンタクトホール２６の
内径を溝２４の幅よりも小さくしておき、この想定した
位置合わせずれの範囲内ではコンタクトホール２６が溝
２４からはみださない（従ってこの位置合わせずれの範
囲内では溝２４の形状が一定となる）ようにせざるを得
なかった。
【００１１】しかし、そうした場合にも、溝２４の幅を
大きくすると半導体装置の集積度の悪化につながり、他
方、コンタクトホール２６の内径のほうを小さくする
と、コンタクト部２８と上層配線２７及び下層配線２１
との接触面積が狭くなるので、コンタクト抵抗の増大等
によりやはり半導体装置の電気的信頼性の低下につなが
ってしまっていた。
大きくすると半導体装置の集積度の悪化につながり、他
方、コンタクトホール２６の内径のほうを小さくする
と、コンタクト部２８と上層配線２７及び下層配線２１
との接触面積が狭くなるので、コンタクト抵抗の増大等
によりやはり半導体装置の電気的信頼性の低下につなが
ってしまっていた。
【００１２】本発明は上述の点に鑑みてなされたもの
で、上層配線を埋め込み配線とした多層配線構造の半導
体装置において、コンタクトホールの内径の大きさや溝
の幅の大きさの如何にかかわらず、コンタクトホール形
成用のレジストパターンの位置合わせにずれに影響され
ずに埋め込み配線用の溝の形状を一定に保持することの
できる方法を提供しようとするものである。
で、上層配線を埋め込み配線とした多層配線構造の半導
体装置において、コンタクトホールの内径の大きさや溝
の幅の大きさの如何にかかわらず、コンタクトホール形
成用のレジストパターンの位置合わせにずれに影響され
ずに埋め込み配線用の溝の形状を一定に保持することの
できる方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】本発明に係る埋め込み配
線の形成方法では、最初に、導電体層の上方の層間絶縁
膜に溝を形成する（第１の工程）。次に、少なくともこ
の溝の側面及び溝の周辺における層間絶縁膜の表面を、
この層間絶縁膜に対するエッチング選択性を有する材料
から成る膜で覆う（第２の工程）（但し溝の周辺におけ
る層間絶縁膜の表面については、溝を形成するよりも前
の工程で予めこうした材料から成る膜で覆っておいても
よいことはもちろんである）。次に、溝の下の層間絶縁
膜を導電体層までエッチングすることにより、導電体層
に到達するコンタクトホールを形成する（第３の工
程）。
線の形成方法では、最初に、導電体層の上方の層間絶縁
膜に溝を形成する（第１の工程）。次に、少なくともこ
の溝の側面及び溝の周辺における層間絶縁膜の表面を、
この層間絶縁膜に対するエッチング選択性を有する材料
から成る膜で覆う（第２の工程）（但し溝の周辺におけ
る層間絶縁膜の表面については、溝を形成するよりも前
の工程で予めこうした材料から成る膜で覆っておいても
よいことはもちろんである）。次に、溝の下の層間絶縁
膜を導電体層までエッチングすることにより、導電体層
に到達するコンタクトホールを形成する（第３の工
程）。
【００１４】続いて、これらの溝及びコンタクトホール
を埋め込む状態で、層間絶縁膜上に導電性材料から成る
膜を形成する（第４の工程）。そして、この導電性材料
から成る膜を層間絶縁膜の上面が露出する位置まで除去
する（第５の工程）ことにより、この導電性材料から成
る配線（溝埋め込み配線としての上層配線）を溝内に形
成すると共に、上層配線と導電体層（基板または下層配
線）とを接触させるコンタクト部をコンタクトホール内
に形成する。
を埋め込む状態で、層間絶縁膜上に導電性材料から成る
膜を形成する（第４の工程）。そして、この導電性材料
から成る膜を層間絶縁膜の上面が露出する位置まで除去
する（第５の工程）ことにより、この導電性材料から成
る配線（溝埋め込み配線としての上層配線）を溝内に形
成すると共に、上層配線と導電体層（基板または下層配
線）とを接触させるコンタクト部をコンタクトホール内
に形成する。
【００１５】こうした本発明に係る方法によれば、上記
第２の工程により、少なくとも埋め込み配線用の溝の側
面及び溝の周辺における層間絶縁膜の表面が、層間絶縁
膜に対するエッチング選択性を有する膜で覆われる（即
ち、従来のように溝の側面や溝の周辺に層間絶縁膜が露
出することがなくなる。）
第２の工程により、少なくとも埋め込み配線用の溝の側
面及び溝の周辺における層間絶縁膜の表面が、層間絶縁
膜に対するエッチング選択性を有する膜で覆われる（即
ち、従来のように溝の側面や溝の周辺に層間絶縁膜が露
出することがなくなる。）
【００１６】従って、コンタクトホール形成用のレジス
トパターンと埋め込み配線用の溝との位置合わせにずれ
が起きた場合にも、上記第３の工程におけるエッチング
の際に溝の側面や溝の周囲が削られることがなくなるの
で、溝の形状が一定に保持される。これにより、埋め込
み配線の形状が一定となるので半導体装置の電気的信頼
性の向上が図られる。
トパターンと埋め込み配線用の溝との位置合わせにずれ
が起きた場合にも、上記第３の工程におけるエッチング
の際に溝の側面や溝の周囲が削られることがなくなるの
で、溝の形状が一定に保持される。これにより、埋め込
み配線の形状が一定となるので半導体装置の電気的信頼
性の向上が図られる。
【００１７】また、このように溝の形状が位置合わせの
ずれに影響されずに一定になるので、従来のようにコン
タクトホールの内径を溝の幅よりも小さく設定する必要
がなくなる。これにより、コンタクトホール形成用のレ
ジストパターンの孔の内径と埋め込み配線用の溝の幅と
を任意に設定できるようになり、半導体装置の高集積化
が図られるとともにやはり半導体装置の電気的信頼性の
向上が図られるようになる。
ずれに影響されずに一定になるので、従来のようにコン
タクトホールの内径を溝の幅よりも小さく設定する必要
がなくなる。これにより、コンタクトホール形成用のレ
ジストパターンの孔の内径と埋め込み配線用の溝の幅と
を任意に設定できるようになり、半導体装置の高集積化
が図られるとともにやはり半導体装置の電気的信頼性の
向上が図られるようになる。
【００１８】尚、一例として、上記第３の工程では、溝
の幅よりも大きい内径の孔を有するレジストパターンを
形成し、このレジストパターンをマスクとしてエッチン
グを行うようにすることが好適である。
の幅よりも大きい内径の孔を有するレジストパターンを
形成し、このレジストパターンをマスクとしてエッチン
グを行うようにすることが好適である。
【００１９】そうした場合には、レジストパターンの形
成の際、溝とレジストパターンとの間に縁（マージン）
が存在するようになり、このマージンの部分にレジスト
が残るようになる分だけ、溝内に入り込むレジストが減
少するようになる。
成の際、溝とレジストパターンとの間に縁（マージン）
が存在するようになり、このマージンの部分にレジスト
が残るようになる分だけ、溝内に入り込むレジストが減
少するようになる。
【００２０】しかも、レジストパターンの孔の内径が大
きいので、この孔の下の溝の底部に入り込んだレジスト
を全て除去することも容易になる（例えばポジティブ型
のフォトレジストであれば、オーバー露光の際に溝の底
部にも十分光が届くようになるので、溝の底部のレジス
トを全て溶解することが容易になる）。
きいので、この孔の下の溝の底部に入り込んだレジスト
を全て除去することも容易になる（例えばポジティブ型
のフォトレジストであれば、オーバー露光の際に溝の底
部にも十分光が届くようになるので、溝の底部のレジス
トを全て溶解することが容易になる）。
【００２１】従って、この点においても、溝の形状が一
定に保持されて半導体装置の電気的信頼性の向上が図ら
れるようになる。
定に保持されて半導体装置の電気的信頼性の向上が図ら
れるようになる。
【００２２】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を詳細に説明する。図１及び２は、本発明の一
実施例を工程順に示すものである。
の実施例を詳細に説明する。図１及び２は、本発明の一
実施例を工程順に示すものである。
【００２３】［図１Ａまでの工程］最初に、Ａｌ（アル
ミニウム）から成る下層配線１上に、ＳｉＯ2 膜２ａ，
ＰーＳｉＮ膜２ｂ，ＳｉＯ2 膜２ｃ，ＰーＳｉＮ膜２ｄ
をＣＶＤ（Chemical VaporDeposition ）等の方法で順
次積層することにより、層間絶縁膜２を形成する。次
に、この層間絶縁膜２上にレジストの膜を形成し、この
レジスト膜をパターニングすることにより、所定の幅ｔ
１の細長い溝状の孔３ａを有するレジストパターン３を
形成する。
ミニウム）から成る下層配線１上に、ＳｉＯ2 膜２ａ，
ＰーＳｉＮ膜２ｂ，ＳｉＯ2 膜２ｃ，ＰーＳｉＮ膜２ｄ
をＣＶＤ（Chemical VaporDeposition ）等の方法で順
次積層することにより、層間絶縁膜２を形成する。次
に、この層間絶縁膜２上にレジストの膜を形成し、この
レジスト膜をパターニングすることにより、所定の幅ｔ
１の細長い溝状の孔３ａを有するレジストパターン３を
形成する。
【００２４】次に、このレジストパターン３をマスクと
して、層間絶縁膜２のＰーＳｉＮ膜２ｄ及びＳｉＯ2 膜
２ｃに例えば下記の２段階の条件でＲＩＥ（Reactive I
on Etcing ）を施し、ＰーＳｉＮ膜２ｂでこのエッチン
グをストップさせる。 （１段階目）ガスフローレート：ＣＨＦ3 ／ＣＦ4 ／Ａ
ｒ＝４０／１０／１００ｓｃｃｍ（ＳｉＯ2 ／ＰーＳｉ
Ｎ選択比：１） （２段階目）ガスフローレート：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ
＝８／６０／２００ｓｃｃｍ（ＳｉＯ2 ／ＰーＳｉＮ選
択比：１４） これにより、層間絶縁膜２のＰーＳｉＮ膜２ｄ及びＳｉ
Ｏ2 膜２ｃに幅ｔ１の細長の溝４が形成される。
して、層間絶縁膜２のＰーＳｉＮ膜２ｄ及びＳｉＯ2 膜
２ｃに例えば下記の２段階の条件でＲＩＥ（Reactive I
on Etcing ）を施し、ＰーＳｉＮ膜２ｂでこのエッチン
グをストップさせる。 （１段階目）ガスフローレート：ＣＨＦ3 ／ＣＦ4 ／Ａ
ｒ＝４０／１０／１００ｓｃｃｍ（ＳｉＯ2 ／ＰーＳｉ
Ｎ選択比：１） （２段階目）ガスフローレート：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ
＝８／６０／２００ｓｃｃｍ（ＳｉＯ2 ／ＰーＳｉＮ選
択比：１４） これにより、層間絶縁膜２のＰーＳｉＮ膜２ｄ及びＳｉ
Ｏ2 膜２ｃに幅ｔ１の細長の溝４が形成される。
【００２５】［図１Ｂまでの工程］次に、レジストパタ
ーン３を除去し、ＰーＳｉＮ膜２ｄ上にＰーＳｉＮ膜５
を形成する。このとき、ＰーＳｉＮ膜５は溝４内にも埋
め込まれる。
ーン３を除去し、ＰーＳｉＮ膜２ｄ上にＰーＳｉＮ膜５
を形成する。このとき、ＰーＳｉＮ膜５は溝４内にも埋
め込まれる。
【００２６】［図１Ｃまでの工程］次に、溝４内のＰー
ＳｉＮ膜５に例えば下記の条件でＲＩＥを施すことによ
り、溝４内の側面にＰーＳｉＮサイドウォ−ル６を形成
する。 ガスフローレート：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／１
０／１００ｓｃｃｍ
ＳｉＮ膜５に例えば下記の条件でＲＩＥを施すことによ
り、溝４内の側面にＰーＳｉＮサイドウォ−ル６を形成
する。 ガスフローレート：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝４０／１
０／１００ｓｃｃｍ
【００２７】［図２Ａまでの工程］次に、ＰーＳｉＮ膜
５上にレジスト（一例としてポジティブ型のフォトレジ
ストとする）の膜を形成し、このレジスト膜を露光及び
現像によりパターニングすることによって、溝４の幅ｔ
１よりも大きい内径ｔ２の貫通孔７ａを有するレジスト
パターン７を、溝４上に貫通孔７ａが位置するようにし
てＰーＳｉＮ膜２ｄ上に形成する。尚、図３Ａはこのレ
ジストパターン７を上側からみた図である。
５上にレジスト（一例としてポジティブ型のフォトレジ
ストとする）の膜を形成し、このレジスト膜を露光及び
現像によりパターニングすることによって、溝４の幅ｔ
１よりも大きい内径ｔ２の貫通孔７ａを有するレジスト
パターン７を、溝４上に貫通孔７ａが位置するようにし
てＰーＳｉＮ膜２ｄ上に形成する。尚、図３Ａはこのレ
ジストパターン７を上側からみた図である。
【００２８】このように貫通孔７ａの内径ｔ２を溝４の
幅ｔ１よりも大きくしたことにより、溝４の周辺に縁
（マージン）ｍａが存在するようになるので、パターニ
ングの際、このマージンｍａの部分にレジストが残るよ
うになる分だけ、溝４内に入り込むレジストを減少させ
ることができる。しかも、貫通孔７ａの内径ｔ２が大き
いので、貫通孔７ａの下の溝４の底部に入り込んだレジ
ストをオーバー露光により全て溶解することも容易にな
る。
幅ｔ１よりも大きくしたことにより、溝４の周辺に縁
（マージン）ｍａが存在するようになるので、パターニ
ングの際、このマージンｍａの部分にレジストが残るよ
うになる分だけ、溝４内に入り込むレジストを減少させ
ることができる。しかも、貫通孔７ａの内径ｔ２が大き
いので、貫通孔７ａの下の溝４の底部に入り込んだレジ
ストをオーバー露光により全て溶解することも容易にな
る。
【００２９】続いて、このレジストパターン７をマスク
として、例えば下記のようにＳｉＯ2 ／ＰーＳｉＮ選択
比が高くなる条件で層間絶縁膜２のＳｉＯ2 膜２ｃにＲ
ＩＥを施すことにより、下層配線１に到達するコンタク
トホール８を溝４の直下のＳｉＯ2 膜２ａに形成する。 ガスフローレート：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝８／６０／
２００ｓｃｃｍ図３Ｂは、このコンタクトホール８を上
側からみた図であり、同図の（Ａ）ー（Ａ）断面図が図
２Ａに相当する（但し図３Ｂではレジストパターン７の
図示を省略している）。因みに図３Ｂの（Ｂ）ー（Ｂ）
断面図は図１Ｃと同じである。
として、例えば下記のようにＳｉＯ2 ／ＰーＳｉＮ選択
比が高くなる条件で層間絶縁膜２のＳｉＯ2 膜２ｃにＲ
ＩＥを施すことにより、下層配線１に到達するコンタク
トホール８を溝４の直下のＳｉＯ2 膜２ａに形成する。 ガスフローレート：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝８／６０／
２００ｓｃｃｍ図３Ｂは、このコンタクトホール８を上
側からみた図であり、同図の（Ａ）ー（Ａ）断面図が図
２Ａに相当する（但し図３Ｂではレジストパターン７の
図示を省略している）。因みに図３Ｂの（Ｂ）ー（Ｂ）
断面図は図１Ｃと同じである。
【００３０】ここで、溝４内の側面にはＰーＳｉＮサイ
ドウォ−ル６が形成されており且つ層間絶縁膜２の上面
にはＰーＳｉＮ膜２ｄが存在しているので、このエッチ
ングの際に溝４内の側面や溝４の周囲が削られることは
ない。従って、溝４の形状は一定に保持される。
ドウォ−ル６が形成されており且つ層間絶縁膜２の上面
にはＰーＳｉＮ膜２ｄが存在しているので、このエッチ
ングの際に溝４内の側面や溝４の周囲が削られることは
ない。従って、溝４の形状は一定に保持される。
【００３１】［図２Ｂまでの工程］次に、ＰーＳｉＮ膜
２ｄ上に、導電性材料から成る膜を、溝４及びコンタク
トホール８を埋め込む状態で形成する。この導電性材料
から成る膜を、ＣＭＰ（Chemical Mechanical Polishin
g ）を施して削ることにより、ＰーＳｉＮ膜２ｄの上面
が露出する位置まで除去する。
２ｄ上に、導電性材料から成る膜を、溝４及びコンタク
トホール８を埋め込む状態で形成する。この導電性材料
から成る膜を、ＣＭＰ（Chemical Mechanical Polishin
g ）を施して削ることにより、ＰーＳｉＮ膜２ｄの上面
が露出する位置まで除去する。
【００３２】尚、配線材料の埋め込み方法としては、例
えば下記の方法（１），（２）のうちのいずれかを採用
するようにすればよい。 （埋め込み方法（１））下記の条件でリフローで埋め込
む。 基板温度：５００℃，ガス：Ａｒ，裏面ガス圧力：１０
００Ｐａ （埋め込み方法（２））下記の条件で高圧リフローで埋
め込む。 基板温度：４５０℃，ガス：Ａｒ，裏面ガス圧力：７０
ＭＰａ また、ＣＭＰの条件は例えば下記の通りに設定するよう
にすればよい。 研磨圧力：１００ｇ／ｃｍ2 ，回転数：定盤３０ｒｐ
ｍ，ヘッド３０ｒｐｍ， スラリー：ＮＨ4 ＯＨベース
えば下記の方法（１），（２）のうちのいずれかを採用
するようにすればよい。 （埋め込み方法（１））下記の条件でリフローで埋め込
む。 基板温度：５００℃，ガス：Ａｒ，裏面ガス圧力：１０
００Ｐａ （埋め込み方法（２））下記の条件で高圧リフローで埋
め込む。 基板温度：４５０℃，ガス：Ａｒ，裏面ガス圧力：７０
ＭＰａ また、ＣＭＰの条件は例えば下記の通りに設定するよう
にすればよい。 研磨圧力：１００ｇ／ｃｍ2 ，回転数：定盤３０ｒｐ
ｍ，ヘッド３０ｒｐｍ， スラリー：ＮＨ4 ＯＨベース
【００３３】これにより、溝４内にこの導電性材料から
成る配線（溝埋め込み配線としての上層配線）９が形成
されるとともに、コンタクトホール８内には上層配線９
と下層配線１とを接触させるコンタクト部１０がやはり
この導電性材料から形成される。前述のように溝４の形
状は一定に保持されているので、この工程でも一定の形
状の埋め込み配線９が形成されることになる。
成る配線（溝埋め込み配線としての上層配線）９が形成
されるとともに、コンタクトホール８内には上層配線９
と下層配線１とを接触させるコンタクト部１０がやはり
この導電性材料から形成される。前述のように溝４の形
状は一定に保持されているので、この工程でも一定の形
状の埋め込み配線９が形成されることになる。
【００３４】［図２Ｃまでの工程］最後に、ＰーＳｉＮ
膜５及び埋め込み配線９上に所望の厚さまでＳｉＯ2 を
堆積させることにより、ＳｉＯ2 層１１を形成する。以
上の工程により、埋め込み配線用の溝とコンタクトホー
ルとの位置合わせのずれにかかわらず、一定の形状の埋
め込み配線を有する多層配線構造が得られる。
膜５及び埋め込み配線９上に所望の厚さまでＳｉＯ2 を
堆積させることにより、ＳｉＯ2 層１１を形成する。以
上の工程により、埋め込み配線用の溝とコンタクトホー
ルとの位置合わせのずれにかかわらず、一定の形状の埋
め込み配線を有する多層配線構造が得られる。
【００３５】尚、以上の実施例では埋め込み配線材料と
してＡｌを用いたが、Ａｌの代わりにＣｕ（銅）やＷ
（タングステン）等を埋め込み配線材料として用いるよ
うにしてもよい。
してＡｌを用いたが、Ａｌの代わりにＣｕ（銅）やＷ
（タングステン）等を埋め込み配線材料として用いるよ
うにしてもよい。
【００３６】また、以上の実施例では、埋め込み配線用
の溝にＰーＳｉＮサイドウォ−ルを形成した上で、層間
絶縁膜のＳｉＯ2 膜にＳｉＯ2 ／ＰーＳｉＮ選択比の高
いＲＩＥによりコンタクトホールを形成するようにして
いる。しかし、これに限らず、層間絶縁膜をＳｉＯ2 膜
以外で構成するとともにサイドウォ−ルをＰーＳｉＮ以
外で構成し、その層間絶縁膜／サイドウォ−ル選択比の
高い適宜のエッチング（プラズマエッチングやウェット
エッチング等）によってコンタクトホールを形成するよ
うにしてもよい。
の溝にＰーＳｉＮサイドウォ−ルを形成した上で、層間
絶縁膜のＳｉＯ2 膜にＳｉＯ2 ／ＰーＳｉＮ選択比の高
いＲＩＥによりコンタクトホールを形成するようにして
いる。しかし、これに限らず、層間絶縁膜をＳｉＯ2 膜
以外で構成するとともにサイドウォ−ルをＰーＳｉＮ以
外で構成し、その層間絶縁膜／サイドウォ−ル選択比の
高い適宜のエッチング（プラズマエッチングやウェット
エッチング等）によってコンタクトホールを形成するよ
うにしてもよい。
【００３７】また、本発明は、以上の実施例に限らず、
本発明の要旨を逸脱することなく、その他様々の構成を
とりうることはもちろんである。
本発明の要旨を逸脱することなく、その他様々の構成を
とりうることはもちろんである。
【００３８】
【発明の効果】以上のように、本発明によれば、コンタ
クトホール形成用のレジストパターンと埋め込み配線用
の溝との位置合わせにずれが起きた場合にも、埋め込み
配線用の溝の形状が一定に保持されるので、一定の形状
の埋め込み配線を形成することができる。従って、半導
体装置の電気的信頼性を向上させることができるという
効果を奏する。
クトホール形成用のレジストパターンと埋め込み配線用
の溝との位置合わせにずれが起きた場合にも、埋め込み
配線用の溝の形状が一定に保持されるので、一定の形状
の埋め込み配線を形成することができる。従って、半導
体装置の電気的信頼性を向上させることができるという
効果を奏する。
【００３９】また、このように埋め込み配線用の溝の形
状が位置合わせのずれに影響されずに一定になるので、
コンタクトホール形成用のレジストパターンの内径と埋
め込み配線用の溝の幅とを任意に設定できるようにな
る。従って、半導体装置を高集積化することができると
いう効果を奏するとともに、やはり半導体装置の電気的
信頼性を向上させることができるという効果を奏する。
状が位置合わせのずれに影響されずに一定になるので、
コンタクトホール形成用のレジストパターンの内径と埋
め込み配線用の溝の幅とを任意に設定できるようにな
る。従って、半導体装置を高集積化することができると
いう効果を奏するとともに、やはり半導体装置の電気的
信頼性を向上させることができるという効果を奏する。
【００４０】また、コンタクトホールを形成する工程に
おいて、埋め込み配線用の溝の幅よりも大きい内径の孔
を有するレジストパターンを溝上に形成し、このレジス
トパターンをマスクとしてエッチングを行うようにした
場合には、レジストパターンの形成の際、溝とレジスト
パターンとの間にマージンが存在するようになり、この
マージンの部分にレジストが残るようになる分だけ、溝
内に入り込むレジストを減少させることができる。しか
も、レジストパターンの孔の内径が大きいので、溝の底
部に入り込んだレジストを全て除去することも容易にな
る。従って、この点からも、埋め込み配線用の溝の形状
を一定に保持して半導体装置の電気的信頼性を向上させ
ることができるという効果を奏する。
おいて、埋め込み配線用の溝の幅よりも大きい内径の孔
を有するレジストパターンを溝上に形成し、このレジス
トパターンをマスクとしてエッチングを行うようにした
場合には、レジストパターンの形成の際、溝とレジスト
パターンとの間にマージンが存在するようになり、この
マージンの部分にレジストが残るようになる分だけ、溝
内に入り込むレジストを減少させることができる。しか
も、レジストパターンの孔の内径が大きいので、溝の底
部に入り込んだレジストを全て除去することも容易にな
る。従って、この点からも、埋め込み配線用の溝の形状
を一定に保持して半導体装置の電気的信頼性を向上させ
ることができるという効果を奏する。
【図１】本発明の一実施例における埋め込み配線の形成
過程を示す側断面図である。
過程を示す側断面図である。
【図２】本発明の一実施例における埋め込み配線の形成
過程を示す側断面図である。
過程を示す側断面図である。
【図３】本発明の一実施例における埋め込み配線の形成
過程を示す平面図である。
過程を示す平面図である。
【図４】従来の埋め込み配線の形成過程を示す側断面図
である。
である。
【図５】従来の埋め込み配線の形成過程を示す側断面図
である。
である。
１ 下層配線、 ２ 層間絶縁膜、 ２ａ，２ｃ Ｓｉ
Ｏ2 膜、 ２ｂ，２ｄ，５ ＰーＳｉＮ膜、 ３，７
レジストパターン、 ４ 溝、 ６ ＰーＳｉＮサイド
ウォ−ル、 ８ コンタクトホール、 ９ 埋め込み配
線、 １０ コンタクト部、 １１ ＳｉＯ2 層
Ｏ2 膜、 ２ｂ，２ｄ，５ ＰーＳｉＮ膜、 ３，７
レジストパターン、 ４ 溝、 ６ ＰーＳｉＮサイド
ウォ−ル、 ８ コンタクトホール、 ９ 埋め込み配
線、 １０ コンタクト部、 １１ ＳｉＯ2 層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年６月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】このように上層配線を埋め込み配線として
形成する従来の方法の一例を工程順に示すと、図４の通
りである。 ［図４Ａまでの工程］最初に、導電体層（例えばＡｌ
（アルミニウム）から成る下層配線）２１の上に、Ｓｉ
Ｏ２（酸化シリコン）膜２２ａ，ＰーＳｉＮ（窒化シリ
コン）膜２２ｂ，ＳｉＯ２膜２２ｃをＣＶＤ（Chemical
Vapor Deposition ）等の方法で順次積層することによ
り層間絶縁膜２２を形成する。
形成する従来の方法の一例を工程順に示すと、図４の通
りである。 ［図４Ａまでの工程］最初に、導電体層（例えばＡｌ
（アルミニウム）から成る下層配線）２１の上に、Ｓｉ
Ｏ２（酸化シリコン）膜２２ａ，ＰーＳｉＮ（窒化シリ
コン）膜２２ｂ，ＳｉＯ２膜２２ｃをＣＶＤ（Chemical
Vapor Deposition ）等の方法で順次積層することによ
り層間絶縁膜２２を形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】この事態を回避するために、ポジティブ型
のフォトレジストをオーバー露光することによって溶解
する方法を採ることも考えられる。しかし、レジストパ
ターン２５の孔２５ａは溝２４の幅ｔと同じ大きさの内
径しか有しておらず且つ溝２４とは位置がずれているの
で、溝２４の底部には光が届きにくくなっており、その
ためオーバー露光によっても溝２４の底部のレジストを
全て除去することは困難である。従って、この方法で
は、位置合わせずれの程度に応じてオーバー露光後の溝
２４の形状にバラツキが生じてしまう。そして、その形
状如何では、溝２４内に形成された埋め込み配線２７に
図５Ｂに示すようにいわゆる‘ス’（隙間）２７ａが入
ることがあり、このことが半導体装置の電気的信頼性の
低下の原因となってしまう。
のフォトレジストをオーバー露光することによって溶解
する方法を採ることも考えられる。しかし、レジストパ
ターン２５の孔２５ａは溝２４の幅ｔと同じ大きさの内
径しか有しておらず且つ溝２４とは位置がずれているの
で、溝２４の底部には光が届きにくくなっており、その
ためオーバー露光によっても溝２４の底部のレジストを
全て除去することは困難である。従って、この方法で
は、位置合わせずれの程度に応じてオーバー露光後の溝
２４の形状にバラツキが生じてしまう。そして、その形
状如何では、溝２４内に形成された埋め込み配線２７に
図５Ｂに示すようにいわゆる‘ス’（隙間）２７ａが入
ることがあり、このことが半導体装置の電気的信頼性の
低下の原因となってしまう。
Claims (2)
- 【請求項１】 導電体層の上方に層間絶縁膜を挟んで上
層配線が形成され、かつ前記上層配線と前記導電体層と
の間に導電性を有する柱状のコンタクト部が介装されて
なる多層配線構造を有する半導体装置において、前記上
層配線を前記層間絶縁膜に埋め込んで形成する方法であ
って、 前記絶縁層間膜に溝を形成する第１の工程と、 少なくとも前記溝の側面及び該溝の周辺における前記層
間絶縁膜の表面を、該層間絶縁膜に対するエッチング選
択性を有する材料から成る膜で覆う第２の工程と、 前記溝の下の前記層間絶縁膜を前記導電体層までエッチ
ングすることにより、該導電体層に到達するコンタクト
ホールを形成する第３の工程と、 前記溝及び前記コンタクトホールを埋め込む状態で、前
記層間絶縁膜上に導電性材料から成る膜を形成する第４
の工程と、 前記導電性材料から成る膜を、前記層間絶縁膜の上面が
露出する位置まで除去する第５の工程とを有することを
特徴とする半導体装置における埋め込み配線の形成方
法。 - 【請求項２】 請求項１に記載の方法において、前記第
３の工程では、前記溝の幅よりも大きい内径の孔を有す
るレジストパターンを形成して前記エッチングを行うこ
とを特徴とする半導体装置における埋め込み配線の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324290A JPH10163316A (ja) | 1996-12-04 | 1996-12-04 | 半導体装置における埋め込み配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8324290A JPH10163316A (ja) | 1996-12-04 | 1996-12-04 | 半導体装置における埋め込み配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163316A true JPH10163316A (ja) | 1998-06-19 |
Family
ID=18164164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8324290A Pending JPH10163316A (ja) | 1996-12-04 | 1996-12-04 | 半導体装置における埋め込み配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163316A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238961B1 (en) | 1999-01-19 | 2001-05-29 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6495928B1 (en) | 1999-07-06 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Transfer mark structure for multi-layer interconnecting and method for the manufacture thereof |
| JP2012514319A (ja) * | 2008-12-31 | 2012-06-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特別に先細りされた遷移ビアを備えた半導体デバイスのメタライゼーションシステム |
| US11908731B2 (en) | 2021-05-13 | 2024-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via-first self-aligned interconnect formation process |
-
1996
- 1996-12-04 JP JP8324290A patent/JPH10163316A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238961B1 (en) | 1999-01-19 | 2001-05-29 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6495928B1 (en) | 1999-07-06 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Transfer mark structure for multi-layer interconnecting and method for the manufacture thereof |
| JP2012514319A (ja) * | 2008-12-31 | 2012-06-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特別に先細りされた遷移ビアを備えた半導体デバイスのメタライゼーションシステム |
| US11908731B2 (en) | 2021-05-13 | 2024-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via-first self-aligned interconnect formation process |
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