KR100480591B1 - 다마신 공정에 의해 평탄화된 다층 배선 구조를 갖는 반도체장치의 제조방법 - Google Patents

다마신 공정에 의해 평탄화된 다층 배선 구조를 갖는 반도체장치의 제조방법 Download PDF

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Abstract

다마신 공정에 의해 평탄화된 다층 배선 구조를 갖는 반도체 장치의 제조방법이 개시된다. 반도체 기판 상에 제1 절연막을 형성하고 제1 절연막 위에 식각저지막을 형성한다. 식각저지막을 관통하여 제1 절연막의 일부 영역 내에 평탄화된 다마신 배선을 형성한다. 다마신 배선이 형성된 결과물 전면에 제2 절연막을 형성한다. 제2 절연막을 식각하여 다마신 배선을 노출시키는 비아홀을 형성하고 비아홀 내에 평탄화된 비아 플러그를 형성한다. 식각저지막을 형성한 후에, 식각저지막 상에 식각저지막의 손상을 방지하기 위한 버퍼막을 더 형성하고, 버퍼막 및 식각저지막을 관통하여 제1 절연막 내의 일부 영역 내에 다마신 배선을 형성한다.

Description

다마신 공정에 의해 평탄화된 다층 배선 구조를 갖는 반도체 장치의 제조방법
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 다마신(damascene) 공정에 의해 평탄화된 다층의 배선 구조를 갖는 반도체 장치의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 다층 배선 구조를 가지는 금속 배선층이 필요하게 되었다. 또한 금속 배선 사이의 간격도 점차 좁아지게 되었다. 이러한 금속 배선층들은 절연막에 의하여 상호 절연되고 절연막 내에 형성된 콘택홀 또는 비아홀을 통하여 상호 연결된다.
콘택홀 또는 비아홀을 통하여 상호 연결되는 다층 배선 구조의 문제점을 도 1을 예로 설명한다.
도 1은 종래의 평탄하지 않는 다층 배선 구조를 나타낸 단면도이다.
도 1을 참조하면, 반도체 기판(2) 위에 제1 절연막(6)이 형성되어 있고, 반도체 기판(2) 내의 도전층(4)이 제1 절연막(6) 내에 형성된 콘택홀(7)을 통하여 하부 배선(8)과 연결되어 있다. 상부 배선(12)은 제2 절연막(10) 내의 비아홀(11)을 통하여 하부 배선(8)과 전기적으로 접촉하고 있다. 상부 배선(12) 위로 보호막(14)이 덮여져 있다.
이러한 평탄하지 않은 구조에서는 다음과 같은 문제점이 있다.
우선 첫 번째로, 하부 배선(8)과 상부 배선(12) 사이의 제2 절연막(10)이 얇아져서 하부 배선(8)과 상부 배선(12) 사이의 A부분에서 전기적으로 단락(short)될 문제가 있다. 두 번째로 B부분에서와 같이 상부 배선(12)이 얇아져서 상부 배선(12)이 끊어지는 문제가 있다. 이러한 문제들은 소자의 신뢰성에서 허용되지 않는 문제들이다.
이러한 평탄치 않은 구조를 평탄화하려는 노력으로 배선을 절연막 내에 형성하는 다마신(damascene) 공정에 대한 기술들이 개발되어지고 있다.
도 2는 종래의 다마신 배선 연결 공정에서 미스얼라인 또는 임계치수 변화에 따라 발생하는 문제점을 설명하기 위하여 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(52) 상에 제1 절연막(56)이 형성되어 있다. 제1 절연막(56) 내에는 다마신 영역(57)이 형성되어 있으며, 다마신 영역(57) 내에는 도전물질이 채워져 다마신 배선(58)을 형성하고 있다. 제1 절연막(56) 상에 형성된 제2 절연막(60) 내에는 다마신 배선(58)을 상부 배선(미도시)과 연결시키기 위한 비아홀(61)이 형성되어 있다. 비아홀 내에는 도전물질이 채워져 비아 플러그(62)를 구성하고 있다.
이와같이 다마신 배선을 상부 배선과 연결시키기 위한 비아홀(61)을 형성하는 식각과정에서 다음과 같은 문제점이 발생한다.
즉, 미리 형성된 다마신 영역(57)의 가장자리에 맞추어 비아홀(61)을 향성하기 위한 포토레지스트 패턴을 형성하기 위한 사진 공정에서 공정 변화 예컨대, 임계 치수(Critical Dimension) 변화 또는 미스얼라인(mis-align) 등으로 인하여 변형된 포토레지스트 패턴이 형성된다. 이 변형된 포토레지스트 패턴을 사용하여 제2 절연막(60)을 식각하여 비아홀(61)을 형성하게 되면 미스얼라인된 부분 아래의 제1 절연막도 식각되어 제1 절연막(56) 내에 원치 않는 홈(56a)이 생긴다.
이후, 도전물질을 증착하여 비아홀(61)을 매립하는 플러그(62)를 형성하게 되면, 미스얼라인으로 식각된 제1 절연막의 홈(56a)이 완전히 채워지지 못하고 제1 절연막(56) 내에 틈(void)으로 존재하게 된다. 이러한 틈에는 비아홀을 식각하는 과정에서의 식각물질이나 찌꺼기가 존재할 수 있어 콘택 불량(contact fail)을 일으킨다.
본 발명의 목적은 콘택 불량 없이 평탄화된 다층 배선 구조를 갖는 반도체 장치의 제조방법을 제공하는 것이다.
상기의 목적을 달성하기 위해 본 발명의 일실시예에 따른 다층 배선 구조를 갖는 반도체 장치의 제조방법은, 반도체 기판 상에 제1 절연막을 형성하는 단계와, 제1 절연막 위에 식각저지막을 형성하는 단계와, 식각저지막을 관통하여 제1 절연막의 일부 영역 내에 평탄화된 다마신 배선을 형성하는 단계와, 다마신 배선이 형성된 결과물 전면에 제2 절연막을 형성하는 단계와, 제2 절연막을 식각하여 다마신 배선을 노출시키는 비아홀을 형성하는 단계와, 비아홀 내에 평탄화된 비아 플러그를 형성하는 단계를 구비한다.
식각저지막을 형성하는 단계 이후에, 식각저지막 상에 식각저지막의 손상을 방지하기 위한 버퍼막을 형성하는 단계를 더 구비하고, 다마신 배선을 형성하는 단계에서는 버퍼막 및 식각저지막을 관통하여 제1 절연막 내의 일부 영역 내에 다마신 배선을 형성하는 단계이다.
제2 절연막은 식각저지막 및 버퍼막 보다 식각율이 큰 물질로 형성한다.
식각저지막 및 버퍼막에 대한 제2 절연막의 식각선택비는 1:10이다.
식각저지막 및 버퍼막은 질화물을 사용하여 형성하고, 제2 절연막은 산화물을 사용하여 형성한다.
평탄화된 다마신 배선을 형성하는 단계는 식각저지막 및 제1 절연막을 패터닝하여 식각저지막을 관통하여 제1 절연막의 일부 영역 내에 다마신 영역을 형성하는 단계와, 다마신 영역을 매립하는 도전막을 형성하는 단계와, 식각저지막의 상면을 평탄화 종료점으로 하여 도전막을 평탄화하여 식각저지막의 상면과 평탄화를 이루는 다마신 배선을 형성하는 단계이다.
또한, 평탄화된 다마신 배선을 형성하는 단계는 버퍼막, 식각저지막 및 제1 절연막을 패터닝하여 버퍼막 및 식각저지막을 관통하여 제1 절연막의 일부 영역 내에 다마신 영역을 형성하는 단계와, 다마신 영역을 매립하는 도전막을 형성하는 단계와, 버퍼막의 상면을 평탄화 종료점으로 하여 도전막을 평탄화하여 버퍼막의 상면과 평탄화를 이루는 다마신 배선을 형성하는 단계를 포함하며, 평탄화 단계시 버퍼막은 식각저지막이 손상되는 것을 방지한다.
상기의 목적을 달성하기 위해 본 발명의 다른 실시예에 따른 다층 배선 구조를 갖는 반도체 장치의 제조방법은, 도전영역이 형성되어 있는 반도체 기판 상에 제1 절연막을 형성하는 단계와, 제1 절연막 위에 식각저지막을 형성하는 단계와, 식각저지막을 관통하여 제1 절연막을 관통하여 도전영역과 접촉하는 평탄화된 콘택 플러그를 형성하는 단계와, 콘택 플러그가 형성된 결과물 전면에 제2 절연막을 형성하는 단계와, 제2 절연막을 식각하여 콘택 플러그를 노출시키는 비아홀을 형성하는 단계와, 비아홀 내에 평탄화된 비아 플러그를 형성하는 단계를 구비한다.
식각저지막을 형성하는 단계 이후에 식각저지막 상에 식각저지막의 손상을 방지하기 위한 버퍼막을 형성하는 단계를 더 구비하고, 콘택 플러그를 형성하는 단계에서는 버퍼막 및 식각저지막을 관통하여 도전영역과 접촉하는 콘택 플러그를 형성하는 단계이다.
제2 절연막은 식각저지막 및 버퍼막 보다 식각율이 큰 물질로 형성한다.
식각저지막 및 버퍼막에 대한 제2 절연막의 식각선택비는 1:10이다.
식각저지막 및 버퍼막은 질화물을 사용하여 형성하고, 제2 절연막은 산화물을 사용하여 형성한다.
평탄화된 콘택 플러그를 형성하는 단계는 식각저지막 및 제1 절연막을 패터닝하여 식각저지막 및 제1 절연막을 관통하여 도전영역을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 매립하는 도전막을 형성하는 단계와, 식각저지막의 상면을 평탄화 종료점으로 하여 도전막을 평탄화하여 식각저지막의 상면과 평탄화를 이루는 콘택홀 플러그를 형성하는 단계이다.
또한, 평탄화된 콘택홀 플러그를 형성하는 단계는 버퍼막, 식각저지막 및 제1 절연막을 패터닝하여 버퍼막, 식각저지막 및 제1 절연막을 관통하여 도전영역을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 매립하는 도전막을 형성하는 단계와, 버퍼막의 상면을 평탄화 종료점으로 하여 도전막을 평탄화하여 버퍼막의 상면과 평탄화를 이루는 콘택홀 플러그를 형성하는 단계를 포함하며, 평탄화 단계시 버퍼막은 식각저지막이 손상되는 것을 방지한다.
본 발명의 실시예들에 의하면, 다마신 배선 또는 콘택홀 플러그를 노출시키는 비아홀을 형성하는 과정에서 원치 않는 틈이 형성되지 않거나, 틈이 형성된다 하더라도 비아 플러그를 형성하기 위해 도전물질을 증착하는 과정에서 도전물질로 채워지게 되므로 콘택 불량을 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 3 내지 도 7은 본 발명의 일실시에에 따라 다마신 공정에 의해 평탄화된 다층 배선 구조를 갖는 반도체 장치의 제조방법을 공정순서에 따라 나타낸 단면도들이다.
도 3를 참조하면, 하부 구조물(104)이 형성되어 있는 반도체 기판(102) 위에 제1 절연막(106)이 형성되어 있다. 계속하여 화학 기계적 연마 방법들을 사용하여 제1 절연막(106)을 평탄화한다. 제1 절연막(106) 내에는, 후속공정에서, 다마신 영역(도 5의 112 참조)이 형성된다.
반도체 기판 (102) 위에 형성된 하부 구조물(104)은 그 아래에 다양한 공정레이어들(process layers)을 포함할 수 있다.
도 4을 참조하면, 제1 절연막(106) 전면에 식각저지막(108)을 증착한 후 계속하여 식각저지막(108)의 식각을 방지하기 위한 버퍼막(110)을 형성한다.
식각저지막(108)은 다마신 배선(도 5의 114 참조)을 상부 배선과 연결시키기 위한 비아홀(도 6a의 118참조) 형성 공정시 제1 절연막(106)이 손상되는 것을 방지하기 위하여 형성한 것이고, 버퍼막(110)은 다마신 배선(도 5의 114 참조)을 완성하기 위하여 화학 기계적 연마 공정 또는 에치백 공정등에 의해 식각저지막(108)이 제거되는 것을 방지하기 위해 형성하는 것이다. 따라서, 화학 기계적 연마 공정 또는 에치백 공정이 정확하게 조절될수 있다면 버퍼막(110)의 형성은 생략해도 무방하다. 식각저지막(108)은 비아홀이 형성될 제2 절연막(도 6a의 116참조) 보다 식각율이 작은 물질로 형성되는 것이 바람직하다. 그러므로, 실리콘 나이트라이드(SiN) 또는 실리콘 옥시 나이트라이드(SiON)등과 같은 질화막으로 형성한다. 버퍼막(110)도 식각저지막(108)과 동일한 물질로 형성하는 것이 바람직하다. 그리고, 식각저지막(108)은 500Å 내지 1,000Å의 두께로 형성하고, 버퍼막(110)도 500Å 내지 1,000Å의 두께로 형성함이 바람직하다.
도 5를 참조하면, 버퍼막(110) 전면에 포토레지스트를 증착한 후 노광, 현상하여 다마신 영역을 정의하는 포토레지스트 패턴(미도시)을 형성한다. 이어서 포토레지스트 패턴을 식각 마스크로 사용하여 버퍼막(110), 식각저지막(108)을 식각하고 제1 절연막 내의 일부를 식각하여 제1 절연막(106) 내에 다마신 영역(112)을 형성한다. 이어서, 다마신 영역(112) 내에는 도전물질 예컨대, 알루미늄, 텅스텐, 구리 및 이들의 합금등을 화학 기상 증착법으로 증착한다.
이 후, 버퍼막(110)을 평탄화 종료점으로 하여 버퍼막(110) 위 및 다마신 영역(112) 내에 채워진 도전막을 화학 기계적 연마 또는 에치백으로 평탄화하여 다마신 영역(112) 내에 다마신 배선(114)을 형성한다.
버퍼막(110)은 평탄화 공정시 하부의 식각저지막(108)이 손상되는 것을 방지하기 위해서 형성하는 것으로 평탄화시 일부분이 제거될 수도 있다. 버퍼막(110)을 형성하지 않을 경우에는 식각저지막(108)을 평탄화 종료점으로 하고 평탄화 공정을 정확하게 조절하여 식각저지막(108)이 연마되지 않도록 한다.
도 6a를 참조하면, 다마신 배선(114)이 형성된 결과물 전면에 제2 절연막(116)을 증착한다. 제2 절연막(116)은 실리콘 산화막(SiO2)으로 6,000Å 내지 14,000Å의 두께로 형성함이 바람직하다. 제2 절연막(116) 상에 포토레지스트를 도포한 후 노광, 현상하여 다마신 배선(114)을 노출시키기 위한 비아홀을 정의하는 포토레지스트 패턴(119)을 형성한다. 이때, 포토레지스트 패턴을 다마신 배선(114)과 정확하게 정렬하여서 포토레지스트 패턴(119)에 의해 형성되는 비아홀이 다마신 배선(114)만 노출시키도록 한다.
계속해서, 포토레지스트 패턴(119)을 식각 마스크로 사용하여 제2 절연막(116)을 식각하여 다마신 배선(114)을 노출시키는 비아홀(118)을 형성한다.
비아홀(118)을 식각하는 조건은 버퍼막(110) 및 식각저지막(108)에 대한 제2 절연막(116)의 식각선택비가 1:10 정도가 되도록 한다. 따라서, 1500W 내지 2000W의 전력 바람직하게는 1700W의 전력으로, 상온에서, 30mtorr 내지 40mtorr 압력으로 바람직하게는 35mtorr 압력인 상태로 설정한다. 이때, 식각가스로는 불화탄소(C4F8), 아르곤(Ar) 및 산소(O2)를 사용한다.
공정 변화 예컨대, 사진공정시의 미스얼라인 또는 임계치수 변화에 의하여 변형된 포토레지스트 패턴(119')을 사용하여 비아홀을 형성하는 경우를 도 6b를 예를 들어, 설명한다.
도 6b를 참조하면, 제2 절연막(116) 상에 미스얼라인 또는 임계치수 변화에 의해 변형된 포토레지스트 패턴(119')이 형성되어있다. 변형된 포토레지스트 패턴(119')을 식각 마스크로 사용하여 제2 절연막(116)을 식각하여 비아홀(118')을 형성한다.
변형된 포토레지스트 패턴(119')은 정상적인 비아홀(도 6a의 118참조) 보다 옆으로 위치 이동된 비아홀(118')을 정의하기 때문에 비아홀(118')을 형성하기 위하여 제2 절연막(116)을 식각할 때 제2 절연막(116) 하부의 버퍼막(110)의 일부도 식각 공정에 노출된다. 그러나, 버퍼막(110)은 제2 절연막(116)에 비해 식각 속도가 느린 물질로 형성하였기 때문에 식각되는 정도가 매우 작다.
따라서, 변형된 포토레지스트 패턴을 사용하여 비아홀을 형성할 때, 비아홀이 형성되는 제2 절연막(도 2의 60참조) 이외에 그 하부의 제1 절연막(도 2의 56참조)도 식각되어 원치 않는 홈(도2 의 56a참조)이 형성되는 종래의 문제점이 방지된다.
그리고, 버퍼막(110)이 완전히 식각되어 제거된다 할지라도 버퍼막(110) 하부의 식각저지막(108)이 최종적인 식각저지 기능을 하기 때문에 위치 이동된 비아홀(118') 형성시 발생하는 원치 않는 홈(118a)의 깊이가 종래의 원치않는 홈(56a)에 비해 매우 작다. 이렇게 깊이가 최소화된 홈(118a)d은 비아 플러그(도 7의 120 참조)를 형성하기 위하여 비아홀(118') 내에 도전물질을 증착할 때 완전히 채울 수 있다. 따라서 홈(118a)으로 인한 콘택 불량을 방지할 수 있다.
계속해서 도 7을 참조하면, 포토레지스트 패턴(119, 119')을 제거한 후, 결과물 전면에 도전물질 예컨대, 텅스텐(W) 또는 구리(Cu) 등을 화학 기상 증착법으로 증착한다. 이 후, 평탄화를 위하여 화학적 기계적 연마 또는 에치백 공정을 실시하여 비아홀(118) 내에 다마신 배선(114)과 접촉하는 비아 플러그(120)을 형성한다.
이후의 공정은 다른 또는 더 많은 배선 구조를 형성하기 위하여 상술한 공정순서를 반복할 수 있다.
그리고, 본 발명의 실시예에서는 다마신 배선과 비아 플러그를 접촉시키는 다층 배선 구조에 대하여 설명하였으나, 다마신 배선 대신 하부 도전영역과 접촉하는 콘택 플러그와 비아플러그를 직접 접촉시키는 적층 콘택 구조에도 적용될 수 있음은 물론이다. 도 8을 다른 실시예로 들어, 설명한다.
도 8을 참조하면, 반도체 기판(202) 내에 하부 도전영역으로 예컨대, 불순물 확산층(205)이 형성된다. 콘택플러그(214)를 형성하는 공정은 다마신 배선 형성 공정과 거의 동일한 방법으로 진행되고, 단지 다마신 영역(도 5의 112참조) 대신 제1 절연막(106)을 완전히 관통하여 하부 도전영역 즉, 불순물 확산층(205)을 노출시키는 콘택홀(212)을 형성한다는 점에 있어서만 차이가 있다.
상술한 본 발명의 반도체 장치의 제조방법에 따르면, 다마신 배선 또는 콘택홀 플러그를 노출시키는 비아홀을 형성하는 과정에서 미스얼라인이 발생하더라도 버퍼막 및 식각저지막이 식각저지층 역할을 하기 때문에 원치 않는 틈이 형성되지 않는다. 또한, 틈이 형성된다 하더라도 매우 작은 크기로 형성되어 이러한 틈은 비아 플러그를 형성하기 위해 도전물질을 증착하는 과정에서 도전물질로 채워지게 되므로 콘택 불량을 방지할 수 있다.
도 1은 종래의 평탄하지 않은 다층 배선 구조를 나타낸 단면도이다.
도 2는 종래의 다마신 배선 연결 공정에서 미스얼라인 또는 임계치수 변화에 따라 발생하는 문제점을 도시한 단면도이다.
도 3 내지 도 7은 본 발명의 일실시예에 따라 다마신 공정에 의해 평탄화된 다층의 배선 구조를 갖는 반도체 장치의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따라 적층 콘택 구조를 갖는 반도체 장치의 제조방법에 의한 단면도이다.

Claims (14)

  1. 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 위에 식각저지막을 형성하는 단계;
    상기 식각저지막을 관통하여 상기 제1 절연막의 일부 영역 내에 평탄화된 다마신 배선을 형성하는 단계;
    상기 다마신 배선이 형성된 결과물 전면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 식각하여 상기 다마신 배선을 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아홀 내에 평탄화된 비아 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  2. 제1 항에 있어서,
    상기 식각저지막을 형성하는 단계 이후에 상기 식각저지막 상에 상기 식각저지막의 손상을 방지하기 위한 버퍼막을 형성하는 단계를 더 구비하고,
    상기 다마신 배선을 형성하는 단계에서는 상기 버퍼막 및 상기 식각저지막을 관통하여 상기 제1 절연막 내의 일부 영역 내에 다마신 배선을 형성하는 단계인 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제2 절연막은 상기 식각저지막 및 상기 버퍼막 보다 식각율이 큰 물질로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  4. 제3 항에 있어서,
    상기 식각저지막 및 상기 버퍼막에 대한 상기 제2 절연막의 식각선택비는 1:10인 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  5. 제1 항에 있어서,
    상기 식각저지막 및 상기 버퍼막은 질화물을 사용하여 형성하고,
    상기 제2 절연막은 산화물을 사용하여 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  6. 제1 항에 있어서, 상기 평탄화된 다마신 배선을 형성하는 단계는
    상기 식각저지막 및 상기 제1 절연막을 패터닝하여 상기 식각저지막을 관통하여 상기 제1 절연막의 일부 영역 내에 다마신 영역을 형성하는 단계;
    상기 다마신 영역을 매립하는 도전막을 형성하는 단계; 및
    상기 식각저지막의 상면을 평탄화 종료점으로 하여 상기 도전막을 평탄화하여 상기 식각저지막의 상면과 평탄화를 이루는 다마신 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  7. 제2 항에 있어서, 상기 평탄화된 다마신 배선을 형성하는 단계는
    상기 버퍼막, 식각저지막 및 상기 제1 절연막을 패터닝하여 상기 버퍼막 및 식각저지막을 관통하여 상기 제1 절연막의 일부 영역 내에 다마신 영역을 형성하는 단계;
    상기 다마신 영역을 매립하는 도전막을 형성하는 단계; 및
    상기 버퍼막의 상면을 평탄화 종료점으로 하여 상기 도전막을 평탄화하여 상기 버퍼막의 상면과 평탄화를 이루는 다마신 배선을 형성하는 단계를 포함하며
    상기 평탄화 단계시 상기 버퍼막은 상기 식각저지막이 손상되는 것을 방지하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  8. 도전영역이 형성되어 있는 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 위에 식각저지막을 형성하는 단계;
    상기 식각저지막을 관통하여 상기 제1 절연막을 관통하여 상기 도전영역과 접촉하는 평탄화된 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그가 형성된 결과물 전면에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 식각하여 상기 콘택 플러그를 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아홀 내에 평탄화된 비아 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  9. 제8 항에 있어서,
    상기 식각저지막을 형성하는 단계 이후에 상기 식각저지막 상에 상기 식각저지막의 손상을 방지하기 위한 버퍼막을 형성하는 단계를 더 구비하고,
    상기 콘택 플러그를 형성하는 단계에서는 상기 버퍼막 및 상기 식각저지막을 관통하여 상기 도전영역과 접촉하는 콘택 플러그를 형성하는 단계인 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  10. 제8 항 또는 제9 항에 있어서,
    상기 제2 절연막은 상기 식각저지막 및 상기 버퍼막 보다 식각율이 큰 물질로 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  11. 제10 항에 있어서,
    상기 식각저지막 및 상기 버퍼막에 대한 상기 제2 절연막의 식각선택비는 1:10인 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  12. 제8 항에 있어서,
    상기 식각저지막 및 상기 버퍼막은 질화물을 사용하여 형성하고,
    상기 제2 절연막은 산화물을 사용하여 형성하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  13. 제8 항에 있어서, 상기 평탄화된 콘택 플러그를 형성하는 단계는
    상기 식각저지막 및 상기 제1 절연막을 패터닝하여 상기 식각저지막 및 상기 제1 절연막을 관통하여 상기 도전영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하는 도전막을 형성하는 단계; 및
    상기 식각저지막의 상면을 평탄화 종료점으로 하여 상기 도전막을 평탄화하여 상기 식각저지막의 상면과 평탄화를 이루는 콘택홀 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
  14. 제9 항에 있어서, 상기 평탄화된 콘택홀 플러그를 형성하는 단계는
    상기 버퍼막, 식각저지막 및 상기 제1 절연막을 패터닝하여 상기 버퍼막, 식각저지막 및 상기 제1 절연막을 관통하여 상기 도전영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하는 도전막을 형성하는 단계; 및
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    상기 평탄화 단계시 상기 버퍼막은 상기 식각저지막이 손상되는 것을 방지하는 것을 특징으로 하는 다층 배선 구조를 갖는 반도체 장치의 제조방법.
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