KR19980058406A - 반도체 소자의 다층 금속 배선 형성 방법 - Google Patents

반도체 소자의 다층 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 상부 도전막 패턴이 형성될 절연용 산화막 영역에 요홈을 형성한후, 상기 요홈 내에 하부 도전막 패턴을 노출시키는 콘택홀을 형성하고, 이어서, 콘택홀을 포함하는 절연용 산화막의 소정 두께를 플라즈마 식각 공정을 통해 제거함으로써, 상·하부 금속 배선 사이의 접속 통로인 콘택홀의 단차비를 감소시켜 콘택홀에서의 접촉 불량 방지할 수 있으며, 이 결과, 다층 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 다층 금속 배선 형성 방법을 제공한다.

Description

반도체 소자의 다층 금속 배선 형성 방법.
본 발명은 반도체 소자의 다층 금속 배선 형성 방법에 관한 것으로, 특히, 상·하부 도전막 패턴 사이의 연결 통로인 콘택홀의 단차비를 감소시키기 위한 기술에 관한 것이다.
최근, 반도체 소자가 고집적화됨에 따라 배선 설계 및 제조 공정이 자유롭고 용이하며, 배선 저항 및 전류 용량 등의 설정을 여유있게 할 수 있는 다층 금속 배선 및 상호 접속에 관한 연구가 활발하게 진행되고 있으며, 상기 다층 금속 배선 제조 공정에서 반도체 소자의 금속 배선 재료로는 비교적 낮은 저항을 가지고 있는 알루미늄막 또는 그의 합금막이 널리 이용되고 있다.
이하, 상기와 같은 금속막을 이용한 종래 기술에 따른 반도체 소자의 다층 금속 배선 형성 방법을 도 1 을 참조하여 설명하면 다음과 같다.
반도체 기판(1) 상에 공지의 방법으로 소자 분리막(2) 및 활성 영역(2')을 형성한 후, 소정의 하부 도전막 패턴(3a, 3b)을 형성하되, 소자 분리막(2) 상에 형성된 하부 도전막 패턴(3a)과 활성 영역(2')상에 형성된 하부 도전막 패턴(3b)이 단차를 갖도록 형성한다.
그리고 나서, 전체 상부에 절연용 산화막(4) 형성한 후, 상기 각각의 하부 도전막 패턴(3a, 3b)이 노출되도록 절연용 산화막(4)을 사진식각하여 콘택홀(도시되지 않음)을 형성하고, 상기 콘택홀이 매립되도록 전체 상부에 금속막을 증착 및 패터닝하여 상기 콘택홀을 통하여 하부 도전막 패턴(3a, 3b)과 접속되는 상부 도전막 패턴(5)을 형성한다.
그러나, 상기와 같은 종래 기술은, 콘택홀의 크기가 약 0.5㎛이하로 축소됨에 따라 콘택홀의 단차비(aspect ratio)가 현저하게 증가됨으로써, 콘택홀을 완전히 매립시키지 못하여 접촉 불량이 발생되는 문제점이 있다. 또한, 이러한 문제점을 해결하기 위한 방법으로써 높은 단차비를 갖는 콘택홀 내부를 텅스텐-플러그로 매립하는 방법이 실시되고 있으나, 이 경우, 텅스텐의 높은 산화 특성으로 인하여 상부 도전막 패턴을 형성하기 전에 얇은 산화막이 성장하게 됨으로써, 텅스텐-플러그와 상부 도전막 패턴 사이의 접촉 저항이 증대되는 또 다른 문제점이 있다.
따라서, 본 발명은, 상부 도전막 패턴이 형성될 절연용 산화막 영역에 요홈을 형성한 후, 상기 요홈 내에 하부 도전막 패턴을 노출시키는 콘택홀을 형성하고, 이어서, 콘택홀을 포함하는 절연용 산화막의 소정 두께를 플라즈마 식각 공정을 통해 제거함으로써, 상·하부 금속 배선 사이의 접속 통로인 콘택홀의 단차비를 감소시켜 콘택홀에서의 접촉 불량 방지할 수 있으며, 이 결과, 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 다층 금속 배선 형성 방법을 제공하는 것을 목적으로 한다.
도 1 은 종래 기술에 따른 반도체 소자의 다층 금속 배선 형성 방법을 설명하기 위한 단면도.
도 2A 내지 도 2F 는 본 발명에 따른 반도체 소자의 다층 금속 배선 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판, 12 : 소자 분리막, 12' : 활성 영역, 13a : 제 1 하부 도전막 패턴, 13b : 제 2 하부 도전막 패턴, 14 : 반사 방지막, 15 : 절연용 산화막, 16 : 질화막, 17 : 요홈, 18a : 제 1 콘택홀, 18b : 제 2 콘택홀, 19 : 장벽 금속막, 20 : 상부 도전막, 21 : 상부 도전막 패턴
상기와 같은 목적으로, 소자 분리막 및 활성 영역이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 하부 도전막 패턴을 형성하는 단계; 상기 하부 도전막 패턴 상에 반사 방지막을 형성하는 단계; 전체 상부에 절연용 산화막을 형성하는 단계; 상기 절연용 산화막을 평탄화시키는 단계; 상기 평탄화된 절연용 산화막 상에 소정 두께의 질화막을 증착하는 단계; 상기 질화막 및 절연용 산화막을 식각하여 소정 깊이를 갖는 요홈을 형성하는 단계; 상기 요홈내의 절연용 산화막을 사진식각하여 상기 하부 도전막 패턴을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함하는 절연용 산화막의 소정 두께를 식각하는 단계; 전체 상부에 장벽 금속막 및 상부 도전막을 순차적으로 형성하는 단계; 및 상기 상부 도전막 및 장벽 금속막을 식각하여 상부 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 반도체 소자의 다층 금속 배선 형성 방법에 의하여 달성한다.
본 발명에 따르면, 상·하부 도전막 패턴 사이의 접속 통로인 콘택홀의 단차비를 감소시킴으로써, 콘택홀에서의 접촉 불량을 방지할 수 있다.
[실시예]
이하, 도 2A 내지 도 2F 를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2A 를 참조하면, 반도체 기판(11) 상에 공지의 방법으로 소자 분리막(12) 및 활성 영역(12')을 형성한 후, 소정의 제 1 및 제 2 하부 도전막 패턴(13a, 13b)을 형성하되, 제 1 하부 도전막 패턴(13a)과 제 2 하부 도전막 패턴(13b)이 단차를 갖도록 형성한다.
이어서, 제 1 및 제 2 하부 도전막 패턴(13a, 13b) 상에 TiN막 또는 질산화막과 같은 산화막에 대한 식각 선택도(etching selectivity)가 높은 반사 방지막(14)을 약 500 내지 1,000Å 두께로 형성하고, 전체 상부에 절연용 산화막(15)을 약 15,000 내지 20,000Å 두께로 형성한다. 이때, 상기 절연용 산화막(15)은 PSG막, BPSG막, TEOS-O2막, TEOS-O3또는 무기계 SOG막과 같은 평탄화를 용이하게 달성할 수 있는 산화막 중에서 하나로 형성한다.
도 2B 를 참조하면, 상기 절연용 산화막(15)을 화학 기계적 연막법(chemical mechenical polishing)으로 연마 저지층의 사용없이 연마하되, 상기 소자 분리막(12)상에 형성된 제 1 하부 도전막 패턴(13a) 및 반사 방지막(14) 상에 남는 절연용 산화막(15)의 두께가 약 8,000 내지 12,000Å이 되도록 연마한 후, 전체 상부에 약 300 내지 1,000Å 두께의 질화막(16)을 형성한다. 이때, 질화막(16) 대신에 질산화막을 형성하여도 동일한 효과를 얻는다.
도 2C 를 참조하면, 사진식각법으로 상기 질화막(16) 및 절연용 산화막(15)을 식각하여 이후의 상부 도전막 배선이 형성될 패턴의 형태로 약 4,000 내지 8,000Å 깊이를 갖는 요홈(17)을 형성한다.
도 2D 를 참조하면, 요홈(17) 내의 절연용 산화막(15)의 소정 부분을 식각하여 제 1 및 제 2 하부 도전막 패턴(13a, 13b)을 노출시키는 제 1 및 제 2 콘택홀(18a, 18b)이 형성한다. 이때, 제 2 하부 도전막 패턴(13b)을 노출시키는 제 2 콘택홀(18b)의 폭이 제 1 하부 도전막 패턴(13a)를 노출시키는 제 1 콘택홀(18a)의 폭보다 약 0.05 내지 0.1㎛ 정도 크게 형성하여 후속의 식각 공정에서 반응 이온 식각 지연(reactive ion etching lag) 현상을 억제한다.
한편, 상기 반사 방지막(14)은 산화막과의 식각 선택도 차이에 의해 소자 분리막(12) 상에 형성된 제 1 하부 도전막 패턴(13a)이 과도하게 식각되는 것을 방지하는 역할을 한다.
도 2E 를 참조하면, 제 1 및 제 2 콘택홀(18a, 18b)의 스텝 커버리지(step coverage)를 개선시키기 위하여 상기 질화막(16)을 식각 보호층으로 하는 NF3플라즈마에 의한 전면 식각을 실시하여 절연용 산화막(15)의 약 300 내지 800Å 정도를 제거한 후, 전체 상부에 소정 두께의 장벽 금속막(19) 및 상부 도전막(20)을 형성한다. 상기에서, NF3플라즈마에 의한 전면 식각 대신에 Ar 스퍼터링 식각을 실시하여도 동일한 효과를 얻게 된다.
도 2F 를 참조하면, 질화막(16)을 연마 저지층으로 하는 화학기계적 연마 공정으로 상기 상부 도전막(20) 및 장벽 금속막(19)을 연마하여 상부 도전막 패턴(21)을 형성한다.
이상에서와 같이, 본 발명의 반도체 소자의 제조 방법은 고집적화된 반도체 소자에서 하부 도전막 패턴과 상부 도전막 패턴을 접속시키기 위한 0.5㎛ 이하의 크기를 갖는 콘택홀의 단차비를 감소시킴으로써, 다층 금속 배선의 제조 수율 및 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (18)

  1. 소자 분리막 및 활성 영역이 구비된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 하부 도전막 패턴을 형성하는 단계; 상기 하부 도전막 패턴 상에 반사 방지막을 형성하는 단계;
    전체 상부에 절연용 산화막을 형성하는 단계;
    상기 절연용 산화막을 평탄화 시키는 단계;
    상기 평탄화된 절연용 산화막 상에 소정 두께의 질화막을 증착하는 단계;
    상기 질화막 및 절연용 산화막을 식각하여 소정 깊이를 갖는 요홈을 형성하는 단계;
    상기 요홈내의 절연용 산화막을 사진식각하여 상기 하부 도전막 패턴을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함하는 절연용 산화막의 소정 두께를 식각하는 단계;
    전체 상부에 장벽 금속막 및 상부 도전막을 순차적으로 형성하는 단계;
    및 상기 상부 도전막 및 장벽 금속막을 식각하여 상부 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 하부 도전막 패턴은 소자 분리막 및 활성 영역 상에 각각 형성된 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  3. 제 2 항에 있어서, 상기 소자 분리막 상에 형성된 하부 도전막 패턴과 활성 영역 상에 형성된 하부 도전막 패턴은 단차를 갖는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 반사 방지막은 TiN막 또는 질산화막 중에서 하나로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 반사 방지막은 약 500 내지 1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  6. 제 1 항에 있어서, 상기 절연용 산화막은 PSG막, BPSG막, TEOS-O2막, TEOS-O3또는 무기계 SOG막 중에서 선택되는 하나로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 절연용 산화막은 약 15,000 내지 20,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  8. 제 1 항에 있어서, 상기 절연용 산화막을 평탄화하기 위하여 화학기계적 연마법을 실시하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  9. 제 8 항에 있어서, 상기 화학기계적 연마 공정은 소자 분리막 상의 절연용 산화막의 두께가 약 8,000 내지 12,000Å이 되도록 연마하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  10. 제 1 항에 있어서, 상기 질화막은 약 300 내지 1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  11. 제 1 항에 있어서, 상기 질화막 대신에 질산화막을 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  12. 제 1 항에 있어서, 상기 요홈은 약 4,000 내지 8,000Å 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  13. 제 1 항에 있어서, 상기 콘택홀의 폭은 소자 분리막 상에 형성되는 콘택홀의 폭보다 활성 영역 상에 형성되는 콘택홀의 폭이 더 넓은 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  14. 제 13 항에 있어서, 상기 활성 영역 상에 형성되는 콘택홀의 폭이 소자 분리막 상에 형성되는 콘택홀의 폭보다 0.05 내지 0.1㎛ 정도 더 크게 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  15. 제 1 항에 있어서, 상기 콘택홀을 포함하는 절연용 산화막을 식각하기 위하여 NF3플라즈마에 의한 전면 식각 공정을 실시하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  16. 제 15 항에 있어서, 상기 절연용 산화막은 약 300 내지 800Å 두께가 식각되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  17. 제 1 항에 있어서, 상기 절연용 산화막을 식각하기 위하여 Ar 스퍼터링 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
  18. 제 1 항에 있어서, 상기 절연용 산화막의 식각시 질화막을 식각 보호층으로 사용하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100764054B1 (ko) * 2006-08-22 2007-10-08 삼성전자주식회사 금속배선 및 그 형성 방법

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